JP2007060669A

JP2007060669A - パルス発生器、光ディスク書き込み装置およびチューナ

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Publication number: JP2007060669A
Application number: JP2006226457A
Authority: JP
Inventors: David Albert Sawyer; デイビッド・アルバート・ソーヤー; Nicholas Paul Cowley; ニコラス・ポール・カウリー; Isaac Ali; アイザック・アリ
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2005-08-23
Filing date: 2006-08-23
Publication date: 2007-03-08
Also published as: DE602006000532D1; US7327179B2; EP1758250B1; EP1758250A1; CN1972123A; CN100588122C; GB2429590A; TW200740122A; ATE386366T1; GB0517217D0; TWI315132B; DE602006000532T2; US20070047416A1

Abstract

【課題】周波数変換器の位相バランス等を改善できるパルス発生器を提供する。
【解決手段】このパルス発生器は、発振器3と、第１の群13のいくつの遅延要素がパルス発生器のＩＦクロックを遅延させるために直列に接続されるかを選択する選択器を備える。ＩＦクロックを入力に受ける同様の遅延要素26が直列に接続されて、第２の群が形成される。測定回路27が、第２の群によって与えられる遅延を繰り返し測定して、パルスの幅IPDが遅延時間に等しい出力パルスIPを出力する。基準パルス発生器29,30が、ＩＦクロックの周期の分数に等しい持続時間をもつ一連の基準パルスRPを生成する。チャージポンプ／インテグレータ28が、測定パルスと基準パルスを比較して、エラー信号を生成し、このエラー信号が、総ての遅延要素のタイミング遅延制御入力にフィードバックされて、測定パルスと基準パルスの幅が等しくされる。
【選択図】図３

Description

本発明は、選択可能な可変幅および(または)可変遅れをもつパルスを生成するためのパルス発生器に関する。このような装置は、正確に設計された位相シフト,可変パルス幅または可変遅れが必要とされるあらゆるシステムで用いられている。例えば、このような装置は、ＤＶＤ書き込み装置のような光ディスク書き込み装置において、正確にディジタルで制御されるパルスを生成するために用いられる。また、このような装置は、無線周波数チューナの直角位相周波数変換器における直角位相エラーを補正するためのシステムの一部として用いられている。従って、本発明は、パルス発生器を含む光ディスク書き込み装置およびチューナにも関する。

添付の図面の図１は、従来の既知の直角位相周波数変換器を示している。このような周波数変換器は、例えば、無線周波数チューナで用いられ、この種のアップコンバータの一例は、英国の特許出願第0511585.2号に開示されている。このような周波数変換器は、側波帯の除去が必要な変調器でも用いられている。

上記周波数変換器は、別個の入力信号が入力されるイン・フェイズ(Ｉ)ミキサ１および直角位相(Ｑ)ミキサ２を有する。上記個別の入力信号は、他の実施例では共通の入力信号であってもよい。局部発振器３は、固定周波数または可変周波数の信号を直角位相スプリッタ４に供給する。直角位相スプリッタ４は、イン・フェイズ直角位相である転流信号を生成して、ミキサ１および２に供給する。ミキサ１および２の出力は、両ミキサの出力信号のベクトル和を演算する総和器５に供給される。演算結果の信号は、増幅器６によって増幅され、周波数変換器の出力７に供給される。

このような周波数変換器が、例えばチューナにおける画像チャネルを含む側波帯を抑制あるいは実質的に相殺するために用いられる場合、抑制の質は、スプリッタ４によって供給される転流信号間およびミキサ１,２に供給される入力信号間の直角位相バランスに依存する。転流信号の場合には、既知の装置は、通常の製造で実際に生じる差および許容誤差のために１〜２°以上良い位相バランスを達成することができない。従って、このことが、通常の適用での周波数変換器の抑制性能を制限し、直角位相バランスを改善するために特別の手段が必要になる。

米国出願公開第2003/0071665号は、個々の遅延が制御できない遅延要素を用いた周波数多重装置を開示する。

米国特許第4,922,141号および日本国特許公開公報第08-274602号は、入力信号を遅らせる遅延線路のためのフェイズロッキング装置を開示する。例えば、米国特許第4,922,141号は、遅延要素の２つのストリングをもつフェーズロックトループ遅延線路を開示し、ここでは、各遅延要素によってもたらされる遅延は、制御可能である。遅延要素の一方のストリングは、データ信号を遅らせるために、他方のストリングは、個々の遅延要素の遅延を制御するためにフェーズロックトループ装置の内部で夫々用いられる。遅れた発振器信号は、遅れの合計が発振器信号の１周期に等しくなるように遅れない信号と比較される。チャージポンプは、直接の信号と遅れた信号の同じエッジ間の相対遅れに依存して、ポンプアップまたはポンプダウンを行い、チャージポンプの出力は、システムがフェイズロックされるように遅延要素の遅れを変化させる。こうして、各遅延要素によってもたらされる遅延は、遅延要素の独立したストリングへのデータ信号が、良好に定義された安定な量だけ遅れるように固定され決定される。

本発明の第１の態様は、選択可能な可変の幅または遅延をもつパルスを生成するためのパルス発生器であって、発振器と、選択装置と、第１および第２の群として配置された同種の複数の可変遅延要素を備え、各可変遅延要素は、その要素によって与えられる遅延を制御するための遅延制御入力を有し、上記選択装置は、上記第１の群のいくつの遅延要素が上記パルス発生器の出力に直列に接続されるかを選択するようになっており、上記第２の群の可変遅延要素は、直列に接続され、上記第１および第２の群の入力は、上記発振器の出力に接続されるとともに、上記第２の群によって与えられる遅延を繰り返し測定する測定回路と、上記発振器の出力パルスの周期の所定の分数に等しい所定の持続時間をもつ一連の基準パルスを発生する基準パルス発生器と、上記遅延要素の総ての遅延制御入力に出力が接続され、各遅延要素によって与えられる遅延を、測定された各遅延が上記所定の持続時間と予め定められた関係を有するように制御するようになっている制御回路をさらに備えることを特徴とする。

上記制御回路は、測定された各遅延が予め定められた持続時間に実質的に等しくなるように制御するようになっていてもよい。

上記各遅延要素は、連続的に変化する遅延を生成するようになっていてもよい。

上記選択装置は、上記第１の群の選択された数の遅延要素を直列に接続するスイッチ装置であってもよい。これと択一的に、上記第１の群の遅延要素は、直列に接続され、上記選択装置は、上記遅延要素の少なくとも幾つかのうちの任意の選択された１つの出力を上記パルス発生器の出力に選択的に接続するマルチプレクサであってもよい。

上記測定回路は、上記第２の群の遅延要素によって与えられる合計遅延時間に実質上等しい持続時間を夫々有する一連のパルスを供給するようになっていてもよい。

上記発振器は、周波数を変化できるものまたはクロックと分周器からなるものであってもよく、上記クロックと分周器は、フェーズロックトループの一部をなしていてもよい。

上記基準パルス発生器は、リングカウンタと論理回路からなってもよく、上記リングカウンタは、上記クロックによって駆動されてもよい。

上記パルス発生器は、制御入力が上記制御回路の出力に接続される第３の群の遅延要素と、この第３の群のいくつの遅延要素が上記パルス発生器の出力と更なるパルス発生器の出力の間に直列に接続されるかを選択する更なる選択装置を備えていてもよい。上記第１および第３の群の入力は、位相生成装置に接続されていてもよく、上記位相生成装置は、上記第１および第３の群に直交位相の信号を供給するようになっていてもよい。

本発明の第２の態様は、上記パルス発生器を有する光ディスク書き込み装置である。

本発明の第３の態様は、上記パルス発生器を有するチューナである。

上記チューナは、局部発振器が上記パルス発生器を備えていてもよく、局部発振器が直交局部発振器であり、周波数変換器が直交位相変換器であってもよい。

こうして、選択可能で正確に制御されたパルス幅および(または)遅延をもたらせるパルス発生器を提供することができる。パルス幅および(または)遅延は、時間に関して安定しているか、あるいは実質的に一定で、パラメータおよび構成要素の許容誤差のずれに実質的に影響されない。

本発明は、添付の図面を参照して、実施形態として、更に詳しく説明される。

本発明の概念を損なうことなく、実施形態として、図２は、英国の特許出願第0511585.2号に開示された装置におけるアプコンバータとして動作する直角位相周波数変換器に用いたパルス発生器を示している。図２に示された周波数変換器は、図１で示したものと同種であり、Ｉミキサ１およびＱミキサ２、局部発振器３および直角位相スプリッタ４、総和器５、増幅器６および出力７を備えるが、これらについては説明を省略する。

周波数変換器は、ミキサ１,２に供給される転流信号における直角位相の不均衡を減じるために較正ルーチンを制御する制御器１０を有する。この較正ルーチンは、例えば周波数変換器を含むチューナをパワーアップする際、異なるチャネルへチューニングするときのような可能な追加の時間に繰り返し行なわれる。較正ルーチンの際、制御器１０は、較正トーン発生器１１を作動させ、周波数変換器が一部をなすチューナ内の例えばすべての周波数変換に先立つ箇所などのミキサ１,２より上流の箇所に、予め決められた較正トーンを供給する。エラー検出器１２は、総和器５の出力信号をモニタし、スプリッタ４によって供給される信号間のいかなる直角位相の不均衡も減じるように可変遅延回路１３および１４に補正信号を供給する。

パルス発生器は、図３により詳細に示され、局部発振器３、直角位相スプリッタ４および遅延回路１３,１４を有する。各遅延回路１３,１４は、制御信号Ｔ_ＤＳによって制御され、例えば連続的に可変などの可変な遅延時間Ｔ_Ｄだけ遅延要素２０の入出力間の信号を遅延させるようになっている図４に示される複数の同じ遅延要素２０で構成される。幾つの遅延要素が直列に接続されて遅延回路１３を形成するかを選択するために、切換装置が設けられている。この切換装置は、図４の番号２１で示されるような電子スイッチを有し、位相不均衡を減じるために転流信号に適切な遅延を与えるべくエラー検出器１２(図２)からの位相補正ワードＩを制御入力として受ける。

遅延回路１４は、遅延回路１３と同じ回路構成であり、エラー検出器１２からの位相補正ワードＱによって制御されるようになっている切換装置を有する。こうして、較正ルーチンの際、エラー検出器１２は、位相不均衡を減じるために転流信号に適切な遅延を与えるべく遅延回路１３,１４に位相補正ワードを供給する。較正ルーチンの終わりに、位相補正ワードは、次の較正ルーチンが行なわれるまで、選択された信号時間遅延を維持するように保持される。

可変遅延要素２０に用いるのに適した回路の一例は、図５に示されている。図５に示される遅延要素は、１対のロングテイル・トランジスタ４５,４６からなる差動相互コンダクタンス段を呈する。両トランジスタのエミッタは、共に電流源４７を通る電流を制御するための制御入力４８を有する制御可能な電流源４７に接続される。トランジスタ４５,４６は、バイポーラＮＰＮトランジスタとして示されているが、これと択一的に、バイポーラＰＮＰトランジスタやＮＰＮまたはＰＮＰの電界効果トランジスタで構成してもよい。

遅延要素は、トランジスタ４５,４６のベースに夫々接続された差動入力４９,５０を有する。トランジスタ４５,４６は、上端が共に電圧供給線Ｖccに接続されたコレクタ付加抵抗５１,５２を夫々有する。トランジスタ４５,４６のコレクタは、差動出力５３,５４に夫々接続される。

図５の遅延要素は、半導体デバイスの操作に本質的な過渡遅延を利用している。遅延要素によって与えられる遅延の大きさは、周波数が増加してデバイスの利得が一致するときの周波数をf_Tとすれば、デバイス４５,４６のパラメータf_Tに反比例する。パラメータf_Tは、遅延要素がバイアス電流によって実行され、かつ、このバイアス電流に依存する場合、半導体プロセスの本質的特性である。バイアス電流は、電流源４７によって供給される電流を、図５の遅延要素によって与えられる遅延が連続的に変化するように制御する制御入力４８に与えられる制御信号によって決定される。

使用時に、遅延を制御するために各可変遅延回路１３,１４によって与えられる制御信号は、遅延回路を形成する遅延要素の制御入力４８に与えられる。各遅延要素は、通過する信号またはパルスの立ち上がりエッジおよび立ち下がりエッジを、電流源４７によって与えられる電流に依存して低い電流ほどエッジの立ち上がり,立ち下がりが緩慢になるような量だけスローダウンする。必要ならば、１つ以上のシュミットトリガを、例えば可変遅延回路の出力、可能ならば１つ以上の中間の遅延要素の出力に設けてもよい。こうして、各遅延回路１３,１４に供給される信号は、連続的に変化する量だけ遅らされる。

局部発振器３は、フェイズロックトループ(ＰＬＬ)を有する。ＰＬＬは、高周波(ＨＦ)クロック２２を備え、その出力は、ミキサ１,２に与えられる転流信号の周波数を変化させるべく固定、選択可能または制御可能な整数Ｎで高周波クロック２２の周波数を除算するようになっている分周器２３に供給される。分周器２３の出力は、局部発振器の出力を成し、位相比較器２４の第１の入力に接続される。位相比較器２３の第２の入力は、(図示しない)基準発振器からの基準周波数信号を受けるようになっている。位相比較器２４の出力は、低域通過フィルタ機能をもつ制御装置２５を介して高周波クロック２２に供給される。

直角位相スプリッタ４は、局部発振器３からの入力信号の位相を９０°シフトさせる位相シフト回路４として図３に示されている。しかし、適切な装置ならどれでもスプリッタ４として用いてもよく、このような択一的装置の一例は、クロックが分周器２３の出力で供給されるリングカウンタである。

局部発振器３の出力は、番号２６で示されるような一群の遅延要素(この例ではＫ)にも供給される。この群の遅延要素は、局部発振器３の出力と論理回路２７の入力の間に直列に接続されており、論理回路２７は、局部発振器３の出力を直接受ける更なる入力を有する。上記論理回路は、局部発振器３の出力信号の周波数に等しい反復率、および番号２６で示されるような直列続された遅延要素Ｋによって与えられる合計遅延時間に等しいパルス長つまりパルス持続時間ＩＰＤをもつ一連のパルスＩＰを生成する。論理回路２７の出力は、チャージポンプ／インテグレータ２８の「チャージ」入力に供給される。

クロック２２の出力は、リングカウンタ２９の入力に供給され、このリングカウンタの出力は、一連のパルスにＲＰを与えるべくパルス発生論理回路３０によって復号される。

リングカウンタ２９およびパルス発生論理回路３０は、各パルスＲＰが、高周波クロック２２からの信号に係数を乗じた信号期間に等しい幅つまり持続時間ＩＲＤをもつように構成されている。この実施形態では、パルス幅ＩＲＤは、高周波クロック２２からの信号の期間の半分に等しい。パルスＲＰは、チャージポンプ／インテグレータ２８の「ディスチャージ」入力に供給される。チャージポンプ／インテグレータ２８の出力は、遅延要素の総ての遅延要素の制御入力に遅延要素制御信号Ｔ_ＤＳを供給する。

チャージポンプ／インテグレータ２８は、パルスＩＰおよびパルスＲＰ持続時間を効果的に比較してエラー信号を生成し、このエラー信号は、番号２６で示されるような遅延要素Ｋの制御入力に供給され、各パルスＩＰの持続時間が各パルスＲＰの持続時間ＩＲＤに実質的に等しくなるまで各遅延要素に与えられる遅延を変化させる。各パルスＩＰの持続時間は、Ｋ×Ｔ_Ｄに等しく、各パルスＲＰの持続時間は、高周波クロック２２の周波数をＦとすると、１／２Ｆに等しい。パルス幅が、チャージポンプ／インテグレータ２８を含むフィードバック・ループによって等しくされた場合、各遅延要素の遅延Ｔ_Ｄは、１／（２×Ｆ×Ｋ）に等しい。ＦとＫは、遅延回路１３,１４の遅延を含む総ての遅延要素によって与えられる遅延が実質的に一定に保持されるように適切に定義されている。こうして、各遅延要素によって与えられる遅延時間Ｔ_Ｄにおけるいかなるドリフトも、大幅に減少し、あるいは実質的に除去することができて、正確で一貫した実質的にドリフトのない信号遅延が、エラー検出器１２からの位相補正ワードによって選択された遅延回路１３,１４内の遅延要素によって与えられる。

こうして、各較正ルーチン中に決定された補償は、次の較正ルーチンが行なわれるまで実質的に一定に保持され、遅延要素によって与えられる時間遅延が時間と共にドリフトしようとする如何なる傾向も、直角位相周波数変換の改善された性能を提供できるに足る許容水準にまで減じ、あるいは除去できる。

遅延回路１３,１４においてクロック周波数に無関係に位相シフトを一定値に維持しつつ、クロック周波数を変化させ得ることが望ましい実施形態では、分周器２３が固定の分割比を与え、クロック２２の周波数が、例えば位相比較器２４の第２入力に可変周波数の基準信号を入力することによって変化されるように構成する。この場合、各遅延要素によって与えられる時間遅延Ｔ_Ｄは、基準パルスＩＲが、クロック周波数に無関係にクロック期間の半分の幅を持っているので、クロック期間に追従する。従って、遅延回路１３,１４からの出力信号の相対的位相は、クロック２２の周波数に無関係に、与えられた位相補正ワードＩ,Ｑに対して実質的に一定に維持される。

図６は、既知の正確なパルス持続時間つまりパルス幅を生成するためにパルス発生器を示し、パルス持続時間つまりパルス幅は、外部ソースから位相遅延ワードを適用することによって、一連のパルス幅から選択される。このパルス発生器は、図３に示されたパルス発生器から次の点で異なる。即ち、遅延回路１４が省略される一方、局部発振器の信号および遅延回路３１の遅延要素Ｊの出力を受けるべく論理回路３２が接続されている。論理回路３２は、局部発振器の周波数と同じ反復率で、位相遅延ワードによって選択された数の直列接続されたディレイ要素の合計遅延に比例するか等しいパルス幅の一連の出力パルスを生成するようになっている。入力が各パルスを生成するために用いられる論理回路３２内で選択することによって、各パルスの始点を、局部発振器の信号に対して遅らせることも可能である。

Ｍを１以上の整数で、出力パルスを生成するために論理回路３２によって用いられる遅延要素の数とすれば、論理回路３２は、幅つまり持続時間がＭＴ_Ｄのパルスをパルス出力３３に供給する。

このようなパルス発生器は、操作の間にドリフトに実質的に影響されない選択可能で正確かつ一貫した幅のパルスを生成するために用いられる。

特に、パルスの一貫性は、位相比較器２４の第２の入力に供給された基準信号の安定性によって実質的に決定される。このような装置は、上記パルス信号を必要とする例えばＤＶＤ(ディジタル多用途ディスク)書き込み装置などいずれのアプリケーションにも用いられる。

上述のように、各遅延要素２０によって与えられる時間遅延Ｔ_Ｄは、高周波クロック２２の「ＨＦ(高周波)クロック」に依存する。このクロックの周波数を、例えば位相比較器２４の第２の入力に与えられる基準信号の周波数を変化させることにより、パルス持続時間を連続的または実質上連続的に変化させることが可能である。特に、遅延回路３１においてＪ遅延要素を利用することができ、論理回路３２は、任意の異なる２つの遅延要素の出力に基づいて出力パルスを生成する。結果として得られるパルス幅ＩＰ_Ｍは、次のように与えられる。

ＩＰ_Ｍ＝Ｍ×Ｔ_Ｄ
Ｔ_Ｄに代入すると
ＩＰ_Ｍ＝Ｍ×１／(２×ＨＦＣlock_Ｍ×Ｋ)
次の量子化ステップはＭ＋１なので
ＩＰ_Ｍ+1＝(Ｍ＋１)×１／(２×ＨＦＣlock_Ｍ×Ｋ)
この変化は、ＨＦクロックを変化させることによっても達成できるから
ＩＰ_Ｍ+1＝Ｍ×１／(２×ＨＦＣlock_Ｍ＋１×Ｋ)
数式を再整理すると
ＨＦＣlock_Ｍ＋１＝Ｍ×１／(２×ＩＰ_Ｍ+1×Ｋ)、ＨＦＣlock_Ｍ＝Ｍ×１／(２×ＩＰ_Ｍ×Ｋ)
従って、時間遅延Ｔ_Ｄ１ステップと等価な時間遅延を達成するためのクロック周波数の変化は
ΔＨＦＣlock＝ＨＦＣlock_Ｍ＋１−ＨＦＣlock_Ｍ
ΔＨＦＣlock＝Ｍ×１／(２×ＩＰ_Ｍ+1×Ｋ)−Ｍ×１／(２×ＩＰ_Ｍ×Ｋ)
ΔＨＦＣlock＝{Ｍ／(２×Ｋ)}×(１／ＩＰ_Ｍ+1−１／ＩＰ_Ｍ)
ＩＰ_Ｍに代入すると
ΔＨＦＣlock＝{Ｍ／(２×Ｋ)}×[１／{(Ｍ＋１)×Ｔ_Ｄ}−１／(Ｍ×Ｔ_Ｄ)]
ΔＨＦＣlock＝{Ｍ／(２×Ｋ×Ｔ_Ｄ)}×{１／(Ｍ＋１)−１／Ｍ}
ΔＨＦＣlock＝{Ｍ／(２×Ｋ×Ｔ_Ｄ)}×{Ｍ−(Ｍ＋１)}／{(Ｍ＋１)×Ｍ}
ΔＨＦＣlock＝−１／{２×Ｋ×Ｔ_Ｄ×(Ｍ＋１)}

従って、ＨＦクロックの周波数を変化させることによって、Ｊ遅延要素によって与えられる量子化ステップ間の遅延を線形にすることができる。よく調べると、ＨＦクロックにおける最大の変化は、Ｍ＝１のとき、ＨＦクロック周波数の１オクターブの減少に等しい。この関係は、図７に示されている。

図１は、従来の周波数変換器の回路を示すブロック図である。図２は、発明の実施形態をなすパルス発生器を含む無線周波数チューナ用の周波数変換器の回路を示すブロック図である。図３は、図２のチューナのパルス発生器の回路を示すブロック図である。図４は、図３のパルス発生器の遅延要素の回路を示すブロック図である。図５は、図４の遅延要素の実施形態を示す回路図である。図６は、本発明のもう一つの実施形態をなすパルス発生器の回路を示すブロック図である。図７は、パルス発生器の動作を示すグラフである。

符号の説明

１インフェイズミキサ
２直交位相ミキサ
３局部発振器
４直交位相スプリッタ
５総和器
６増幅器
７出力
１０制御器
１１較正トーン発生器
１２エラー検出器
１３,１４可変遅延回路
２０,２６遅延要素
２１スイッチ装置
２２高周波クロック
２３分周器
２４位相比較器
２５制御装置
２７論理回路
２８チャージポンプ／インテグレータ
２９リングカウンタ
３０パルス発生論理回路

Claims

選択可能な可変の幅または遅延をもつパルスを生成するためのパルス発生器であって、
発振器(３)と、選択装置(１３,３２)と、第１(１３)および第２の群として配置された同種の複数の可変遅延要素(２０,２１,２６,４５〜５４)を備え、各可変遅延要素(２０,２１,２６,４５〜５４)は、その要素によって与えられる遅延(Ｔ_Ｄ)を制御するための遅延制御入力を有し、上記選択装置(１３,３２)は、上記第１の群(１３)のいくつの遅延要素(２０,２１,２６,４５〜５４)が上記パルス発生器の出力に直列に接続されるかを選択するようになっており、上記第２の群の可変遅延要素(２６)は、直列に接続され、上記第１(１３)および第２の群の入力は、上記発振器(３)の出力に接続されるとともに、
上記第２の群によって与えられる遅延(ＩＰＤ)を繰り返し測定する測定回路(２７)と、上記発振器(３)の出力パルス(ＩＦクロック)の周期の所定の分数に等しい所定の持続時間(ＩＲＤ)をもつ一連の基準パルス(ＲＰ)を発生する基準パルス発生器(２９,３０)と、上記遅延要素の総ての遅延制御入力に出力が接続され、各遅延要素によって与えられる遅延(Ｔ_Ｄ)を、測定された各遅延(ＩＰＤ)が上記所定の持続時間(ＩＲＤ)と予め定められた関係を有するように制御するようになっている制御回路(２８)をさらに備えることを特徴とするパルス発生器。
請求項１に記載のパルス発生器において、上記制御回路(２８)は、測定された各遅延(ＩＰＤ)が予め定められた持続時間(ＩＲＤ)に実質的に等しくなるように制御するようになっていることを特徴とするパルス発生器。
請求項１または２に記載のパルス発生器において、上記各遅延要素(２０,２１,２６,４５〜５４)は、連続的に変化する遅延を生成するようになっていることを特徴とするパルス発生器。
請求項１乃至３のいずれか１つに記載のパルス発生器において、上記選択装置は、上記第１の群(１３)の選択された数の遅延要素(２０)を直列に接続するスイッチ装置(２１)であることを特徴とするパルス発生器。
請求項１乃至４のいずれか１つに記載のパルス発生器において、上記第１の群(１３)の遅延要素は、直列に接続され、上記選択装置は、上記遅延要素の少なくとも幾つかのうちの任意の選択された１つの出力を上記パルス発生器の出力に選択的に接続するマルチプレクサ(３２)であることを特徴とするパルス発生器。
請求項１乃至５のいずれか１つに記載のパルス発生器において、上記測定回路(２７)は、上記第２の群の遅延要素(２６)によって与えられる合計遅延時間に実質上等しい持続時間(ＩＰＤ)を夫々有する一連のパルス(ＩＰ)を供給するようになっていることを特徴とするパルス発生器。
請求項１乃至６のいずれか１つに記載のパルス発生器において、上記発振器(３)は、周波数を変化できるようになっていることを特徴とするようなパルス発生器。
請求項１乃至７のいずれか１つに記載のパルス発生器において、上記発振器(３)は、クロック(２２)と分周器(２３)からなることを特徴とするパルス発生器。
請求項８に記載のパルス発生器において、上記クロック(２２)と分周器(２３)は、フェーズロックトループ(ＰＬＬ)の一部をなすことを特徴とするパルス発生器。
請求項１乃至９のいずれか１つに記載のパルス発生器において、上記基準パルス発生器は、リングカウンタ(２９)と論理回路(３０)からなることを特徴とするパルス発生器。
請求項８または９に従属する請求項１０に記載のパルス発生器において、上記リングカウンタ(２９)は、上記クロック(２２)によって駆動されることを特徴とするパルス発生器。
請求項１乃至１１のいずれか１つに記載のパルス発生器において、制御入力が上記制御回路(２８)の出力に接続される第３の群(１４)の遅延要素(２０,２１,４５〜５４)と、この第３の群(１４)のいくつの遅延要素(２０,２１,４５〜５４)が上記パルス発生器(３)の出力と更なるパルス発生器の出力の間に直列に接続されるかを選択する更なる選択装置(１２)を備えたことを特徴とするパルス発生器。
請求項１２に記載のパルス発生器において、上記第１および第３の群(１３,１４)の入力は、位相生成装置(４)に接続されていることを特徴とするパルス発生器。
請求項１３に記載のパルス発生器において、上記位相生成装置(１４)は、上記第１および第３の群(１３,１４)に直交位相の信号を供給するようになっていることを特徴とするパルス発生器。
請求項１乃至１４のいずれか１つに記載のパルス発生器を有する光ディスク書き込み装置。
請求項１乃至１４のいずれか１つに記載のパルス発生器を有するチューナ。
請求項１６に記載のチューナにおいて、局部発振器(３〜５,１２〜１４)が上記パルス発生器を備えることを特徴とするチューナ。
請求項１４に従属する請求項１７に記載のチューナにおいて、局部発振器(３〜５,１２〜１４)が直交局部発振器であり、周波数変換器(１〜５,１２〜１４)が直交位相変換器であることを特徴とするチューナ。