CN101013897A - 可变信号延迟电路,正交频率转换器和无线频率调谐器 - Google Patents

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Abstract

一种可变信号延迟电路，包括一个具有控制可变延迟的控制输入(27)的模拟延迟线(21、23)，一个相位检测器(32、34)，比较该延迟电路的输入和输出信号，并将输出信号提供给一个充电泵和积分器(33、35)。一个数字脉冲流生成配置(39－41)产生不同脉冲宽度的脉冲流，脉冲控制逻辑(31)控制一个选择器(38)来选择任何一个脉冲流。在第一操作模式下，逻辑控制器(31)监视充电泵/滤波器的输出，并选择使输出中的变化最小的脉冲流。该选择是固定的，充电泵和滤波器(33、35)然后被作为校正信号而提供给模拟延迟线(21、23)的控制输入(27)。这样一种配置可被用于保持正交频率转换器(12－17、21－23)的I和Q信号路径中的最小相位不平衡性。

Description

可变信号延迟电路， 正交频率转换器和无线频率调谐器
技术领域
本发明涉及一种用于提供输入信号和输出信号间的可变延迟的可变信号延迟电路。本发明还涉及一种包括这样的电路的正交频率转换器以及包括这样的转换器的无线频率调谐器。这样的调谐器可被用于例如接收电视信号，来自广播传输设备如陆地天线、卫星天线系统或有线传输网络的数字音频信号或数字数据信号。
发明内容
根据本发明的第一个方面，提供了一种用于在输入信号和输出信号间提供可变延迟的可变信号延迟电路，该电路包括一个具有控制该可变延迟的控制输入的模拟延迟线，一个检测器，比较该输入和输出信号以提供一个表示由该延迟线所提供的实际延迟的输出信号，一个数字脉冲生成器，产生多个表示多个不同延迟线延迟的数字信号，至少一个比较器，形成表示该检测器的输出信号和该脉冲生成器的数字信号间的差的误差信号，和一个控制器，具有一个第一操作模式，在该模式下该控制器向该延迟线的控制输入提供一个延迟命令信号，监视该误差信号并选择对应于最小误差信号的一个数字信号，和一个第二操作模式，在该模式下控制器向该延迟线的控制输入提供对应于所选择的数字信号的误差信号作为一个延迟校正信号。
该检测器可设置成提供一个其传空比(mark∶ratio)表示实际延迟的信号。
该检测器可以是一个相位检测器。
该脉冲生成器可以设置成产生具有相同的频率和代表不同延迟的不同的传空比的数字信号。
该脉冲生成器可以包括一个生成电路，用于同时产生代表不同延迟的数字信号，和一个选择器，用于选择该数字信号中的任一个。
该至少一个比较器可包括一个充电泵和一个积分器。该积分器可设置成周期复位的。该积分器可设置成在输入信号的每个周期复位。
根据本发明的第二方面，提供了一种正交频率转换器，该转换器包括同相(I)和正交(Q)信号路径，至少一个路径包括一个根据本发明的第一方面的一个电路。
该至少一个信号路径可包括至少一个可选择的离散延迟电路。该可变信号延迟电路可具有一个基本上等于或大于该至少一个离散延迟电路的延迟的最大延迟。
该I和Q信号路径可分别设置在一个正交振荡器和I和Q混频器之间。该正交振荡器和该I和Q混频器可包括一个上变频器。该上变频器可置于一个下变频器之后。
该转换器可包括一个用于线性组合该I和Q混频器的输出信号的电路。
根据本发明的第三方面，提供了一种无线频率调谐器，包括一个根据本发明的第二方面的一个转换器。
因此有可能提供一种可变信号延迟电路，在校准或校正过程中例如在设置所需要的延迟之后提供一种稳定的延迟至一个输入信号。这样的一个电路可用于无线频率调谐器的频率转换器中，以在通过执行相位调整的相位校正中，降低或消除相位的不均衡性，然后在调谐器的正常接收操作中保持稳定。
附图说明
下面将参考附图通过实施例的方式对本发明进行进一步的描述，其中：
图1是一个构成本发明的一个具体实施方式的无线频率调谐器的电路框图；
图2是图1的调谐器的一部分的电路框图；
图3是图1的调谐器的延迟元件的电路图；
图4示出了由图1的调谐器的相位检测器所产生的脉冲序列；
图5示出了图1的调谐器的脉冲生成器中出现的波形。
具体实施方式
如图1所述的调谐器包括一个输入端10，例如用于连接接收电视、数字音频或数字数据信号的陆地天线、卫星天线系统或电缆传输网络。输入端10连接至无线频率级11，其输出信号连接至一个正交频率转换器。级11的结构和功能，例如依赖于调谐器的结构。例如，级11可以提供自动增益控制和/或滤波功能。
频率转换器包括一个正交下变频器，其后为一个正交上变频器。该正交下变频器包括同相(I)和正交(Q)混频器12和13，它们从一个正交本地振荡器(未显示)，接收彼此相位基本上正交的整流信号LO2和LO1。混频器12和13的I和Q输出，被分别提供给混频器14和15的输入端，混频器14和15形成上变频器的一部分，并通过下文所描述的相位调整电路从一个正交本地振荡器16接收整流信号LO4和LO3。混频器14和15的输出被提供给电路17，电路17被描述为包括一个用于形成混频器输出信号的和的加法器，但是它可以替换地包括一个用于形成混频器的输出信号间的差的减法器，或一个用于形成混频器输出信号的不同线性组合的电路。加法器17的输出被提供给一个中频(IF)和/或后中频级18，其结构和功能，例如依赖于调谐器的结构。级18的输出连接至调谐器的输出19，其可以例如连接至一个解调器。
本地振荡器16通过I和Q信号路径被提供给混频器14和15的整流信号输入。I信号路径包括一个离散延迟电路20和一个可变延迟电路21，Q信号路径包括一个离散延迟电路22和一个可变延迟电路23。延迟电路20到23提供了用于在正交频率转换器中减小或消除相位不平衡性的相位调整，在图2中对其有更详细地描述。
离散延迟电路20和22中的每一个都包括多个固定延迟电路241、...、24n，其可设置以向提供给时钟输入的I或Q本地振荡器信号提供相同的固定延迟。延迟电路可提供具有固定和稳定值的相等或不同的延迟，通过利用电子开关251、...、25n，根据提供给输入26的离散控制信号，来选择由离散延迟电路所提供的总延迟。可变延迟电路21或23被串联或“级联”至开关和延迟电路链，如图2所示，被连接至该链的末端，但也可以被连接在链中的任何点上。可变延迟电路包括一个模拟延迟线，该模拟延迟线具有一个用于根据提供给输入端27的可变控制信号而改变延迟的控制输入。可变延迟电路21、23的输出形成了连接至相应的混频器14和15的时钟输出。
可变延迟电路21、23提供了一个延迟，可以从一个基本上等于或接近零的值到一个基本上等于或稍大于每个固定延迟电路所提供的延迟或固定延迟电路所提供的最短延迟的一个值，连续地或以较小步长的调整该延迟。通过控制正交本地振荡器16和混频器14和15之间的I和Q信号路径中所提供的延迟，就可以调整正交频率转换器的上变频中所使用的整流信号的相位或其间的相对相位，以允许补偿要提供的相位不平衡性。
图3中示出了适用于可变延迟电路21和23中的电路的一个实施例。特别是，可变延迟电路21、23的每一个，根据所需的可变延迟范围，都可以包括如图3中所示的一个延迟元件，或如图3中所示的多个级联延迟元件。
图3中所示的延迟元件是包括一个长尾(long tail)晶体管45和46对的差分跨导级，该晶体管45和46的发射极被连接在一起，并连接至一个可控电流源47，该可控电流源47具有一个用于控制通过它的电流的控制输入端48。晶体管45和46被显示为双极NPN晶体管，但也可以包括双极型PNP晶体管或任意极性的场效应管。
延迟元件具有分别连接至晶体管45和46的基极的差分输入端49和50。晶体管45和46分别具有其上端连接至电源线Vcc集电极负载电阻51和52。晶体管45和46的集电极分别连接至差分输出端53和54。
图3的延迟元件利用基于半导体器件的操作的转换延迟。延迟元件所提供的延迟的大小与器件45和46的参数fT成反比，其中fT为当频率增加时器件的增益下降到单位量处的频率。参数fT是在其中实现了所述延迟元件的半导体过程的基本特性，但是也依赖于偏置电流。偏置电流由提供给控制输入端48并控制提供给电流源47的电流的控制信号确定，因此，图3的延迟元件所提供的延迟可以连续变化。
在使用中，用于控制每个可变延迟电路21、23所提供的延迟的控制信号，被提供给单个延迟元件的控制输入端48，或并行提供给所有控制输入端，如果延迟电路包括多个级联延迟元件。这些延迟元件或每个延迟元件将通过它的信号或脉冲的上升和下降沿减慢一定量，该量依赖于电流源47所提供的电流，使得较低的电流提供减慢的上升和下降沿。如果需要，可以例如在可变延迟电路的输出端，并且可能地在一个或多个中间延迟元件的输出端，提供一个或多个施密特触发器。这样，提供给每个延迟电路21、23的信号就可以被一个连续可变量来延迟。
所述离散可变控制信号由控制器的一部分30而提供，用于将相位命令值转换成用于延迟电路20至23的控制信号。控制器的其它部分包括脉冲控制逻辑31，其操作将在下文中描述。
相位调整电路20、21的输入端1和输出端2被提供给相位检测器32的输入，其输出被连接至充电泵和积分器或滤波器33的第一输入端。类似地，相位调整电路22、23的输入端3和输出端4被连接至相位检测器34的输入端，其输出被连接至充电泵/积分器或滤波器35的第一输入。级33和35的输出被分别连接至电子转换开关36和37，电子转换开关36和37分别具有连接至脉冲控制逻辑31的第一输出，和连接至可变延迟电路21和23的控制输入的第二输出。
级33和35具有连接至由脉冲控制逻辑31所控制的选择器38的输出的第二输入。该选择器具有连接至脉冲生成逻辑39的输出的输入端，脉冲生成逻辑39具有连接至环形计数器40的输出的输入端。环形计数器40具有一个连接至高频(HF)振荡器41的输出的时钟输入端。
在调谐器工作的过程中，周期性地执行校正过程，以减小或消除I和Q信号路径间的相位和增益的不平衡性，在I路径中通过混频器12和14，在Q路径中通过混频器13和15。例如，可以在每次调谐器被打开或“加电”时执行这种校正过程，并且可以在每次用户请求选择不同的接收频道时额外地执行。为了去除相位不平衡性，在正交频率转换器之前测试音调被插入到调谐器中，相位不平衡性的量度被用于控制延迟电路20至23的调整，以最小化相位不平衡性。可以使用用于获得相位不平衡性减小或消除的任何适当技术，在英国专利申请，NO.0511582.9中披露了一个适当的实施例。这个相位不平衡性的减小由一个闭环系统执行，当该闭环系统工作时，它调整电路20至23所提供的延迟，以保持最小相位不平衡性。但是，因为该校正过程依赖于取代来自输入端10的接收信道的测试音调的使用，相位不平衡性最小化控制环路不能在正常接收中工作，即当测试音调被移除并且一个信道被选择来接收时。这样，当获得了相位不平衡性最小化时，下列控制技术被使用，以防止由可变延迟电路21和23所提供的延迟的漂移。
用于预期相位调整的相位控制信号，被在控制器30中转换成提供给延迟电路20至23以选择等于所需相位调整的正确时延的控制信号。离散延迟电路20和22是数字的，并且它们所提供的延迟基本上地不易漂移。但是，可变延迟电路21和23中的模拟延迟线提供了可能随时间漂移的可变延迟。
包括延迟电路20和21的相位调整电路的输入1和输出2，被连接至相位检测器32的输入，相位检测器32将来自正交本地振荡器16的信号与提供给混频器14的信号的相位进行比较。相位检测器32产生一个图4中所示的脉冲形的输出流，每个脉冲都与来自振荡器16的相应脉冲相同步，并且具有与表示检测器32的输入信号间的相位差异的脉冲流的传空比相等的脉冲宽度。该脉冲流被提供给充电泵和积分器或滤波器33的“电荷”输入。
在初始“同步”阶段，开关36和37由脉冲控制逻辑31控制来将电路33和35的输出提供给控制逻辑31。振荡器41产生一个如图5中最上面的波形图的脉冲流，该脉冲流包括周期为T宽度为T/2的多个脉冲，该周期T是振荡器16的周期的约数。这些脉冲输入至环形计数器40，该计算器每振荡器16的一个周期被重装一次。“时钟输出”由图5的上部波形图示出。
该时钟输出被提供给脉冲产生逻辑39，其产生多个“脉冲流”，部分脉冲流示于图5中较低的波形图中。该脉冲流具有不同的传空比，这样该脉冲流的宽度以T/2为单位递增。这样，图5中最上面的脉冲流的宽度为T/2，下一波形包括的脉冲宽度是T，再下一波形包括的脉冲宽度是3T/2，如此直到最后的脉冲流，其具有宽度为T/2的间隔。该脉冲控制逻辑31由选择器38依次选择这些脉冲流，选择器38将所选择的脉冲流提供给充电泵和滤波器33的“放电”输入端。类似但独立的选择也适用充电泵和滤波器37。
脉冲控制逻辑31使选择器38一步步经过脉冲流同时监视充电泵和滤波器33的输出。该控制逻辑31周期复位该充电泵并然后监视该输出，该输出表示脉冲检测器32的输出脉冲流和选择器38当前所选择的脉冲流间的传空比的差。控制逻辑31一步步经过脉冲流直到充电泵和滤波器33的输出在运行期间不再发生变化或基本上不再发生变化。该选择的脉冲流因而具有与相位检测器32的输出基本上相同的传空比。
当该条件满足时，当延迟电路20和21正在提供如之前所描述的校正过程中所确定的准确的相位调整，所选择提供给充电泵和滤波器33的脉冲流的传空比等于从相位检测器32输出的脉冲流的传空比。由振荡器41提供的时钟信号的周期在调谐器运行期间很容易满足非常稳定且无漂移，这样所选择的脉冲流的传空比在运行期间将基本上保持不变且无漂移。脉冲控制逻辑31然后使开关36连接充电泵和滤波器33的输出端至可变延迟电路21的控制输入端，以使得该充电泵和滤波器的输出信号作为一个校正信号发挥作用，例如通过与对应于该相位命令并由转换器30提供的控制信号相加。这样，在调谐器随后的操作中，由延迟电路21，实际上由延迟电路20，所提供的实际延迟中的任何漂移被闭合电路控制回路所消除。特别是，如果可变延迟电路21所提供的延迟漂移了，则提供给相位检测器32的信号间的相位差发生变化，因此其输出脉冲流的传空比发生变化。这导致了充电泵和滤波器33的输出提供了误差或校正信号，其被反馈给可变延迟电路21的控制输入，以调整可变延迟来消除误差。
这样可以提供一种能够保持相位调整，以保持正交频率转换器中的最小相位不平衡性的技术。模拟延迟线的使用是必需的，因为数字等效物不能在足够高的频率上操作，而不能用于本应用。本配置提供了一种用于本质上消除在这种模拟延迟线上的漂移，以使得相位调整的稳定性等同于数字方案的技术。
在本发明(如所附权利要求所定义)的范围内，可以进行各种修改。例如，由脉冲生成逻辑39所生成的脉冲流中的每一个，都可以被提供给它自己所对应的第一和第二充电泵和滤波器对，该第一和第二充电泵分别具有连接至相位检测器32和34的输入端。第一和第二充电泵的输出然后被提供给第一和第二(模拟)选择器，该选择器由控制逻辑31控制，并且其输出被分别连接至延迟电路21和23的控制输入端。这样，对于每个可变延迟电路21和23，控制逻辑31选择在每个操作周期内输出变化最小的一个充电泵和滤波器。
同样，尽管在如图1所示的实施例中的振荡器16和混频器14及15间的每个I和Q路径中提供了相位调整，在其它实施例中可以仅在I和Q路径中的一个中提供相位调整。例如，在相位调整范围至少为360°的相位中的一个路径中提供可变延迟，为其它路径提供固定延迟，例如等于180°的相位延迟，或者根本没有延迟。这种配置使得可以使用单个控制环路来保持稳定的单个可变延迟。

Claims (16)

1、一种用于在输入信号和输出信号间提供可变延迟的可变信号延迟电路，该电路包括一个具有用于控制该可变延迟的控制输入的模拟延迟线，一个检测器，其比较该输入和输出信号以提供一个表示由该延迟线所提供的实际延迟的输出信号，一个数字脉冲生成器，其产生多个表示多个不同延迟线延迟的数字信号，至少一个比较器，其形成表示该检测器的输出信号和该脉冲生成器的数字信号间的差的误差信号，和一个控制器，其具有一个第一操作模式，在该模式下该控制器向该延迟线的控制输入提供一个延迟命令信号，监视该误差信号并选择对应于最小误差信号的数字信号之一，和一个第二操作模式，在该模式下控制器向该延迟线的控制输入提供对应于所选择的数字信号的误差信号作为一个延迟校正信号。
2、如权利要求1所述的电路，其中该检测器被设置成提供一个其传空比表示实际延迟的信号。
3、如权利要求1所述的电路，其中该检测器是一个相位检测器。
4、如权利要求1所述的电路，其中该脉冲生成器被设置成产生具有相同的频率和代表不同延迟的不同传空比的数字信号。
5、如权利要求1所述的电路，其中该脉冲生成器包括一个生成电路，用于同时产生代表不同延迟的数字信号，和一个选择器，用于选择该数字信号中的任一个。
6、如权利要求1所述的电路，其中该至少一个比较器包括一个电荷泵和一个积分器。
7、如权利要求6所述的电路，其中积分器被设置成周期性复位。
8、如权利要求7所述的电路，其中积分器被设置成在输入信号的每个周期被复位。
9、一种正交频率转换器，该转换器包括同相(I)和正交(Q)信号路径，其至少一个路径包括如权利要求1所声明的电路。
10、如权利要求9所述的转换器，其中该至少一个信号路径包括至少一个可选择的离散延迟电路。
11、如权利要求10所述的转换器，其中该可变信号延迟电路具有一个基本上等于或大于该至少一个离散延迟电路的延迟的最大延迟。
12、如权利要求9所述的转换器，其中该I和Q信号路径被分别放置在一个正交振荡器和I和Q混频器之间。
13、如权利要求12所述的转换器，其中该正交振荡器和该I和Q混频器包括一个上变频器。
14、如权利要求13所述的转换器，其中该上变频器之前有一个下变频器。
15、如权利要求12所述的转换器，包括一个用于线性组合该I和Q混频器的输出信号的电路。
16、一种无线频率调谐器，包括一个如权利要求9-15任一所述的转换器。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102035509A (zh) * 2010-12-24 2011-04-27 上海集成电路研发中心有限公司 脉冲产生电路
CN103001760A (zh) * 2011-09-09 2013-03-27 瑞昱半导体股份有限公司 数据和时钟间的相位差的校正装置与相关方法
CN103597791A (zh) * 2011-04-01 2014-02-19 奥普内斯特子系统公司 用于正交相移键控光发射器的同相和正交图案对准
CN109495421A (zh) * 2017-09-13 2019-03-19 深圳市中兴微电子技术有限公司 一种同相分量正交分量失配补偿装置及方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8339295B2 (en) * 2007-07-31 2012-12-25 Motorola Solutions, Inc. Method and system for managing digital to time conversion
US8290458B2 (en) * 2008-06-30 2012-10-16 Entropic Communications, Inc. System and method for IQ imbalance estimation using loopback with frequency offset
US8301102B2 (en) * 2009-12-23 2012-10-30 Intel Corporation Correcting quadrature crosstalk contamination in receivers
US8644420B2 (en) * 2011-04-01 2014-02-04 Opnext Subsystems, Inc. Alignment of in-phase and quadrature data in quadrature phase shift keying optical transmitters
US8810537B2 (en) 2012-02-15 2014-08-19 Apple Inc. Quadrature demodulation for touch sensitive devices
CN104579258B (zh) * 2013-10-10 2017-07-04 成都振芯科技股份有限公司 一种范围可调、步长可调的延迟调整电路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0425245A (ja) * 1990-05-18 1992-01-29 Nec Corp ベースバンド信号切替器
US5065242A (en) * 1990-06-29 1991-11-12 General Electric Company Deghosting apparatus using pseudorandom sequences
JPH0697755A (ja) * 1992-09-09 1994-04-08 Sony Corp 遅延調整回路
JP3460913B2 (ja) * 1995-09-29 2003-10-27 旭化成マイクロシステム株式会社 可変遅延時間発生回路とその方法
JPH09322195A (ja) * 1996-05-31 1997-12-12 Sony Corp 信号トラップ装置および方法、記録媒体再生装置および方法、並びに信号抽出装置および方法
US6049233A (en) * 1998-03-17 2000-04-11 Motorola, Inc. Phase detection apparatus
DE19819038C2 (de) * 1998-04-28 2002-01-03 Rohde & Schwarz Frequenzumsetzeranordnung für Hochfrequenzempfänger oder Hochfrequenzgeneratoren
DE60026179T2 (de) * 2000-01-19 2006-11-02 Koninklijke Philips Electronics N.V. Fm rundfunkempfänger
JP4986318B2 (ja) * 2000-08-28 2012-07-25 ルネサスエレクトロニクス株式会社 半導体装置
KR100437611B1 (ko) * 2001-09-20 2004-06-30 주식회사 하이닉스반도체 혼합형 지연 록 루프 회로
JP3869447B2 (ja) * 2003-03-06 2007-01-17 富士通株式会社 ディジタルｐｌｌ回路
US7245117B1 (en) * 2004-11-01 2007-07-17 Cardiomems, Inc. Communicating with implanted wireless sensor
US6982579B2 (en) * 2003-12-11 2006-01-03 Micron Technology, Inc. Digital frequency-multiplying DLLs
GB2427089B (en) * 2005-06-08 2009-11-25 Zarlink Semiconductor Ltd Radio frequency tuner
GB2429590A (en) * 2005-08-23 2007-02-28 Zarlink Semiconductor Ltd Variable delay circuit

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102035509A (zh) * 2010-12-24 2011-04-27 上海集成电路研发中心有限公司 脉冲产生电路
CN102035509B (zh) * 2010-12-24 2016-01-06 上海集成电路研发中心有限公司 脉冲产生电路
CN103597791A (zh) * 2011-04-01 2014-02-19 奥普内斯特子系统公司 用于正交相移键控光发射器的同相和正交图案对准
CN103001760A (zh) * 2011-09-09 2013-03-27 瑞昱半导体股份有限公司 数据和时钟间的相位差的校正装置与相关方法
CN103001760B (zh) * 2011-09-09 2017-07-21 瑞昱半导体股份有限公司 数据和时钟间的相位差的校正装置
CN109495421A (zh) * 2017-09-13 2019-03-19 深圳市中兴微电子技术有限公司 一种同相分量正交分量失配补偿装置及方法

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