JP2007037123A - 自動周波数制御ループ回路 - Google Patents

自動周波数制御ループ回路 Download PDF

Info

Publication number
JP2007037123A
JP2007037123A JP2006195172A JP2006195172A JP2007037123A JP 2007037123 A JP2007037123 A JP 2007037123A JP 2006195172 A JP2006195172 A JP 2006195172A JP 2006195172 A JP2006195172 A JP 2006195172A JP 2007037123 A JP2007037123 A JP 2007037123A
Authority
JP
Japan
Prior art keywords
frequency
divider
division ratio
error
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006195172A
Other languages
English (en)
Inventor
Min Su Jeong
ミンス ジョン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Integrant Technologies Inc
Original Assignee
Integrant Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Integrant Technologies Inc filed Critical Integrant Technologies Inc
Publication of JP2007037123A publication Critical patent/JP2007037123A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
    • H03J7/00—Automatic frequency control; Automatic scanning over a band of frequencies
    • H03J7/02—Automatic frequency control
    • H03J7/04—Automatic frequency control where the frequency control is accomplished by varying the electrical characteristics of a non-mechanically adjustable element or where the nature of the frequency controlling element is not significant
    • H03J7/06—Automatic frequency control where the frequency control is accomplished by varying the electrical characteristics of a non-mechanically adjustable element or where the nature of the frequency controlling element is not significant using counters or frequency dividers
    • H03J7/065—Automatic frequency control where the frequency control is accomplished by varying the electrical characteristics of a non-mechanically adjustable element or where the nature of the frequency controlling element is not significant using counters or frequency dividers the counter or frequency divider being used in a phase locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

【課題】高い精密度を有しながら周波数を広帯域で発振させることができる自動周波数制御ループ回路を提供すること。
【解決手段】基準周波数を発生させるクロック発振部と、基準周波数を第１分周比で分周する第１分周器、発振周波数を第２分周比で分周する第２分周器、第１分周器によって分周された第１分周周波数と第２分周器によって分周された第２分周周波数との間の位相差を検出する位相検出器、位相差に対応して発振周波数を発生させる電圧制御発振器と、入力周波数と発振周波数に対応して出力周波数を出力する周波数変換器を含む周波数合成部と、出力周波数を設定周波数と比較して誤差を検出する誤差検出器、誤差を積分する積分器と、積分器の積分値に対応する制御信号を計算する演算器を含む復調部とを含み、制御信号に応じて第１分周比及び第２分周比を変更して誤差を補正することを特徴とする。
【選択図】図２

Description

本発明は、周波数制御ループ回路に関し、さらに詳細には、高い精密度を有して広帯域で周波数を発振させ得るようにするために周波数合成器の分周比を変更させる周波数制御ループ回路に関する。
一般に、ＲＦ通信システムは、高い周波数の帯域のＲＦ信号を用いており、高い周波数の帯域のＲＦ信号を基底帯域に変換するための局所発振器（Local Oscillator;ＬＯ）を採用している。
しかし、局所発振器によって生成された周波数、またはＲＦ信号の周波数と、システムにおいて要求される周波数とには誤差が生じる。このような誤差は、基底帯域における時間情報のエラーを発生させる原因となる。
すなわち、データ通信またはＲＦ通信において信号を受信して処理する際、受信された信号の周波数とクロックサンプリング周波数または周波数発振器の周波数との間に誤差が発生する場合、時間情報のエラーを発生させ、受信部が受信信号を正確に信号処理ができなくなる。
従来の受信器では、このような問題点を解決するために、周波数発生器、またはクロックサンプル周波数発生器に周波数制御ループをさらに加え、時間情報の誤差を補正している。このような制御ループを、自動周波数制御ループ（Automatic Frequency Control Loop; ＡＦＣ）と言い、周波数を制御して補償するために、通常ＶＣＴＣＸＯ（Voltage Controlled Temperature Compensated Crystal Oscillator）を用いている。
図１は、従来のＶＣＴＣＸＯを含む自動周波数制御ループを説明するために示したブロック図である。
図１に示されているように、従来の周波数合成器１００は、周波数合成部１１０ａないし１１０ｎ、復調部１２０ａ ないし１２０ｎ、及びＶＣＴＣＸＯ１３０ａ ないし１３０ｎを含む。
周波数合成部１１０ａは、入力周波数信号ＦＩＮ１とＶＣＴＣＸＯ１１３０ａの出力信号とを用いて出力周波数信号ＦＯＵＴ１を出力する。
復調部１２０ａは、周波数合成部１１０ａから出力された出力周波数ＦＯＵＴ１のエラーを検出して補正することができるように制御信号を発生する。
ＶＣＴＣＸＯ１１３０ａは、復調部１２０ａの制御信号を受け取って周波数を発振し、発振された周波数の信号を周波数合成部１１０ａに帰還（feedback）入力し、周波数制御ループを形成する。
従って、従来の自動周波数制御ループは、独立した ＶＣＴＣＸＯ１３０ａ ないし１３０ｎを用いて、制御信号に応じて、 ＶＣＴＣＸＯ１３０ａ ないし１３０ｎの電圧を調節して周波数を制御する。
しかし、 ＶＣＴＣＸＯ１３０ａ ないし１３０ｎは、クリスタルやクロック発生素子に比べて生産工程が複雑で、高価であるという欠点がある。
また、移動通信のためのＣＤＭＡ（CODE DIVISION MULTIPLE ACCESS）システムと無線放送受信のためのＤＭＢ（DIGITAL MULTIMEDIA BROADCASTING）システムが一つの移動通信端末機に含まれるように、複数のシステムが一つの移動通信端末機に含まれる場合、それぞれのシステムに、自動周波数制御ループがそれぞれ含まれなければならないため、移動通信端末機には、複数の自動周波数制御ループ、または複数のＶＣＴＣＸＯが必要となる。従って、複数のシステムが一つの移動通信端末機に含まれる場合、移動通信端末機の体積が大きくなり、ハウジングの大きさが制限され、生産費が高く、また生産性が低いといった問題が生じる。
そこで、本発明は、上述した従来の技術の問題点を解決するためになされたものであって、その目的は、高い精密度を有しながら周波数を広帯域で発振させることができる自動周波数制御ループ回路を提供することにある。
上述した課題を解決するための本発明による自動周波数制御ループ回路は、基準周波数を発生させるクロック発振部と、前記基準周波数を第１分周比で分周する第１分周器、発振周波数を第２分周比で分周する第２分周器、前記第１分周器によって分周された第１分周周波数と前記第２分周器によって分周された第２分周周波数との間の位相差を検出する位相検出器（Phase Detector）、前記位相差に対応して前記発振周波数を発生させる電圧制御発振器（Voltage Controlled Oscillator）と、入力周波数と前記発振周波数とに基づいて出力周波数を出力する周波数変換器を含む周波数合成部と、前記出力周波数を設定周波数と比較して誤差を検出する誤差検出器、前記誤差を積分する積分器と、前記積分器の積分値に対応する制御信号を計算する演算器を含む復調部と、を含み、前記制御信号に応じて、前記第１分周比または前記第２分周比を変更して前記誤差を補正することを特徴とする。
ここで、上述の第１分周比または第２分周比が、Ｆｒａｃｔｉｏｎａｌ―Ｎ―ＰＬＬであり、前記第１分周比または第２分周比が、実数であることが好ましい。
ここで、上述の発振周波数が、前記第１分周周波数を前記第２分周比の逆数で乗算した周波数であることが好ましい。
また、本発明による自動周波数制御ループ回路は、基準周波数を発生させるクロック発振部と、前記基準周波数を第１分周比で分周する第１分周器、発振周波数を第２分周比で分周する第２分周器、前記第１分周器によって分周された第１分周周波数と前記第２分周器によって分周された第２分周周波数との間の位相差を検出するための位相検出器、前記位相差に対応して前記発振周波数を発生させる電圧制御発振器、入力周波数と前記発振周波数とに基づいて出力周波数を出力する周波数変換器と、制御信号を受信する第１通信機を含む周波数合成部と、前記周波数変換器の出力周波数を設定周波数と比較して誤差を検出する誤差検出器、前記誤差を積分する積分器、前記積分器の積分値に対応する前記制御信号を計算する演算器と、前記制御信号を前記第１通信機へ伝送する第２通信機を含む復調部と、を含み、前記制御信号に応じて、前記第１分周比または前記第２分周比を変更して前記誤差を補正することを特徴とする。
ここで、上述の第１分周比または第２分周比が、Ｆｒａｃｔｉｏｎａｌ―Ｎ―ＰＬＬであり、前記第１分周比または第２分周比が、実数であることが好ましい。
ここで、上述の発振周波数が、前記第１分周周波数を前記第２分周比の逆数で乗算した周波数であることが好ましい。
ここで、上述の第１通信機及び第２通信機が、シリアル伝送方式またはパラレル伝送方式のうち何れかの伝送方式を用いることが好ましい。
また、本発明による自動周波数制御ループ回路は、基準周波数を発生させるクロック発振部と、前記基準周波数を第１分周比で分周する第１分周器、発振周波数を第２分周比で分周する第２分周器、前記第１分周器によって分周された第１分周周波数と第２分周器によって分周された第２分周周波数との間の位相差を検出するための位相検出器、前記位相差に対応して前記発振周波数を発生させる電圧制御発振器、入力周波数と前記発振周波数に基づいて出力周波数を出力する周波数変換器、誤差信号を受信する第１通信機と、前記誤差信号を積分する積分器を含む周波数合成部と、前記出力周波数を設定周波数と比較して前記誤差を検出して前記誤差信号を出力する誤差検出器と、前記誤差信号を前記第１通信部へ伝送する第２通信部を含む復調部と、を含み、前記積分器によって積分された誤差に対応して前記第１分周比または前記第２分周比を変更して前記誤差を補正することを特徴とする。
ここで、上述の第１分周比または第２分周比が、Ｆｒａｃｔｉｏｎａｌ―Ｎ―ＰＬＬであり、前記第１分周比または第２分周比が、実数であることが好ましい。
ここで、上述の発振周波数が、前記第１分周周波数を前記第２分周比の逆数で乗算した周波数であることが好ましい。
ここで、上述の第１通信機及び第２通信機が、シリアル伝送方式またはパラレル伝送方式のうち何れかの伝送方式を用いることが好ましい。
また、本発明による自動周波数制御ループ回路は、基準周波数を発生させるクロック発振部と、前記基準周波数を第１分周比で分周する第１分周器、発振周波数を第２分周比で分周する第２分周器、前記第１分周器によって分周された第１分周周波数と前記第２分周器によって分周された第２分周周波数との間の位相差を検出するための位相検出器、前記位相差に対応して前記発振周波数を発生させる電圧制御発振器、入力周波数と前記発振周波数とに基づいて出力周波数を出力する周波数変換器と、前記第１分周比と第２分周比とを変更するための制御器を含む周波数合成部と、前記出力周波数を設定周波数と比較して誤差を検出する誤差検出器と、前記誤差を積分する積分器を含む復調部と、を含み、前記制御器が前記積分器の積分値に対応して前記第１分周比または前記第２分周比を変更して前記誤差を補正することを特徴とする。
ここで、上述の第１分周比または第２分周比が、Ｆｒａｃｔｉｏｎａｌ―Ｎ―ＰＬＬであり、前記第１分周比または第２分周比が、実数であることが好ましい。
ここで、上述の発振周波数が、前記第１分周周波数を前記第２分周比の逆数で乗算した周波数であることが好ましい。
ここで、上述の前記制御器が、前記積分器の積分値と上限の臨界値とを比較する上限の臨界値の比較器と、前記積分器の積分値と下限の臨界値とを比較する下限の臨界値の比較器と、前記上限の臨界値の比較器の出力値によって増加し、前記下限の臨界値の比較器の出力値によって減少するカウント値を有するアップダウンカウンタとを含み、該アップダウンカウンタによって、前記第１分周比または第２分周比が加減されることが好ましい。
その他の実施の形態の具体的な事項は、詳細な説明及び図面に記載されている。
本発明の自動周波数制御ループ回路は、高い精密度を有し、広帯域に周波数を発振することができるという効果が得られる。
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
図２は、本発明に係る広帯域周波数で発振することができる受信器２００を示したブロック図である。
図２に示されているように、周波数合成器２００は、クロック発振部２１０、周波数合成部２２０及び復調部２３０を含む。
クロック発振部２１０は、基準周波数を発生させる素子を含む。
周波数合成部２２０は、基準周波数と、入力信号ＦＩＮと、出力周波数ＦＯＵＴを補正するための制御信号とを受け取り、出力周波数ＦＯＵＴを出力する。周波数合成部２２０は、基準周波数及び制御信号によって局所的な発振周波数信号を生成し、発振周波数と入力信号ＦＩＮとを合成して出力周波数ＦＯＵＴを出力する。
復調部２３０は、出力周波数ＦＯＵＴと設定周波数とが入力され、設定周波数に対する出力周波数ＦＯＵＴの誤差を出力する。復調部２３０は、出力周波数ＦＯＵＴを設定周波数と比較して、出力周波数ＦＯＵＴの誤差を検出し、検出された誤差を補正するための制御信号を周波数合成部２２０へ入力する。
出力周波数の誤差に基づいて制御信号を生成し、その制御信号に基づいて局所発振周波数を広範囲に変更することにより、単一のクロック発振部２１０を用いて広い周波数帯域で高精度に局所発振周波数を生成することができる。
このように構成することによって、クロック発振部の数を低減して、自動周波数制御ループでの帰還分周比を調整し、広範囲の帯域で周波数を発振することができる周波数合成器の具現が可能である。
図３は、本発明の一実施の形態に係る広帯域周波数で発振することができる受信器３００を示したブロック図である。
図３に示されているように、受信器３００は、基準周波数Ｆｒｅｆを発振する素子を含むクロック発振部３１０と、基準周波数Ｆｒｅｆ、入力周波数ＦＩＮ、及び出力周波数ＦＯＵＴを補正するための制御信号を受け取る周波数合成部３２０と、周波数合成部３２０の出力周波数ＦＯＵＴの誤差を検出し、検出された誤差を補正するための制御信号を周波数合成部３２０へ入力するための復調部３３０と、を含む。
クロック発振部３１０は、基準周波数Ｆｒｅｆを発振するための発振素子を含む。周波数合成部３２０は、第１分周器３２１、第２分周器３２５、位相検出器３２２、電圧制御発振器３２３及び周波数変換器３２４を含む。復調部３３０は、誤差検出器３３１、積分器３３２及び演算器３３３を含む。
第１分周器３２１は、基準周波数Ｆｒｅｆが入力される入力端と、制御信号が入力される制御端とを備える。第１分周器３２１は、制御信号により第１分周比１／ＰＬＬＲを制御し、基準周波数Ｆｒｅｆを第１分周比１／ＰＬＬＲで分周する。
第２分周器３２５は、発振周波数ＦＬＯが入力される入力端と、制御信号が入力される制御端とを備える。第２分周器３２５は、制御信号により第２分周比１／ＰＬＬＮを制御し、発振周波数ＦＬＯを第２分周比１／ＰＬＬＮで分周する。
位相検出器３２２は、第１分周器３２１の出力周波数１／ＰＬＬＲ＊Ｆｒｅｆが入力される＋入力端と、第２分周器３２５の出力周波数１／ＰＬＬＮ＊ＦＬＯが入力される−入力端子と、第１分周器３２１の出力周波数１／ＰＬＬＲ＊Ｆｒｅｆと第２分周器３２５の出力周波数１／ＰＬＬＮ＊ＦＬＯとの位相差を出力する出力端とを備えている。位相検出器３２２は、第１分周器３２１の出力周波数１／ＰＬＬＲ＊Ｆｒｅｆと、第２分周器３２５の出力周波数１／ＰＬＬＮ＊ＦＬＯとの位相差を算出し、位相差を出力する。
電圧制御発振器３２３は、位相検出器３２２からの位相差が入力される入力端と、発振周波数ＦＬＯを出力する出力端とを備えている。電圧制御発振器３２３は、位相差の信号が有する電圧に基づいて発振周波数ＦＬＯを生成し、出力する。
周波数変換器３２４は、発振周波数ＦＬＯが入力される第１入力端と、入力周波数ＦＩＮが入力される第２入力端と、出力周波数ＦＯＵＴを出力する出力端とを備えている。周波数変換器３２４は、発振周波数ＦＬＯと、入力周波数ＦＩＮとを合成（ミキシング）して出力周波数ＦＯＵＴを生成し、出力する。周波数変換器３２４は、出力周波数ＦＯＵＴを受信器３００の外部に出力すると共に、復調部３３０にフィードバックする。
誤差検出器３３１は、出力周波数ＦＯＵＴが入力される入力端と、設定周波数が入力される入力端と、設定周波数に対する出力周波数ＦＯＵＴの誤差を出力する出力端とを備えている。誤差検出器３３１は、出力周波数ＦＯＵＴを設定周波数と比較し、設定周波数に対する出力周波数ＦＯＵＴの誤差を出力する。設定周波数は、入力信号ＦＩＮや、ＣＤＭＡ、ＤＭＢ等の通信方式によって、複数の異なる値に変更される。なお、誤差検出器３３１に設定周波数を予め設定しておき、設定周波数入力用の入力端を省略しても良い。
積分器３３２は、誤差検出器３３１からの誤差が入力される入力端と、誤差の時間的な積分値（誤差積分値）が出力される出力端とを備え、誤差信号を時間的に積分し、誤差積分値を出力する。
演算器３３３は、誤差積分値が入力される入力端と、第１分周器３２１及び第２分周器３２５に制御信号を出力する出力端とを備える。演算器３３３は、誤差積分値に基づいて、第１分周器３２１の第１分周比、及び、第２分周器３２５の第２分周比を制御するための制御信号を生成し、出力する。
上述した構成において、複数の入力端を共通にして時分割で信号が入力されることが可能であり、複数の出力端を共通にして時分割で信号を出力することが可能である。また、種類の異なる入力端、出力端、制御端の２つ以上を共通にして時分割で信号を入出力するように構成しても良い。
クロック発振部３１０の出力端は、第１分周器３２１の入力端と接続される。第１分周器３２１の出力端は、位相検出器３２２の＋入力端に接続される。位相検出器３２２の出力端は、電圧制御発振器３２３の入力端に接続される。電圧制御発振器３２３の出力端は、周波数変換器３２４の第１入力端と第２分周器３２５の入力端とにそれぞれ接続される。第２分周器３２５の出力端は、位相検出器３２２の−入力端に接続される。周波数変換器３２４の出力端は、誤差検出器３３１の入力端に接続される。誤差検出器３３１の出力端は、積分器３３２の入力端に接続される。積分器３３２の出力端は、演算器３３３の入力端に接続される。演算器３３３の出力端は、第１分周器３２１の制御端と第２分周器３２５の制御端とにそれぞれ接続される。入力周波数ＦＩＮは、周波数変換器３２４の第２入力端に接続され、出力周波数ＦＯＵＴは、周波数変換器３２４の出力端から出力される。
クロック発振部３１０で基準周波数Ｆｒｅｆを発振し、周波数合成部３２０に供給する。
第１分周器３２１で基準周波数Ｆｒｅｆを第１分周比１／ＰＬＬＲで乗算し、１／ＰＬＬＲ＊Ｆｒｅｆを位相検出器３２２の＋入力端に印加する。ここで、第１分周器３２１を構成する時、Ｆｒａｃｔｉｏｎａｌ―Ｎ―ＰＬＬを用いて第１分周比１／ＰＬＬＲを実数の領域で分周できる。
位相検出器３２２において、＋入力端に印加される第１分周器３２１の出力周波数１／ＰＬＬＲ＊Ｆｒｅｆと、−入力端に印加される第２分周器３２５の出力周波数１／ＰＬＬＮ＊ＦＬＯとの位相差を検出し、その結果の位相差を電圧制御発振器３２３の入力端に印加する。
電圧制御発振器３２３では、位相検出器３２２で検出された位相差に対応して発振周波数ＦＬＯを発振し、第２分周器３２５の入力端と周波数変換器３２４の入力端とにそれぞれ発振周波数ＦＬＯを印加する。ここで、発振周波数ＦＬＯは、第１分周器３２１の出力周波数１／ＰＬＬＲ＊Ｆｒｅｆを第２分周比１／ＰＬＬＮの逆数で乗算した周波数ＦＬＯ＝ＰＬＬＮ＊Ｆｒｅｆ/ ＰＬＬＲである。
第２分周器３２５は、発振周波数ＦＬＯを第２分周比１／ＰＬＬＮで乗算し、１／ＰＬＬＮ＊ＦＬＯを位相検出器３２２の−入力端に印加する。ここで、第２分周器３２５を構成する時、Ｆｒａｃｔｉｏｎａｌ―Ｎ―ＰＬＬを用いて第２分周比１／ＰＬＬＮを実数の領域で分周できる。
周波数変換器３２４は、制御電圧発振器３２３の発振周波数ＦＬＯと入力周波数ＦＩＮとを合成して出力周波数ＦＯＵＴを出力し、誤差検出器３３１の入力端に出力周波数ＦＯＵＴを印加する。
誤差検出器３３１では、出力周波数ＦＯＵＴを設定された周波数（設定周波数）と比較して誤差を計算し、その計算結果を積分器３３２に印加する。
積分器３３２は、誤差検出器３３１で検出された誤差周波数を時間領域で積分し、その積分結果を演算器３３３に印加する。
演算器３３３は、積分器３３２で積分された誤差周波数の大きさを用いて制御量を計算し、その計算結果を用いて第１分周比と第２分周比とを変更する。
すなわち、このように第１分周比１／ＰＬＬＲまたは第２分周比１／ＰＬＬＮを変更することによって、基準周波数Ｆｒｅｆを変更させて出力周波数ＦＯＵＴの誤差を補正することができる。出力周波数ＦＯＵＴの設定周波数に対する誤差に応じて制御信号を生成し、制御信号に基づいて第１分周器３２１及び第２分周器３２５の各分周比を変更することにより、局所的な発振周波数ＦＬＯを広い範囲で変更することが可能である。その結果、単一のクロック発振部３１０を用いて、発振周波数ＦＬＯを広い周波数帯域で高精度に制御することが可能となる。
図４は、本発明の他の実施の形態による広帯域周波数で発振することができる受信器４００を示したブロック図である。
図４に示されているように、受信器４００は、基準周波数Ｆｒｅｆを発振する素子を含むクロック発振部４１０と、基準周波数Ｆｒｅｆ、入力周波数ＦＩＮ、及び出力周波数ＦＯＵＴを補正するための制御信号を受け取る周波数合成部４２０と、周波数合成部４２０の出力周波数ＦＯＵＴの誤差を検出し、検出された誤差を補正するための制御信号を周波数合成部４２０へ入力するための復調部４３０と、を含む。
クロック発振部４１０は、基準周波数Ｆｒｅｆを発振するための発振素子を含む。周波数合成部４２０は、第１分周器４２１、第２分周器４２５、位相検出器４２２、電圧制御発振器４２３、周波数変換器４２４及び第１通信機４２６を含む。復調部４３０は、誤差検出器４３１、積分器４３２、演算器４３３及び第２通信機４３４を含む。
第１分周器４２１は、基準周波数Ｆｒｅｆが入力される入力端と、制御信号が入力される制御端とを備える。第１分周器４２１は、制御信号により第１分周比１／ＰＬＬＲを制御し、基準周波数Ｆｒｅｆを第１分周比１／ＰＬＬＲで分周する。
第２分周器４２５は、発振周波数ＦＬＯが入力される入力端と、制御信号が入力される制御端とを備える。第２分周器４２５は、制御信号により第２分周比１／ＰＬＬＮを制御し、発振周波数ＦＬＯを第２分周比１／ＰＬＬＮで分周する。
位相検出器４２２は、第１分周器４２１の出力周波数１／ＰＬＬＲ＊Ｆｒｅｆが入力される＋入力端と、第２分周器４２５の出力周波数１／ＰＬＬＮ＊ＦＬＯが入力される−入力端子と、第１分周器４２１の出力周波数１／ＰＬＬＲ＊Ｆｒｅｆと第２分周器４２５の出力周波数１／ＰＬＬＮ＊ＦＬＯとの位相差を出力する出力端とを備えている。位相検出器４２２は、第１分周器４２１の出力周波数１／ＰＬＬＲ＊Ｆｒｅｆと、第２分周器４２５の出力周波数１／ＰＬＬＮ＊ＦＬＯとの位相差を算出し、位相差を出力する。
電圧制御発振器４２３は、位相検出器４２２からの位相差が入力される入力端と、発振周波数ＦＬＯを出力する出力端とを備えている。電圧制御発振器４２３は、位相差の信号が有する電圧に基づいて発振周波数ＦＬＯを生成し、出力する。
周波数変換器４２４は、発振周波数ＦＬＯが入力される第１入力端と、入力周波数ＦＩＮが入力される第２入力端と、出力周波数ＦＯＵＴを出力する出力端とを備えている。周波数変換器４２４は、発振周波数ＦＬＯと入力周波数ＦＩＮとを合成して出力周波数ＦＯＵＴを生成し、出力する。周波数変換器４２４は、出力周波数ＦＯＵＴを受信器４００の外部に出力すると共に、復調部４３０にフィードバックする。
誤差検出器４３１は、出力周波数ＦＯＵＴが入力される入力端と、設定周波数が入力される入力端と、設定周波数に対する出力周波数ＦＯＵＴの誤差を出力する出力端とを備えている。誤差検出器４３１は、出力周波数ＦＯＵＴを設定周波数と比較し、設定周波数に対する出力周波数ＦＯＵＴの誤差を出力する。なお、誤差検出器４３１に設定周波数を予め設定しておき、設定周波数入力用の入力端を省略しても良い。
積分器４３２は、誤差検出器４３１からの誤差が入力される入力端と、誤差の時間的な積分値（誤差積分値）が出力される出力端とを備え、誤差信号を時間的に積分し、誤差積分値を出力する。
演算器４３３は、誤差積分値が入力される入力端と、第１分周器４２１及び第２分周器４２５に制御信号を出力する出力端とを備える。演算器３３３は、誤差積分値に基づいて、第１分周器３２１の第１分周比、及び、第２分周器３２５の第２分周比を制御するための制御信号を生成し、出力する。
第２通信機４３４は、演算器４３３から制御信号を受信し、第１通信機４２６に送信する。第１通信機４２６は、第２通信機４３４から受信した制御信号を第１分周器４２１及び第２分周器４２５の制御端に出力する。
クロック発振部４１０の出力端は、第１分周器４２１の入力端と接続される。第１分周器４２１の出力端は、位相検出器４２２の＋入力端に接続される。位相検出器４２２の出力端は、電圧制御発振器４２３の入力端に接続される。電圧制御発振器４２３の出力端は、周波数変換器４２４の第１入力端と第２分周器４２５の入力端とにそれぞれ接続される。第２分周器４２５の出力端は、位相検出器４２２の−入力端に接続される。周波数変換器４２４の出力端は、誤差検出器４３１の入力端に接続される。
誤差検出器４３１の出力端は、積分器４３２の入力端に接続される。積分器４３２の出力端は、演算器４３３の入力端に接続される。演算器４３３の出力端は、第２通信機４３４の入力端に接続される。第２通信機４３４の出力端は、第１通信機４２６の入力端に接続される。第１通信機４２６の出力端は、第１分周器４２１の制御端と第２分周器４２５の制御端とにそれぞれ接続される。
入力周波数ＦＩＮは、周波数変換器４２４の第２入力端に接続され、出力周波数ＦＯＵＴは、周波数変換器４２４の出力端から出力される。
クロック発振部４１０で基準周波数Ｆｒｅｆを発振し、周波数合成部４２０に供給する。
第１分周器４２１で基準周波数Ｆｒｅｆを第１分周比１／ＰＬＬＲで乗算し、１／ＰＬＬＲ＊Ｆｒｅｆを位相検出器４２２の＋入力端に印加する。ここで、第１分周器４２１を構成する時、Ｆｒａｃｔｉｏｎａｌ―Ｎ―ＰＬＬを用いて第１分周比１／ＰＬＬＲを実数の領域で分周できる。
位相検出器４２２において、＋入力端に印加される第１分周器４２１の出力周波数１／ＰＬＬＲ＊Ｆｒｅｆと、−入力端に印加される第２分周器４２５の出力周波数１／ＰＬＬＮ＊ＦＬＯとの位相差を検出し、その結果の位相差を電圧制御発振器４２３の入力端に印加する。
電圧制御発振器４２３では、位相検出器４２２で検出された位相差に対応して発振周波数ＦＬＯを発振し、第２分周器４２５の入力端と周波数変換器４２４の入力端とにそれぞれ発振周波数ＦＬＯを印加する。ここで、発振周波数ＦＬＯは、第１分周器４２１の出力周波数１／ＰＬＬＲ＊Ｆｒｅｆを第２分周比１／ＰＬＬＮの逆数で乗算した周波数ＦＬＯ＝ＰＬＬＮ ＊Ｆｒｅｆ/ ＰＬＬＲである。
第２分周器４２５は、発振周波数ＦＬＯを第２分周比１／ＰＬＬＮで乗算し、１／ＰＬＬＮ＊ＦＬＯを位相検出器４２２の−入力端に印加する。ここで、第２分周器４２５を構成する時、Ｆｒａｃｔｉｏｎａｌ―Ｎ―ＰＬＬを用いて、第２分周比１／ＰＬＬＮを実数の領域で分周できる。
周波数変換器４２４は、制御電圧発振器４２３の発振周波数ＦＬＯと入力周波数ＦＩＮとを合成して出力周波数ＦＯＵＴを出力し、誤差検出器４３１の入力端に出力周波数ＦＯＵＴを印加する。
第１通信機４２６は、第１分周比１／ＰＬＬＲと第２分周比１／ＰＬＬＮとを変更するための制御信号を第２通信機４３４から受信する。
誤差検出器４３１では、出力周波数ＦＯＵＴを設定周波数と比較して誤差を計算し、その計算結果を積分器４３２に印加する。
積分器４３２は、誤差検出器４３１で検出された誤差周波数を時間領域で積分し、その積分結果を演算器４３３に印加する。
演算器４３３は、積分器４３２で積分された誤差周波数の大きさを用いて第１分周比と第２分周比とを変更するための制御量を計算し、その計算結果を第２通信機４３６を介して第１通信機４２６へ伝送する。
ここで、第１通信機４２６及び第２通信機４３４は、直列通信または並列通信のうち何れかの通信方法を用いる制御信号は、第２通信機４３４で通信方式に適合した信号に変換されて送信され、第１通信機４２６で変換前の信号に復号される。
このような構造によって、第１分周比１／ＰＬＬＲ及び第２分周比１／ＰＬＬＮを変更することによって、基準周波数Ｆｒｅｆを変更させて出力周波数ＦＯＵＴの誤差を補正することができる。
図５は、本発明のまた他の実施の形態による広帯域周波数で発振することができる受信器５００を示したブロック図である。
図５に示されているように、受信器５００は、基準周波数Ｆｒｅｆを発振する素子を含むクロック発振部５１０と、基準周波数Ｆｒｅｆ、入力周波数ＦＩＮ、及び、出力周波数ＦＯＵＴを補正するための制御信号を受け取る周波数合成部５２０と、周波数合成部５２０の出力周波数ＦＯＵＴの誤差を検出し、検出された誤差を補正するための制御信号を周波数合成部５２０へ入力するための復調部５３０と、を含む。
クロック発振部５１０は、基準周波数Ｆｒｅｆを発振するための発振素子を含む。周波数合成部５２０は、第１分周器５２１、第２分周器５２５、位相検出器５２２、電圧制御発振器５２３、周波数変換器５２４、第１通信機５２６及び積分器５２７を含む。復調部５３０は、誤差検出器５３１及び第２通信機５３２を含む。
第１分周器５２１は、基準周波数Ｆｒｅｆが入力される入力端と、制御信号が入力される制御端とを備える。第１分周器５２１は、制御信号により第１分周比１／ＰＬＬＲを制御し、基準周波数Ｆｒｅｆを第１分周比１／ＰＬＬＲで分周する。
第２分周器５２５は、発振周波数ＦＬＯが入力される入力端と、制御信号が入力される制御端とを備える。第２分周器５２５は、制御信号により第２分周比１／ＰＬＬＮを制御し、発振周波数ＦＬＯを第２分周比１／ＰＬＬＮで分周する。
位相検出器５２２は、第１分周器５２１の出力周波数１／ＰＬＬＲ＊Ｆｒｅｆが入力される＋入力端と、第２分周器５２５の出力周波数１／ＰＬＬＮ＊ＦＬＯが入力される−入力端子と、第１分周器５２１の出力周波数１／ＰＬＬＲ＊Ｆｒｅｆと第２分周器５２５の出力周波数１／ＰＬＬＮ＊ＦＬＯとの位相差を出力する出力端とを備えている。位相検出器５２２は、第１分周器５２１の出力周波数１／ＰＬＬＲ＊Ｆｒｅｆと、第２分周器５２５の出力周波数１／ＰＬＬＮ＊ＦＬＯとの位相差を算出し、位相差を出力する。
電圧制御発振器５２３は、位相検出器５２２からの位相差が入力される入力端と、発振周波数ＦＬＯを出力する出力端とを備えている。電圧制御発振器５２３は、位相差の信号が有する電圧に基づいて発振周波数ＦＬＯを生成し、出力する。
周波数変換器５２４は、発振周波数ＦＬＯが入力される第１入力端と、入力周波数ＦＩＮが入力される第２入力端と、出力周波数ＦＯＵＴを出力する出力端とを備えている。周波数変換器５２４は、発振周波数ＦＬＯと入力周波数ＦＩＮとを合成して出力周波数ＦＯＵＴを生成し、出力する。周波数変換器５２４は、出力周波数ＦＯＵＴを受信器５００の外部に出力すると共に、復調部５３０にフィードバックする。
誤差検出器５３１は、出力周波数ＦＯＵＴが入力される入力端と、設定周波数が入力される入力端と、設定周波数に対する出力周波数ＦＯＵＴの誤差を出力する出力端とを備えている。誤差検出器５３１は、出力周波数ＦＯＵＴを設定周波数と比較し、設定周波数に対する出力周波数ＦＯＵＴの誤差を出力する。なお、誤差検出器５３１に設定周波数を予め設定しておき、設定周波数入力用の入力端を省略しても良い。
第２通信機５３２は、誤差検出器５３１から誤差信号を受信し、第１通信機５２６に送信する。
第１通信機５２６は、第２通信機５３２から受信した誤差信号を積分器５２７に出力する。
積分器５２７は、第１通信機５２６からの誤差信号が入力される入力端と、誤差の時間的な積分値（誤差積分値）に基づいた第１分周器５２１の第１分周比、及び、第２分周器５２５の第２分周比を制御するための制御信号を出力する出力端とを備えている。積分器５２７は、第１通信機５２６からの誤差信号を時間的に積分して誤差積分値を算出し、誤差積分値に基づいて第１分周器５２１の第１分周比、及び、第２分周器５２５の第２分周比を制御するための制御信号を生成し、出力する。
クロック発振部５１０の出力端は、第１分周器５２１の入力端と接続される。第１分周器５２１の出力端は位相検出器５２２の＋入力端に接続される。位相検出器５２２の出力端は、電圧制御発振器５２３の入力端に接続される。電圧制御発振器５２３の出力端は、周波数変換器５２４の第１入力端と第２分周器５２５の入力端とにそれぞれ接続される。第２分周器５２５の出力端は、位相検出器５２２の−入力端に接続される。第１通信機５２６の出力端は、積分器５２７の出力端に接続される。積分器５２７の出力端は、第１分周器５２１の制御端と第２分周器５２５の制御端とにそれぞれ接続される。周波数変換器５２４の出力端は、誤差検出器５３１の入力端に接続される。誤差検出器５３１の出力端は、第２通信機５３２の入力端に接続される。第２通信機５３２の出力端は、第１通信機５２６の入力端に接続される。
入力周波数ＦＩＮは、周波数変換器５２４の第２入力端に接続され、出力周波数ＦＯＵＴは、周波数変換器５２４の出力端から出力される。
クロック発振部５１０で基準周波数Ｆｒｅｆを発振し、周波数合成部５２０に供給する。
第１分周器５２１で基準周波数Ｆｒｅｆを第１分周比１／ＰＬＬＲで乗算し、１／ＰＬＬＲ＊Ｆｒｅｆを位相検出器５２２の＋入力端に印加する。ここで、第１分周器５２１を構成する時、Ｆｒａｃｔｉｏｎａｌ―Ｎ―ＰＬＬを用いて第１分周比１／ＰＬＬＲを実数の領域で分周できる。
位相検出器５２２において、＋入力端に印加される第１分周器５２１の出力周波数１／ＰＬＬＲ＊Ｆｒｅｆと、−入力端に印加される第２分周器５２５の出力周波数１／ＰＬＬＮ＊ＦＬＯとの位相差を検出し、その結果の位相差を電圧制御発振器５２３の入力端に印加する。
電圧制御発振器５２３では、位相検出器５２２で検出された位相差に対応して発振周波数ＦＬＯを発振し、第２分周器５２５の入力端と周波数変換器５２４の入力端とにそれぞれ発振周波数ＦＬＯを印加する。
ここで、発振周波数ＦＬＯは、第１分周器５２１の出力周波数１／ＰＬＬＲ＊Ｆｒｅｆを第２分周比１／ＰＬＬＮの逆数で乗算した周波数ＦＬＯ＝ＰＬＬＮ＊Ｆｒｅｆ/ ＰＬＬＲである。
第２分周器５２５は、発振周波数ＦＬＯを第２分周比１／ＰＬＬＮで乗算し、１／ＰＬＬＮ＊ＦＬＯ、位相検出器５２２の−入力端に印加する。ここで、第２分周器５２５を構成する時、Ｆｒａｃｔｉｏｎａｌ―Ｎ―ＰＬＬを用いて第２分周比１／ＰＬＬＮを実数の領域で分周できる。
周波数変換器５２４は、制御電圧発振器５２３の発振周波数ＦＬＯと入力周波数ＦＩＮとを合成して出力周数ＦＯＵＴを出力し、誤差検出器５３１の入力端に出力周波数ＦＯＵＴを印加する。
第１通信機５２６は、第１分周比１／ＰＬＬＲと第２分周比１／ＰＬＬＮとを変更するための誤差検出器５３１の計算結果を第２通信機５３２から受信する。
積分器５２７は、第１通信機５２６を用いて受信された誤差検出器５３１の計算結果を時間領域で積分し、その積分結果を用いて、第１分周比と第２分周比とを変更するための制御量を計算し、制御量を用いて第１分周比１／ＰＬＬＲと第２分周比１／ＰＬＬＮとを変更する。
誤差検出器５３１では、出力周波数ＦＯＵＴを設定周波数と比較して誤差を計算し、その計算結果を第２通信機５３２に印加する。
第２通信機５３２では、誤差検出器５３１の計算結果を第１通信機５２６へ伝送する。ここで、第１通信機５２６及び第２通信機５３２は、直列通信または並列通信のうち何れかの通信方法を用いることになる。制御信号は、第２通信機５３２で通信方式に適合した信号に変換されて送信され、第１通信機５２６で変換前の信号に復号される。
このような構造によって、第１分周比１／ＰＬＬＲ及び第２分周比１／ＰＬＬＮを変更することによって、基準周波数Ｆｒｅｆを変更して出力周波数ＦＯＵＴの誤差を補正することができる。
図６は、本発明のまた他の実施の形態による広帯域周波数で発振することができる受信器を示したブロック図である。
図６に示されているように、受信器６００は、基準周波数Ｆｒｅｆを発振する素子を含むクロック発振部６１０と、基準周波数Ｆｒｅｆ、入力周波数ＦＩＮ、及び出力周波数ＦＯＵＴを補正するための制御信号を受け取る周波数合成部６２０と、周波数合成部６２０の出力周波数ＦＯＵＴの誤差を検出し、検出された誤差を補正するための制御信号を周波数合成部６２０へ入力するための復調部６３０と、を含む。
クロック発振部６１０は、基準周波数Ｆｒｅｆを発振するための発振素子を含む。周波数合成部６２０は、第１分周器６２１、第２分周器６２５、位相検出器６２２、電圧制御発振器６２３、周波数変換器６２４及び制御器６２６を含む。復調部６３０は、誤差検出器６３１及び積分器６３２を含む。
第１分周器６２１は、基準周波数Ｆｒｅｆが入力される入力端と、制御信号が入力される制御端とを備え、制御信号により第１分周比１／ＰＬＬＲを制御し、基準周波数Ｆｒｅｆを第１分周比１／ＰＬＬＲで分周する。
第２分周器６２５は、発振周波数ＦＬＯが入力される入力端と、制御信号が入力される制御端とを備え、制御信号により第２分周比１／ＰＬＬＮを制御し、発振周波数ＦＬＯを第２分周比１／ＰＬＬＮで分周する。
位相検出器６２２は、第１分周器６２１の出力周波数１／ＰＬＬＲ＊Ｆｒｅｆが入力される＋入力端と、第２分周器６２５の出力周波数１／ＰＬＬＮ＊ＦＬＯが入力される−入力端子と、第１分周器６２１の出力周波数１／ＰＬＬＲ＊Ｆｒｅｆと第２分周器６２５の出力周波数１／ＰＬＬＮ＊ＦＬＯとの位相差（位相差信号）を出力する出力端とを備えている。位相検出器６２２は、第１分周器６２１の出力周波数１／ＰＬＬＲ＊Ｆｒｅｆと、第２分周器６２５の出力周波数１／ＰＬＬＮ＊ＦＬＯとの位相差を算出し、位相差信号を出力する。
電圧制御発振器６２３は、位相検出器６２２からの位相差信号が入力される入力端と、発振周波数ＦＬＯを出力する出力端とを備えている。電圧制御発振器６２３は、位相差信号の電圧に基づいて発振周波数ＦＬＯを生成し、出力する。
周波数変換器６２４は、発振周波数ＦＬＯが入力される第１入力端と、入力周波数ＦＩＮが入力される第２入力端と、出力周波数ＦＯＵＴを出力する出力端とを備えている。周波数変換器６２４は、発振周波数ＦＬＯと、入力周波数ＦＩＮとに基づいて出力周波数ＦＯＵＴを生成し、出力する。周波数変換器６２４は、出力周波数ＦＯＵＴを受信器６００の外部に出力すると共に、復調部６３０にフィードバックする。
誤差検出器６３１は、出力周波数ＦＯＵＴが入力される入力端と、設定周波数が入力される入力端と、設定周波数に対する出力周波数ＦＯＵＴの誤差を出力する出力端とを備えている。誤差検出器６３１は、出力周波数ＦＯＵＴを設定周波数と比較し、誤差を出力する。なお、誤差検出器６３１に設定周波数を予め設定しておき、設定周波数入力用の入力端を省略しても良い。
積分器６３２は、誤差検出器６３１からの誤差が入力される入力端と、誤差の時間的な積分値（誤差積分値）が出力される出力端とを備え、誤差信号を時間的に積分し、誤差積分値を出力する。
制御器６２６は、誤差積分値が入力される入力端と、第１分周器６２１及び第２分周器６２５に制御信号を出力する出力端とを備える。制御器６２６は、誤差積分値に基づいて、第１分周器６２１の第１分周比、及び、第２分周器６２５の第２分周比を制御するための制御信号を生成し、出力する。
クロック発振部６１０の出力端は、第１分周器６２１の入力端と接続される。第１分周器６２１の出力端は、位相検出器６２２の＋入力端に接続される。位相検出器６２２の出力端は、電圧制御発振器６２３の入力端に接続される。電圧制御発振器６２３の出力端は、周波数変換器６２４の第１入力端と第２分周器６２５の入力端とにそれぞれ接続される。第２分周器６２５の出力端は、位相検出器６２２の−入力端に接続される。周波数変換器６２４の出力端は、誤差検出器６３１の入力端に接続される。制御器６２６の出力端は、第１分周器６２１の制御端と第２分周器６２５の制御端とにそれぞれ接続される。誤差検出器６３１の出力端は、積分器６３２の入力端に接続される。積分器６３２の出力端は、制御器６２６の入力端に接続される。
入力周波数ＦＩＮは、周波数変換器６２４の第２入力端に接続され、出力周波数ＦＯＵＴは、周波数変換器６２４の出力端から出力される。
クロック発振部６１０で基準周波数Ｆｒｅｆを発振し、周波数合成部６２０に供給する。
第１分周器６２１で基準周波数Ｆｒｅｆを第１分周比１／ＰＬＬＲで乗算し、１／ＰＬＬＲ＊Ｆｒｅｆを位相検出器６２２の＋入力端に印加する。ここで、第１分周器６２１を構成する時、Ｆｒａｃｔｉｏｎａｌ―Ｎ―ＰＬＬを用いて第１分周比１／ＰＬＬＲを実数の領域で分周できる。
位相検出器６２２において、＋入力端に印加される第１分周器６２１の出力周波数１／ＰＬＬＲ＊Ｆｒｅｆと、−入力端に印加される第２分周器６２５の出力周波数１／ＰＬＬＮ＊ＦＬＯとの位相差を検出し、その結果の位相差を電圧制御発振器６２３の入力端に印加する。
電圧制御発振器６２３では、位相検出器６２２で検出された位相差に対応して発振周波数ＦＬＯを発振し、第２分周器６２５の入力端と周波数変換器６２４の入力端とにそれぞれ発振周波数ＦＬＯを印加する。
ここで、発振周波数ＦＬＯは、第１分周器６２１の出力周波数１／ＰＬＬＲ＊Ｆｒｅｆを第２分周比１／ＰＬＬＮの逆数で乗算した周波数ＦＬＯ＝ＰＬＬＮ＊Ｆｒｅｆ/ ＰＬＬＲである。
第２分周器６２５は、発振周波数ＦＬＯを第２分周比１／ＰＬＬＮで乗算し、１／ＰＬＬＮ＊ＦＬＯを位相検出器６２２の−入力端に印加する。ここで、第２分周器６２５を構成する 時、Ｆｒａｃｔｉｏｎａｌ―Ｎ―ＰＬＬを用いて第２分周比１／ＰＬＬＮを実数の領域で分周できる。
周波数変換器６２４は、電圧制御発振器６２３の発振周波数ＦＬＯと入力周波数ＦＩＮとを合成して出力周波数ＦＯＵＴを出力し、誤差検出器６３１の入力端に出力周波数ＦＯＵＴを印加する。
制御器６２６は、積分器６３２で積分結果によって、第１分周比１／ＰＬＬＲ及び第２分周比１／ＰＬＬＮを変更する。
誤差検出器６３１では、出力周波数ＦＯＵＴを設定周波数と比較して誤差を計算し、その計算結果を積分器６３２に印加する。
積分器６３２は、誤差検出器６３１の計算結果を時間領域で積分し、その積分結果を制御器６２６へ伝送する。
このような構造によって、第１分周比１／ＰＬＬＲまたは第２分周比１／ＰＬＬＮを変更することによって、基準周波数Ｆｒｅｆを変更させ、出力周波数ＦＯＵＴの誤差を補正することができる。
上述の図３ないし図６に示されているように、従来の技術において、複数のＶＣＴＣＸＯを用いてＣＤＭＡシステムとＤＭＢシステムを動作させる場合とは異なり、一つのクロック発振部を用いて第１分周比または第２分周比を変更することで、ＣＤＭＡシステムとＤＭＢシステムで要する周波数を発振することができるようになる。
図７は、上述の図６の制御器を説明するために示されたブロック図である。
図７に示されているように、制御器は、上限の臨界値比較器７２０、下限の臨界値比較器７３０及びアップダウンカウンタ７１０を含む。
ＡＦＣ制御値ＡＦＣｃｏｎｔｒｏｌ（積分器からの入力）は、上限の臨界値比較器７２０の＋端子と、下限の臨界値比較器７３０の−端子とにそれぞれ印加され、上限の臨界値Ｍａｘまたは下限の臨界値ＭｉｎをＡＦＣ制御値ＡＦＣｃｏｎｔｒｏｌとを比較する。上限の臨界値比較器７２０の−端子には、上限の臨界値としての最大スレッシュホールド値Ｍａｘが印加され、下限の臨界値比較器７３０の＋端子には、下限の臨界値としての最小スレッシュホールド値Ｍｉｎが印加される。
上限の臨界値比較器７２０の＋端子に印加されるＡＦＣ制御値ＡＦＣｃｏｎｔｒｏｌが上限の臨界値Ｍａｘより大きい場合には、上限の臨界値比較器７２０のアップカウントパルス信号ＵＰが発生するようになる。下限の臨界値比較器７３０の−端子に印加されるＡＦＣ制御値ＡＦＣｃｏｎｔｒｏｌが下限の臨界値Ｍｉｎより小さい場合には、下限の臨界値比較器７３０のダウンカウンタパルス信号ＤＮが発生するようになる。
上限の臨界値比較器７２０の出力端子は、アップダウンカウンタ７１０のアップ端子（ＵＰ端子）に接続され、下限の臨界値比較器７３０の出力端子は、アップダウンカウンタ７１０のダウン端子（ＤＮ端子）に接続される。
結局、上限の臨界値比較器７２０のアップカウントパルス信号ＵＰが発生すると、アップダウンカウンタ７１０のアップ端子（ＵＰ端子）に印加され、アップダウンカウンタ７１０で出力信号が上方修正され、下限の臨界値比較器７３０のダウンカウンタパルス信号ＤＮが発生すると、アップダウンカウンタ７１０のダウン端子（ＤＮ端子）に印加され、アップダウンカウンタ７１０で出力信号が下方修正される。
アップダウンカウンタ７１０の出力端において、規定の第１または第２分周比（ＰＬＬＮ、ＰＬＬＲ）の値を増加または減少させて、第１または第２分周比（ＰＬＬＮ´、ＰＬＬＲ´）に変更する。制御器６２６は、第１分周比ＰＬＬＮ´、第２分周比ＰＬＬＲ´を出力する。
ここで、復調器には電圧を反対の極性で印加することができる。よって、極性を反対に印加する場合には、上限の臨界値及び下限の臨界値が反対の極性で動作することは当業者であれば認知することができる。
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
従来のＶＣＴＣＸＯを含む自動周波数制御ループを説明するために示したブロック図である。 本発明による広帯域周波数で発振することができる受信器を示したブロック図である。 本発明の一実施の形態による広帯域周波数で発振することができる受信器を示したブロック図である。 本発明の他の実施の形態による広帯域周波数で発振することができる受信器を示したブロック図である。 本発明のまた他の実施の形態による広帯域周波数で発振することができる受信器を示したブロック図である。 本発明のまた他の実施の形態による広帯域周波数で発振することができる受信器を示したブロック図である。 図６の制御器を説明するために示したブロック図である。

Claims (15)

  1. 基準周波数を発生させるクロック発振部と、
    前記基準周波数を第１分周比で分周する第１分周器、発振周波数を第２分周比で分周する第２分周器、前記第１分周器によって分周された第１分周周波数と前記第２分周器によって分周された第２分周周波数との間の位相差を検出する位相検出器（Phase Detector）、前記位相差に対応して前記発振周波数を発生させる電圧制御発振器（VoltageControlled Oscillator）と、入力周波数と前記発振周波数とに基づいて出力周波数を出力する周波数変換器を含む周波数合成部と、
    前記出力周波数を設定周波数と比較して誤差を検出する誤差検出器、前記誤差を積分する積分器と、前記積分器の積分値に対応する制御信号を計算する演算器を含む復調部と、を含み、
    前記制御信号に応じて、前記第１分周比または前記第２分周比を変更して前記誤差を補正することを特徴とする自動周波数制御ループ回路。
  2. 前記第１分周器または第２分周器が、Ｆｒａｃｔｉｏｎａｌ―Ｎ―ＰＬＬであり、前記第１分周比または第２分周比が、実数であることを特徴とする請求項１に記載の自動周波数制御ループ回路。
  3. 前記発振周波数が、前記第１分周周波数を前記第２分周比の逆数で乗算した周波数であることを特徴とする請求項１に記載の自動周波数制御ループ回路。
  4. 基準周波数を発生させるクロック発振部と、
    前記基準周波数を第１分周比で分周する第１分周器、発振周波数を第２分周比で分周する第２分周器、前記第１分周器によって分周された第１分周周波数と前記第２分周器によって分周された第２分周周波数との間の位相差を検出するための位相検出器、前記位相差に対応して前記発振周波数を発生させる電圧制御発振器、入力周波数と前記発振周波数とに基づいて出力周波数を出力する周波数変換器と、制御信号を受信する第１通信機を含む周波数合成部と、
    前記周波数変換器の出力周波数を設定周波数と比較して誤差を検出する誤差検出器、前記誤差を積分する積分器、前記積分器の積分値に対応する前記制御信号を計算する演算器と、前記制御信号を前記第１通信機へ伝送する第２通信機を含む復調部と、を含み、
    前記制御信号に応じて、前記第１分周比または前記第２分周比を変更して前記誤差を補正することを特徴とする自動周波数制御ループ回路。
  5. 前記第１分周器または第２分周器が、Ｆｒａｃｔｉｏｎａｌ―Ｎ―ＰＬＬであり、前記第１分周比または第２分周比が、実数であることを特徴とする請求項４に記載の自動周波数制御ループ回路。
  6. 前記発振周波数が、前記第１分周周波数を前記第２分周比の逆数で乗算した周波数であることを特徴とする請求項４に記載の自動周波数制御ループ回路。
  7. 前記第１通信機及び第２通信機が、シリアル伝送方式またはパラレル伝送方式のうち何れかの伝送方式を用いることを特徴とする請求項４に記載の自動周波数制御ループ回路。
  8. 基準周波数を発生させるクロック発振部と、
    前記基準周波数を第１分周比で分周する第１分周器、発振周波数を第２分周比で分周する第２分周器、前記第１分周器によって分周された第１分周周波数と第２分周器によって分周された第２分周周波数との間の位相差を検出するための位相検出器、前記位相差に対応して前記発振周波数を発生させる電圧制御発振器、入力周波数と前記発振周波数とに基づいて出力周波数を出力する周波数変換器、誤差信号を受信する第１通信機と、前記誤差信号を積分する積分器を含む周波数合成部と、
    前記出力周波数を設定周波数と比較して前記誤差を検出して前記誤差信号を出力する誤差検出器と、前記誤差信号を前記第１通信部へ伝送する第２通信部を含む復調部と、を含み、
    前記積分器によって積分された誤差に対応して前記第１分周比または前記第２分周比を変更して前記誤差を補正することを特徴とする自動周波数制御ループ回路。
  9. 前記第１分周器または第２分周器が、Ｆｒａｃｔｉｏｎａｌ―Ｎ―ＰＬＬであり、前記第１分周比または第２分周比が、実数であることを特徴とする請求項８に記載の自動周波数制御ループ回路。
  10. 前記発振周波数が、前記第１分周周波数を前記第２分周比の逆数で乗算した周波数であることを特徴とする請求項８に記載の自動周波数制御ループ回路。
  11. 前記第１通信機及び第２通信機が、シリアル伝送方式またはパラレル伝送方式のうち何れかの伝送方式を用いることを特徴とする請求項８に記載の自動周波数制御ループ回路。
  12. 基準周波数を発生させるクロック発振部と、
    前記基準周波数を第１分周比で分周する第１分周器、発振周波数を第２分周比で分周する第２分周器、前記第１分周器によって分周された第１分周周波数と前記第２分周器によって分周された第２分周周波数との間の位相差を検出するための位相検出器、前記位相差に対応して前記発振周波数を発生させる電圧制御発振器、入力周波数と前記発振周波数とに基づいて出力周波数を出力する周波数変換器と、前記第１分周比と第２分周比とを変更するための制御器を含む周波数合成部と、
    前記出力周波数を設定周波数と比較して誤差を検出する誤差検出器と、前記誤差を積分する積分器とを含む復調部と、を含み、
    前記制御器が前記積分器の積分値に対応して前記第１分周比または前記第２分周比を変更して前記誤差を補正することを特徴とする自動周波数制御ループ回路。
  13. 前記第１分周器または第２分周器が、Ｆｒａｃｔｉｏｎａｌ―Ｎ―ＰＬＬであり、前記第１分周比または第２分周比が、実数であることを特徴とする請求項１２に記載の自動周波数制御ループ回路。
  14. 前記発振周波数が、前記第１分周周波数を前記第２分周比の逆数で乗算した周波数であることを特徴とする請求項１２に記載の自動周波数制御ループ回路。
  15. 前記制御器が、
    前記積分器の積分値と上限の臨界値とを比較する上限の臨界値の比較器と、
    前記積分器の積分値と下限の臨界値とを比較する下限の臨界値の比較器と、
    前記上限の臨界値の比較器の出力値によって増加し、前記下限の臨界値の比較器の出力値によって減少するカウント値を有するアップダウンカウンタとを含み、
    該アップダウンカウンタによって、前記第１分周比または第２分周比が加減されることを特徴とする請求項１２に記載の自動周波数制御ループ回路。
JP2006195172A 2005-07-26 2006-07-18 自動周波数制御ループ回路 Pending JP2007037123A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050067817A KR100717134B1 (ko) 2005-07-26 2005-07-26 자동 주파수 제어 루프 회로

Publications (1)

Publication Number Publication Date
JP2007037123A true JP2007037123A (ja) 2007-02-08

Family

ID=37074565

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006195172A Pending JP2007037123A (ja) 2005-07-26 2006-07-18 自動周波数制御ループ回路

Country Status (5)

Country Link
US (1) US7555073B2 (ja)
EP (1) EP1748559A1 (ja)
JP (1) JP2007037123A (ja)
KR (1) KR100717134B1 (ja)
CN (1) CN1905372A (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7869499B2 (en) * 2007-07-27 2011-01-11 Fsp Technology Inc. Variable-frequency circuit with a compensation mechanism
KR101316890B1 (ko) 2007-11-08 2013-10-11 삼성전자주식회사 주파수 합성기의 주파수 보정장치 및 그 방법
CN101447800B (zh) * 2007-11-27 2013-01-09 展讯通信（上海）有限公司 提高手机输出频率精度的方法和装置及其手机
JP2010034618A (ja) * 2008-07-24 2010-02-12 Sony Corp Ｐｌｌ回路、無線端末装置およびｐｌｌ回路の制御方法
KR101040531B1 (ko) * 2009-02-10 2011-06-16 주식회사 케이티 변파 중계기의 주파수 편차 추정 방법 및 그 장치
KR101360502B1 (ko) 2010-09-07 2014-02-07 한국전자통신연구원 자동 주파수 제어 회로를 포함하는 위상 고정 루프 회로 및 그것의 동작 방법
CN104242930B (zh) * 2014-09-09 2018-03-27 长沙景嘉微电子股份有限公司 一种应用于无线收发系统的频率综合器
US9628211B1 (en) 2015-06-19 2017-04-18 Amazon Technologies, Inc. Clock generation with non-integer clock dividing ratio
US11237249B2 (en) 2018-01-22 2022-02-01 Mediatek Inc. Apparatus and method for applying frequency calibration to local oscillator signal derived from reference clock output of active oscillator that has no electromechanical resonator
CN113541683B (zh) * 2021-06-08 2022-11-25 西安电子科技大学 一种基于可编程三分频器的锁相环自动频率校准器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63276314A (ja) * 1987-05-07 1988-11-14 Alps Electric Co Ltd シンセサイザチユ−ナ
JPH07143199A (ja) * 1993-11-19 1995-06-02 Hitachi Ltd ディジタル信号復調装置
JP2002050963A (ja) * 2000-06-28 2002-02-15 Stmicroelectronics Nv デジタル情報送受信装置の電気消費量を減少させるプロセスおよび装置
JP2005197977A (ja) * 2004-01-06 2005-07-21 Fuji Xerox Co Ltd 画像処理装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE384956B (sv) 1975-06-17 1976-05-24 Ericsson Telefon Ab L M Anordning for frekvensreglering av en oscillatorkrets
US4542533A (en) * 1984-04-27 1985-09-17 General Electric Company Tuning system with automatic frequency control
JPS6178225A (ja) 1984-09-25 1986-04-21 Matsushita Electric Ind Co Ltd 自動周波数制御装置
GB2228840B (en) * 1989-03-04 1993-02-10 Racal Dana Instr Ltd Frequency synthesisers
JPH03224322A (ja) * 1990-01-29 1991-10-03 Toshiba Corp 選局回路
US5289506A (en) 1990-02-05 1994-02-22 Sharp Kabushiki Kaisha Automatic frequency control circuit
JPH1117750A (ja) 1997-06-20 1999-01-22 Matsushita Electric Ind Co Ltd 自動周波数制御装置
US6278725B1 (en) 1998-12-18 2001-08-21 Philips Electronics North America Corporation Automatic frequency control loop multipath combiner for a rake receiver
KR20000061197A (ko) * 1999-03-24 2000-10-16 윤종용 복수의 위상동기루프를 이용한 클록 주파수 제어장치 및 방법
DE10108110A1 (de) * 2001-02-21 2002-08-29 Philips Corp Intellectual Pty Empfänger und Verfahren zum anfänglichen Synchronisieren eines Empfängers auf die Trägerfrequenz eines gewünschten Kanals
US7065172B2 (en) * 2002-07-15 2006-06-20 Texas Instruments Incorporated Precision jitter-free frequency synthesis
KR100468057B1 (ko) * 2002-10-22 2005-01-24 (주)래디오빌 주파수 호핑 장치 및 그에 의한 신호처리 방법
GB2409383B (en) * 2003-12-17 2006-06-21 Wolfson Ltd Clock synchroniser

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63276314A (ja) * 1987-05-07 1988-11-14 Alps Electric Co Ltd シンセサイザチユ−ナ
JPH07143199A (ja) * 1993-11-19 1995-06-02 Hitachi Ltd ディジタル信号復調装置
JP2002050963A (ja) * 2000-06-28 2002-02-15 Stmicroelectronics Nv デジタル情報送受信装置の電気消費量を減少させるプロセスおよび装置
JP2005197977A (ja) * 2004-01-06 2005-07-21 Fuji Xerox Co Ltd 画像処理装置

Also Published As

Publication number Publication date
US20070025491A1 (en) 2007-02-01
US7555073B2 (en) 2009-06-30
EP1748559A1 (en) 2007-01-31
KR20070013483A (ko) 2007-01-31
CN1905372A (zh) 2007-01-31
KR100717134B1 (ko) 2007-05-10

Similar Documents

Publication Publication Date Title
JP2007037123A (ja) 自動周波数制御ループ回路
US7586378B2 (en) Method and system for using a frequency locked loop logen in oscillator systems
JP4607868B2 (ja) 多重チャネル受信器における自動周波数制御処理
EP1039640B1 (en) PLL circuit
US10236898B2 (en) Digital synthesizer, communication unit and method therefor
JP2007526700A (ja) 分数周波数シンセサイザ
US7295824B2 (en) Frequency multiplier pre-stage for fractional-N phase-locked loops
JP2006500857A (ja) 電圧制御発振器プリセット回路
US7248658B2 (en) Method and circuit for deriving a second clock signal from a first clock signal
JP2001285059A (ja) リング発振器出力波形間の位相オフセットを補正するための自己補正回路および方法
JPH11289270A (ja) 受信機
US20020090917A1 (en) Frequency synthesizer and method of generating frequency-divided signal
US7126430B2 (en) PLL circuit
JP2008147788A (ja) 位相同期回路、同期検波回路および放送受信装置
US6628345B1 (en) Automatic frequency tuning circuit
KR100206462B1 (ko) 주파수도약방식의 통신시스템을 위한 위상동기루프
US8686797B2 (en) Phase locked loop circuit and communication device
JP2006319927A (ja) Ａｆｃ回路
JPH09261019A (ja) 同期回路
JPH05227241A (ja) チャネル周波数の粗同調方法
JP2752850B2 (ja) 受信機
JPH1093431A (ja) Ｐｌｌ回路
JPH08223035A (ja) Ｐｌｌ周波数シンセサイザ
JP3248453B2 (ja) 発振装置
JPH055207B2 (ja)

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090407

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090707

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100518