JP2007035981A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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Abstract

【課題】製造工程を複雑化することなく印刷法を適用した高精度な微細パターンの形成が可能で、これにより素子構成の高集積化を図ることが可能な塗布系の半導体装置の製造方法を提供することを目的としている。
【解決手段】凹凸形状を有するスタンパ３を押し圧するエンボス加工によって基板１の表面に凹状パターン１ａを形成する。次に凹状パターン１ａの両側にソース／ドレイン電極５をパターン形成する。また、凹状パターン１ａ内に、半導体材料からなる塗布系材料を印刷供給し、これを固化させることにより活性層７ａを形成する。
【選択図】図１

Description

本発明は、半導体装置の製造方法および半導体装置に関し、特には印刷法を適用したパターン形成が成される半導体装置の製造方法、およびこれによって得られる半導体装置に関する。
近年、活性層として有機半導体を利用した半導体装置が注目されている。有機半導体を用いた半導体装置は、有機半導体からなる活性層を低温で塗布成膜することが可能であるため、低コスト化に有利であると共に、プラスチック等の耐熱性のないフレキシブルな基板上への形成も可能である。また、活性層だけではなく、ゲート絶縁膜、ソース／ドレイン電極、さらにはゲート電極も、塗布系材料を用いることにより、印刷法によるパターン形成が可能となるため、さらなる低コスト化が図られる。
ここで、塗布系材料を用いたパターン形成方法（印刷法）としては、インクジェット法が検討されている。インクジェット法は、粘度が数ＣＰ程度の材料であれば、様々な材料の印刷が可能であるが、その着弾精度，塗出量制御の困難のために現在のところ２０μｍ程度が印刷精度の実力値である。このため、さらに精度を上げることを目的として、印刷する領域の周辺にポリイミド膜等の土手構造（バンク）を形成する方法が提案されている。
一方、以上のようなインクジェット法の他にも、スクリーンプリント法のような型を用いた印刷法による微細パターンの形成も検討されている。型を用いた印刷法の中には、凹凸の型を未硬化の塗布膜に押し込むことで微細な構造を成形により作製するナノインプリント法がある（下記非特許文献１参照）。また、上記凹凸の型としてエラストマー型を用いる方法も提案されている（下記特許文献１参照）。さらに、リソグラフィーによって作製した微細なパターンをゴム状プラスチックスに写し取った型を用いるマイクロコンタクトプリント法も提案されている（下記比特許文献２参照）。
Michael D. Austin and Stephen Y. Chou,「Appl. Phys. Lett.」２００２年、８１巻、ｐ４４３１ 特表２００３−５０９２２８号公報 A. Kumar, G.M. Whiteside et al. 「Langmuir」、１９９４年、第１０巻、ｐ１４９８
しかしながら、上述した印刷法を半導体装置の製造工程に適用するには、それぞれ以下のような問題があった。
すなわち、インクジェットにより微細パターンを形成するためには、上述したように印刷する領域の周辺にバンクを形成することが必須となる。このため、バンクを形成する材料（例えば，ポリイミド膜）の塗布工程、さらにはフォトリソグラフィーによる塗布膜のパターニング工程等、多くの工程が付加されて製造工程が複雑化すると言う問題があった。
また、スクリーンプリントの場合、印刷膜厚を１μｍ以下にすることは困難である。このため、例えばスクリーンプリントによって有機半導体からなる活性層をパターン形成した場合、１μｍ以上もの大きさの表面段差が発生する。したがって、この上部に多層配線を形成した場合、段差の側壁で層間絶縁膜の段切れが生じ易く、上下の配線同士がショートしてしまう危険性がある。
一方において、ナノインプリント法、およびマイクロコンタクトプリント法は、１μｍ以下の微細パターンの加工も可能である。しかしながら、これらの方法では、印刷できる材料と型、さらには材料と微細パターンを印刷形成する側の基板との相性（密着性）で制約があり、任意の材料でのパターン形成にこれらの方法を適用できる訳ではない。
そこで本発明は、製造工程を複雑化することなく印刷法を適用した高精度な微細パターンの形成が可能で、これにより素子構成の高集積化を図ることが可能な塗布系の半導体装置の製造方法を提供すること、およびこのような製造方法によって得られる半導体装置を提供することを目的としている。
このような目的を達成するための本発明の半導体装置の製造方法は、次の第１工程〜第３工程を行うことを特徴としている。先ず、第１工程では、凹凸形状を有するスタンパを押し圧するエンボス加工によって、基板の表面に凹状パターンを形成する。次の第２工程では、凹状パターン内に、半導体材料または導電性材料からなる塗布系材料を印刷供給する。その後第３工程では、印刷供給された塗布系材料を硬化させる。また本発明は、このような製造方法によって得られる半導体装置でもある。
このような製造方法によれば、第１工程では、エンボス加工によって凹状パターンを形成しているため、スタンパを用意することにより１工程のみで凹状パターンが形成されることになる。つまり、基板上にバンクを設ける場合と比較して、より少ない工程数で凹状パターンが形成される。そして、第２工程では、この凹状パターン内に塗布系材料を印刷供給することにより、基板上における塗布系材料の広がりが制限される。したがって、凹状パターンの形成位置に、位置精度および形状精度良好に塗布系材料を印刷供給し、これを硬化させることにより半導体材料または導電性材料からなる層が形成される。
以上説明したように本発明によれば、より少ない工程数で位置精度および形状精度良好に塗布系材料を印刷供給することが可能であるため、製造工程を複雑化することなく印刷法を適用した高精度な微細パターンの形成が可能となる。またこの結果、素子構成の高集積化を図ることが可能な塗布系の半導体装置を、工程を複雑させることなく得ることができる。
以下、本発明を適用した各実施の形態を、図面に基づいて詳細に説明する。尚、以下においては、本発明の半導体装置の製造方法を、薄膜トランジスタの作製に適用した各実施形態を説明する。
＜第１実施形態＞
図１は、第１実施形態の製造方法を説明するための断面工程図である。また、図２はここで作製する薄膜トランジスタの平面図である。以下、図１の断面工程図に基づき、図２を参照しつつ、本発明をトップゲート型の薄膜トランジスタの作製に適用した第１実施形態を説明する。
先ず図１（１）に示すように、基板１に対して、表面が凹没形状に成形されたスタンパ３を押し圧することにより、基板１の表面にエンボス加工による凹状パターン１ａを形成する。この凹状パターン１ａは、ここで作製する薄膜トランジスタにおける活性層の形状であり、矩形形状であることとする。
ここで、基板１は、ポリエチレンテレフタレート（ＰＥＴ）、ポリエーテルスルフォン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）等のプラスチック基板等からなるか、またはプラスチック基板やガラス基板上にエンボス加工が容易な樹脂材料からなるバッファ層を設けた基板であっても良い。基板１の表面がバッファ層で構成されている場合、このバッファ層に対してエンボス加工を行うことにより、凹状パターン１ａを形成する。
一方、スタンパ３は、一主面側に凹状パターン１ａに対応する凸形状が形成されたものであり、基板１または表面層を構成するバッファ層よりも、軟化温度またはガラス転移温度の高い材料で構成されていることとする。
そして、基板１のエンボス加工による凹状パターン１ａの形成においては、基板１の表面にスタンパ３を押し圧した状態で、基板１の温度を、当該基板１の表面層の軟化温度またはガラス転移温度以上に上昇させる。これにより、基板１の表面層にスタンパ３の凸部分をめり込ませる。この状態で、基板１を冷却して硬化させた後、スタンパ３を基板１側から脱離させる。
次に、図１（２）に示すように、凹状パターン１ａの両端縁に重なる状態で、ソース／ドレイン電極５をパターン形成する。ここでは、インクジェット法、マイクロコンタクト法、またはスクリーン印刷法等の印刷法や、フォトリソグラィー法などにより、ソース／ドレイン電極５をパターン形成する。
ここで、工程の簡略化を図るには、印刷法によってソース／ドレイン電極５を形成することが好ましい。この場合、例えば導電性材料を含有するペースト状または液状の塗布系材料を用いた印刷法により、塗布系材料をパターン印刷した後、これを固化させることにより、ソース／ドレイン電極５を形成する。
一方、より微細なソース／ドレイン電極５を高精度に形成するためには、リソグラフィー法を適用したパターン形成を行うことが好ましい。この場合、成膜した電極材料層をリソグラフィー法によって形成したレジストパターンをマスクに用いてパターンエッチングするか、またはリソグラフィー法によって形成したレジストパターンを覆う状態で電極材料層を形成した後、レジストパターンを除去することにより上部の電極材料層部分をリフトオフ除去する。尚、この場合であっても、工程の簡略化を図るには、電極材料層の成膜を塗布によって行うことが好ましい。
その後、図１（３）に示すように、凹状パターン１ａ内に、塗布ノズルの先端から有機半導体材料を含有する塗布系材料７を印刷供給する。ここでは、例えばインクジェット法やディスペンス法などにより、凹状パターン１ａ内に塗布ノズルの先端から塗布系材料７を滴下供給する。この際、溶媒に有機半導体材料を溶解させた液状の塗布系材料７を、凹状パターン１ａの容積とほぼ等しい量だけ滴下する。
この状態で、印刷供給された塗布系材料７を固化させ、有機半導体からなる活性層７ａを形成する。ここでは、液状の塗布系材料７に含有されている溶媒を揮発除去するとにより、塗布系材料７を固化させて活性層７ａを形成する。またここでは、凹状パターン１ａの容積とほぼ同等の量で印刷供給された塗布系材料７を固化させるため、基板１の表面とほぼ同一高さの活性層７ａが形成される。この活性層７ａは、凹状パターン１ａの側壁部分において、ソース／ドレイン電極５上に重ねて設けられる。
尚、上述の図１（２）を用いて説明したソース／ドレイン電極５の形成と、図１（３）を用いて説明した活性層７ａの形成とは、活性層７ａの損傷を防止できるのであれば、逆の順序で行っても良い。そして、逆の順序で行った場合であって、かつ活性層７ａの高さが基板１の表面よりも高く印刷形成された場合には、基板１と活性層７ａの高さが同程度になるように、必要に応じて活性層７ａの研磨による平坦化処理を行い、その後ソース／ドレイン電極５の形成を行っても良い。
以上の後、図１（４）に示すように、スピンコート法またはスリットコート法などの塗布法により、活性層７ａおよびソース／ドレイン電極５を覆う状態で、基板１上にゲート絶縁膜９を形成する。この場合、活性層７ａの高さは、基板１の表面と略同一であるため、ゲート絶縁膜９の塗布形成に対して活性層７ａが影響を及ぼすことはない。
次に、図１（５）に示すように、ゲート絶縁膜９の上部に、ソース／ドレイン電極５間において活性層７ａ上を横切るようにゲート電極１１を形成する。このようなゲート電極１１の形成は、図１（２）を用いて説明したソース／ドレイン電極５の形成と同様に、インクジェット法、マイクロコンタクト法、またはスクリーン印刷法等の印刷法や、フォトリソグラィー法を適用して行われる。
以上のようにして、トップゲート型の薄膜トランジスタを半導体装置１３として得る。この半導体装置１３は、基板１の表面に形成された凹状パターン１ａ内に、塗布系材料を固化させた有機半導体材料からなる活性層７ａが選択的に埋め込まれたものとなる。
そして以上説明した第１実施形態の製造方法によれば、図１（１）を用いて説明したように、凹状パターン１ａの形成をエンボス加工によって行っているため、１枚のスタンパ３を用意することにより、１工程のみで凹状パターン１ａが形成されることになる。つまり、凹状パターンを形成するために基板上にバンクを設ける場合と比較して、より少ない工程数で凹状パターン１ａを形成することができるのである。そして、図１（３）を用いて説明したように、エンボス加工によって形成した凹状パターン１ａ内に、塗布系材料を印刷供給することにより、基板１上における塗布系材料の広がりが制限される。したがって、凹状パターン１ａの形成位置に、位置精度および形状精度良好に塗布系材料７をパターン印刷することができる。
この結果、より少ない工程数で、位置精度および形状精度良好に塗布系材料を印刷供給することが可能であるため、製造工程を複雑化することなく印刷法を適用した高精度な活性層７ａの形成が可能となる。この結果、この活性層７ａを備えた半導体装置（薄膜トランジスタ）１３の高集積化を図ることが可能となる。
＜第２実施形態＞
図３は、第２実施形態の製造方法を説明するための断面工程図である。この図に示す第２実施形態の製造方法が第１実施形態と異なるところは、基板１’の構成と凹状パターン１ａ’の形成手順にあり、その後の工程は、第１実施形態と同様であることとする。
すなわち、第本第２実施形態においては、先ず図３（１）に示すように、材料基板１５上に樹脂材料層１７を形成してなる基板１’を用意する。材料基板１５は、プラスチック基板やガラス基板からなる。また樹脂材料層１７は、紫外線硬化樹脂または熱硬化樹脂からなり、未硬化の状態で塗布形成されていることとする。
次に、図３（２）に示すように、この基板１’の表面に対して、スタンパ３を押し圧させる。スタンパ３は、第１実施形態と同様のものであって良い。この状態で、未硬化の樹脂材料層１７を硬化させる。ここでは、樹脂材料層１７が紫外線硬化樹脂からなる場合には、スタンパ３または材料基板１５のうち、透明材料で構成された部材側からの紫外線照射によって樹脂材料層１７を硬化させる。一方、樹脂材料層１７が熱硬化樹脂からなる場合には、加熱によって樹脂材料層１７を硬化させる。
そして樹脂材料層１７が硬化したところで、図３（３）に示すように、基板１’側からスタンパ３を脱離させる。これにより、基板１’の表面にスタンパ３の凸型形状に追従した凹状パターン１ａ’を形成する。
以上の後には、第１実施形態で図１（２）以降で説明した工程を同様に行うことにより、第１実施形態と同様のトップゲート型の薄膜トランジスタを得る。
またこのような第２実施形態の製造方法であっても、凹状パターン１ａ’の形成がエンボス加工によって行われ、またこの凹状パターン１ａ’内に、塗布系材料を印刷供給して活性層を形成するため、第１実施形態と同様に、製造工程を複雑化することなく印刷法を適用した高精度な活性層の形成が可能となる。
また、特に図３（１）で説明した樹脂材料層１７を紫外線硬化樹脂で構成した場合には、エンボス加工においての樹脂材料層１７の硬化において加熱の必要がない。このため、例えば基板１’を構成する材料基板１５に対して加熱によるストレスが加わることを防止出来ると共に、材料基板１５として耐熱性が低い材料を用いることができる。
＜第３実施形態＞
図４は、第３実施形態の製造方法を説明するための断面工程図である。以下、図４の断面工程図に基づき、本発明をトップゲート型の薄膜トランジスタの作製に適用した他の実施形態として第３実施形態を説明する。尚、ここで作製する薄膜トランジスタの平面図は、第１実施形態で用いた図２と同様である。
先ず図４（１）に示すように、基板２１に対して、表面が凹没形状に成形されたスタンパ２３を押し圧することにより、基板２１の表面にエンボス加工による凹状パターン２１ａを形成する。この凹状パターン２１ａは、ここで作製する薄膜トランジスタにおけるソース／ドレイン電極の形状であり、配線溝として形成されることとする。
次に、図４（２）に示すように、凹状パターン２１ａ内に、塗布ノズルの先端から導電性材料を含有する塗布系材料２５を印刷供給する。ここでは、例えばインクジェット法やディスペンス法などにより、凹状パターン２１ａ内に塗布ノズルの先端から塗布系材料２５を滴下供給する。この際、例えば溶媒中に導電性材料を分散させた液状の塗布系材料２５を、凹状パターン２１ａの容積とほぼ等しい量だけ滴下する。
この状態で、印刷供給された塗布系材料２５を固化させ、導電性材料からなるソース／ドレイン電極２５ａを形成する。ここでは、液状の塗布系材料２５に含有されている溶媒を揮発除去するとにより、塗布系材料２５を固化させてソース／ドレイン電極２５ａを形成する。またここでは、凹状パターン２１ａの容積とほぼ同等の量で印刷供給された塗布系材料２５を固化させるため、基板２１の表面とほぼ同一高さのソース／ドレイン電極２５ａが形成される。
尚、ソース／ドレイン電極２５ａの高さが、基板１の表面よりも高く印刷形成された場合には、基板１とソース／ドレイン電極２５ａの高さが同程度になるように、必要に応じてソース／ドレイン電極２５ａの研磨による平坦化処理を行っても良い。
その後、図４（３）に示すように、ソース／ドレイン電極２５ａに両端縁を重ねる状態で、活性層２７を形成する。ここでは、インクジェット法、マイクロコンタクト法、またはスクリーン印刷法等の印刷法により、有機半導体材料からなる活性層２７を形成することとする。
尚、上述の図４（２）を用いて説明したソース／ドレイン電極２５ａの形成と、図４（３）を用いて説明した活性層２７の形成とは、活性層２７の損傷を防止できるのであれば、逆の順序で行っても良い。
以降の図４（４）および図４（５）に示す工程は、第１実施形態において図１（４）および図１（５）を用いて説明したと同様に行う。
すなわち先ず、図４（４）に示すように、スピンコート法またはスリットコート法などの塗布法により、活性層２７およびソース／ドレイン電極２５ａを覆う状態で、基板２１上にゲート絶縁膜２９を形成する。この場合、ソース／ドレイン電極２５ａの高さは、基板２１の表面と略同一であるため、ゲート絶縁膜２９の塗布形成にソース／ドレイン電極２５ａが影響を及ぼすことはない。
次に、図５（５）に示すように、ゲート絶縁膜２９の上部に、ソース／ドレイン電極２５ａ間において活性層２７上を横切るようにゲート電極３１を形成する。このようなゲート電極３１の形成は、図１（２）を用いて説明したソース／ドレイン電極５の形成と同様に、インクジェット法、マイクロコンタクト法、またはスクリーン印刷法等の印刷法や、フォトリソグラィー法を適用して行われる。
以上のようにして、トップゲート型の薄膜トランジスタを半導体装置３３として得る。この半導体装置３３は、基板２１の表面に形成された凹状パターン２１ａ内に、塗布系材料を固化させた導電性材料からなるソース／ドレイン電極２５ａが選択的に埋め込まれたものとなる。
そして以上説明した第３実施形態の製造方法によれば、図４（１）および図４（２）を用いて説明したように、エンボス加工によって行って形成した凹状パターン２１ａ内に塗布系材料を印刷供給して固化させることによりソース／ドレイン電極２５ａを形成している。このため、凹状パターンを形成するために基板上にバンクを設ける場合と比較して、より少ない工程数で凹状パターン２１ａを形成することができる。したがって、より少ない工程数で、位置精度および形状精度良好に塗布系材料を印刷供給してソース／ドレイン電極２５ａを形成することが可能である。この結果、このソース／ドレイン電極２５ａを備えた半導体装置（薄膜トランジスタ）３３の高集積化を図ることが可能となる。
また、本第３実施形態においては、線幅を狭く保ちつつも低抵抗化を確保することが要求されるソース／ドレイン電極２５ａを凹状パターン２１ａ内に形成する構成である。このため、低抵抗化のために、ソース／ドレイン電極２５ａを厚膜化した場合であっても、基板２１の表面からソース／ドレイン電極２５ａが突出する高さを抑えることが可能になる。したがって、ソース／ドレイン電極２５ａを形成した後の、図４（３）以降を用いて説明した各工程を、より平坦性を確保した面上にて行うことが可能となり、プロセスの容易性を確保することが可能である。
尚、上述した第３実施形態の製造方法は、第２実施形態と組み合わせることができる。この場合、図４（１）を用いて説明した凹部２１ａの形成工程に、第２実施形態において図３（１）〜図３（３）を用いて説明した工程を適用することとする。
＜第４実施形態＞
図５は、第４実施形態の製造方法を説明するための断面工程図である。また、図６はここで作製する薄膜トランジスタの平面図である。以下、図５の断面工程図に基づき、図６を参照しつつ、本発明をボトムゲート型の薄膜トランジスタの作製に適用した第４実施形態を説明する。
先ず、図５（１）に示すように、基板４１を用意する。この基板４１は、第１実施形態で説明した基板１と同様のものであって良い。そして、この基板４１上に、ゲート電極４３を形成する。このゲート電極４３の形成は、図１（２）を用いて説明したソース／ドレイン電極５の形成と同様に、インクジェット法、マイクロコンタクト法、またはスクリーン印刷法等の印刷法や、フォトリソグラィー法を適用して行われる。
次に、図５（２）に示すように、基板４１に対して、表面が凹没形状に成形されたスタンパ４５を押し圧することにより、基板４１の表面のゲート電極４３の一部に重なる位置に、エンボス加工による凹状パターン４１ａを形成する。この凹状パターン４１ａは、ここで作製する薄膜トランジスタにおける活性層の形状であり、ゲート電極４３の矩形形状であることとする。これにより、矩形形状の凹状パターン４１ａに沿ってこれを横切るように、ゲート電極４３の一部が凹状パターン４１ａ内に配線された状態となる。尚ここで用いるスタンパ４５は、第１実施形態で用いたものと同様であって良い。
次いで、図５（３）に示すように、ゲート電極４３の一部が配線された凹状パターン４１ａの内壁を覆う状態で、基板４１上にゲート絶縁膜４７を形成する。ここでは、スピンコート法、スリットコート法などにより、ゲート絶縁膜４７の形成を行う。この際、ゲート絶縁膜４７の表面側に、下地の凹状パターン４１ａに追従した平面矩形形状の凹状パターン４７ａが残るように成膜条件を調整することが重要である。
次に、図５（４）に示すように、ゲート電極４３を挟んで凹状パターン４７ａの両端縁に重なる状態で、ソース／ドレイン電極４９をパターン形成する。ここでは、第１実施形態において図１（２）を用いて説明したと同様に、インクジェット法、マイクロコンタクト法、またはスクリーン印刷法等の印刷法や、フォトリソグラィー法などにより、ソース／ドレイン電極４９をパターン形成する。
その後、図５（５）に示すように、凹状パターン４７ａ内に、塗布ノズルの先端から有機半導体材料を含有する塗布系材料５１を印刷供給する。ここでは、例えばインクジェット法やディスペンス法などにより、凹状パターン４７ａ内に塗布ノズルの先端から塗布系材料５１を滴下供給する。この際、溶媒に有機半導体材料を溶解させた液状の塗布系材料５１を、凹状パターン４７ａの容積とほぼ等しい量だけ滴下する。
この状態で、印刷供給された塗布系材料５１を固化させ、有機半導体からなる活性層５１ａを形成する。ここでは、液状の塗布系材料５１に含有されている溶媒を揮発除去するとにより、塗布系材料５１を固化させて活性層５１ａを形成する。またここでは、凹状パターン４７ａの容積とほぼ同等の量で印刷供給された塗布系材料５１を固化させるため、ゲート絶縁膜４７の表面とほぼ同一高さの活性層５１ａが形成される。この活性層５１ａは、凹状パターン４７ａの側壁部分において、ソース／ドレイン電極４９上に重ねて設けられる。
尚、上述の図５（４）を用いて説明したソース／ドレイン電極４９の形成と、図５（５）を用いて説明した活性層５１ａの形成とは、活性層５１ａの損傷を防止できるのであれば、逆の順序で行っても良い。そして、逆の順序で行った場合であって、かつ活性層５１ａの高さが基板１の表面よりも高く印刷形成された場合には、基板１と活性層５１ａの高さが同程度になるように、必要に応じて活性層５１ａの研磨による平坦化処理を行い、その後ソース／ドレイン電極４９の形成を行っても良い。
以上のようにして、ボトムゲート型の薄膜トランジスタを半導体装置５３としてを得る。この半導体装置５３は、基板４１の表面を覆うゲート絶縁膜４７の凹状パターン４７ａ内に、塗布系材料を固化させた有機半導体材料からなる活性層５１ａが選択的に埋め込まれたものとなる。
そして以上説明した第４実施形態の製造方法によれば、図５（２）を用いて説明したように、エンボス加工によって基板４１に凹状パター４１ａを形成し、この内壁を覆う状態でゲート絶縁膜４７を形成し、このゲート絶縁膜４７で覆われた凹状パターン４７ａ内に、塗布系材料を印刷供給することによって活性層５１ａを形成している。したがって、第１実施形態と同様に、製造工程を複雑化することなく印刷法を適用した高精度な活性層５１ａの形成が可能となる。この結果、この活性層５１ａを備えたボトムゲート型の薄膜トランジスタ（半導体装置）５３の高集積化を図ることが可能となる。
尚、以上説明した第１実施形態〜第４実施形態においては、凹状パターン内に塗布系材料を印刷供給する前に、塗布系材料に対して撥液性を付与する処理を行っても良い。ただしこの処理は、凹状パターンの内壁を除いた外側表面部分に対して選択的に撥液性を付与するように行われることとする。これにより、凹状パターン内に塗布系材料を印刷供給する工程において、凹状パターンの外側において塗布系材料の広がりが抑えら、より形状精度良好に塗布系材料の印刷形成を行うことが可能になる。
尚、上述した撥液性を付与する方法としては、印刷目的とする塗布系材料に対するヌレ性が小さく大きな接触角を与える材料層（撥液性材料層）を、凹状パターン外の表面部分に形成する。この場合、別の基板に撥液性材層を形成し、この撥液性材料層上に凹状パターンが形成された面を載置し、撥液性材料層を凹状パターンが形成された面側に転写する。
また、本発明は、上述した第１実施形態〜第４実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
例えば、上述した第１実施形態〜第４実施形態においては、活性層またはソース／ドレイン電極の何れかを、エンボス加工によって形成した凹状パターン内に印刷形成して薄膜トランジスタを作製する手順を説明した。
しかしながら、本発明は、活性層またはソース／ドレイン電極の両方を、エンボス加工によって形成した凹状パターン内に印刷形成する方法にも適用可能である。この場合、例えば図４を用いて説明した第３実施形態の手順にを例にとると、図４（２）で説明した様にソース／ドレイン電極２５ａを形成した後に、ソース／ドレイン電極２５ａ間の基板２１位置にエンボス加工によって矩形形状の凹状パターンを形成し、この内部に印刷形成によって活性層を形成する手順が例示される。
また、半導体装置として薄膜トランジスタを形成する場合への適用に限定されることはい。例えば、半導体装置として有機電界発光素子（すなわち有機ＬＥＤ）を形成する場合には、有機電界発光素子が設けられる各画素に対応して有機半導体材料（有機ＥＬ材料）を印刷形成する前に、有機半導体材料のパターン印刷部分に、エンボス加工によって凹状パターンを形成する。これにより、有機半導体材料の印刷形成においては、凹状パターン内のみに、有機半導体材料の供給部を制限することができる。また、凹状パターンの形成がエンボス加工によるため、上述した実施形態で説明したように、構成数の増加を最小限に抑えることが可能である。これにより、画素の集積度を向上させた表示装置をより少ない工程数で作製することが可能になる。
第１実施形態の製造方法を説明するための断面工程図である。 第１および第２実施形態で作製するトップゲート型の薄膜トランジスタの平面図である。 第２実施形態の製造方法の要部を説明するための断面工程図である。 第３実施形態の製造方法を説明するための断面工程図である。 第４実施形態の製造方法を説明するための断面工程図である。 第４実施形態で作製するボトムゲート型の薄膜トランジスタの平面図である。
符号の説明
１，１’，２１，４１…基板、１ａ，１ａ’，２１ａ，４１ａ，４７ａ…凹状パターン、３，４５…スタンパ、５，２５ａ，４９…ソース／ドレイン電極（導電性材料層）、７，２５，５１…塗布系材料、７ａ，２７，５１ａ…活性層（半導体材料層）、９，２９，４７…ゲート絶縁膜、１１，３１，４３…ゲート電極、１３，３３，５３…半導体装置、１７…樹脂材料層

Claims (11)

  1. 凹凸形状を有するスタンパを押し圧するエンボス加工によって基板の表面に凹状パターンを形成する第１工程と、
    前記凹状パターン内に、半導体材料または導電性材料からなる塗布系材料を印刷供給する第２工程と、
    前記印刷供給された塗布系材料を固化させる第３工程を行う
    ことを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記基板は、その表面が樹脂材料層で覆われてなり、
    前記第１工程では、未硬化の前記樹脂材料層に対して凹凸形状を有するスタンパを押し圧した状態で当該樹脂材料層を硬化させ、次いで当該スタンパを前記基板側から脱離させることにより前記凹状パターンを形成する
    ことを特徴とする半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記樹脂材料層は、紫外線硬化樹脂からなる
    ことを特徴とする半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法にいて、
    前記第２工程では、前記凹状パターンの容積と同程度の塗布系材料を印刷供給する
    ことを特徴とする半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記第２工程では、前記凹状パターン内に塗布ノズルから前記塗布系材料を滴下供給する
    ことを特徴とする半導体装置の製造方法。
  6. 請求項１記載の半導体装置の製造方法において、
    前記第１工程と第２工程との間に、前記凹状パターンの外側における前記基板の表面部分に、前記塗布系材料に対する撥液性を選択的に付与する処理を行う
    ことを特徴とする半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    前記第１工程の後、前記凹状パターンの内壁を覆う状態で前記基板上に絶縁膜を形成し、
    前記第２工程では、前記絶縁膜で覆われた前記凹状パターン内に前記塗布系材料の印刷供給を行う
    ことを特徴とする半導体装置の製造方法。
  8. 請求項１記載の半導体装置の製造方法において、
    前記第１工程の前に、前記基板上にゲート電極を形成する工程を行い、
    前記第１工程では、前記ゲート電極の一部に重なるように前記凹状パターンを形成し、
    前記第１工程と第２工程との間に、前記凹状パターンの内壁を覆う状態で前記基板上に絶縁膜を形成し、
    前記第２工程では、前記絶縁膜で覆われた前記凹状パターン内に前記塗布系材料として活性層を構成する半導体材料を塗布供給する
    ことを特徴とする半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記塗布系材料として有機半導体材料を用いる
    ことを特徴とする半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、
    前記塗布系材料として発光材料を含む有機材料を用いることにより、有機発光素子における有機層を形成する
    ことを特徴とする半導体装置の製造方法。
  11. 基板の表面に形成された凹状パターン内に、塗布系材料を固化させてなる半導体材料層または導電性材料層が選択的に埋め込まれてなる
    ことを特徴とする半導体装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009188132A (ja) * 2008-02-05 2009-08-20 Seiko Epson Corp 半導体装置、半導体装置の製造方法、電気光学装置、電子機器、電気光学装置の製造方法および電子機器の製造方法
US7888671B2 (en) 2006-12-18 2011-02-15 Panasonic Corporation Semiconductor device
JP2012054539A (ja) * 2010-08-05 2012-03-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
WO2012161051A1 (ja) * 2011-05-20 2012-11-29 住友商事株式会社 パターン構造体の製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008251888A (ja) * 2007-03-30 2008-10-16 Sony Corp パターン形成方法および電子素子の製造方法
US8057656B2 (en) * 2008-01-30 2011-11-15 Hewlett-Packard Development Company, Lp Crossover
JP4434312B2 (ja) 2008-02-12 2010-03-17 コニカミノルタホールディングス株式会社 有機半導体層の成膜方法、および有機薄膜トランジスタの製造方法
WO2010061035A1 (en) * 2008-11-27 2010-06-03 Upm-Kymmene Corporation Embossing of electronic thin-film components
CN106876277B (zh) * 2017-02-20 2020-03-17 武汉华星光电技术有限公司 薄膜晶体管的制备方法、显示面板的制备方法
CN109860207B (zh) * 2019-02-27 2022-07-19 合肥鑫晟光电科技有限公司 一种阵列基板、其制作方法、显示面板及显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158815A (ja) * 2002-09-12 2004-06-03 Seiko Epson Corp 成膜方法、光学素子、半導体素子および電子機器、電気光学装置の製造方法、カラーフィルターの製造方法
WO2004055920A2 (en) * 2002-12-14 2004-07-01 Plastic Logic Limited Electronic devices
JP2004186393A (ja) * 2002-12-03 2004-07-02 Seiko Epson Corp トランジスタ、集積回路、電気光学装置、電子機器、並びにトランジスタの製造方法
JP2004241397A (ja) * 2003-01-23 2004-08-26 Dainippon Printing Co Ltd 薄膜トランジスタおよびその製造方法
WO2004111729A1 (en) * 2003-06-19 2004-12-23 Avantone Oy A method and an apparatus for manufacturing an electronic thin-film component and an electronic thin-film component

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6517995B1 (en) * 1999-09-14 2003-02-11 Massachusetts Institute Of Technology Fabrication of finely featured devices by liquid embossing
GB0024294D0 (en) * 2000-10-04 2000-11-15 Univ Cambridge Tech Solid state embossing of polymer devices
GB0207134D0 (en) * 2002-03-27 2002-05-08 Cambridge Display Tech Ltd Method of preparation of organic optoelectronic and electronic devices and devices thereby obtained
US6946677B2 (en) * 2002-06-14 2005-09-20 Nokia Corporation Pre-patterned substrate for organic thin film transistor structures and circuits and related method for making same
GB0324189D0 (en) * 2003-10-16 2003-11-19 Univ Cambridge Tech Short-channel transistors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158815A (ja) * 2002-09-12 2004-06-03 Seiko Epson Corp 成膜方法、光学素子、半導体素子および電子機器、電気光学装置の製造方法、カラーフィルターの製造方法
JP2004186393A (ja) * 2002-12-03 2004-07-02 Seiko Epson Corp トランジスタ、集積回路、電気光学装置、電子機器、並びにトランジスタの製造方法
WO2004055920A2 (en) * 2002-12-14 2004-07-01 Plastic Logic Limited Electronic devices
JP2004241397A (ja) * 2003-01-23 2004-08-26 Dainippon Printing Co Ltd 薄膜トランジスタおよびその製造方法
WO2004111729A1 (en) * 2003-06-19 2004-12-23 Avantone Oy A method and an apparatus for manufacturing an electronic thin-film component and an electronic thin-film component

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7888671B2 (en) 2006-12-18 2011-02-15 Panasonic Corporation Semiconductor device
JP2009188132A (ja) * 2008-02-05 2009-08-20 Seiko Epson Corp 半導体装置、半導体装置の製造方法、電気光学装置、電子機器、電気光学装置の製造方法および電子機器の製造方法
JP2012054539A (ja) * 2010-08-05 2012-03-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
WO2012161051A1 (ja) * 2011-05-20 2012-11-29 住友商事株式会社 パターン構造体の製造方法

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