JP2007035242A - フラッシュメモリのリフレッシュ方法 - Google Patents

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    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
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Abstract

【課題】複雑なプロセスを増やしていない回路設計方法を用いて高いデータ保持力と耐久性を供給する。
【解決手段】リフレッシュする必要があるかを判断する為にフラッシュメモリの複数のセルがテストされる。セルは読み込まれ、何れかのセルがリフレッシュが必要であるかを判断する為に複数の異なる検出比が使用される。リフレッシュが必要と判断された何れかのセルは、リフレッシュされる。セルは、単一の一定のゲート電圧のみで読み込まれる。
【選択図】図２

Description

本発明は、フラッシュメモリの複数のセルのリフレッシュが必要かどうかテストする方法に関する。本出願は、「フラッシュメモリのリフレッシュ方法」と題された２００５年６月２４日出願の米国特許出願番号６０／６９４，０５２に対する利益を主張する。
フラッシュメモリは、固体の状態デバイスであり、それは不揮発性であり、ＲＡＭ（Random Access Memory）及びハードディスクを組合わせた様に機能する書換可能なメモリであり、電力なしでデータを保持する。ＥＥＰＲＯＭと同様の構造でアドレスライン、データライン、及びコントロールラインを有しており、１ビットのデータを格納する為の各メモリセルに対して１個のトランジスタを使用することが可能である。アドレスラインは、メモリに対してインプットとして一方向性であり、データが格納されている位置を特定する。データラインは、双方向性であり、データの入力及び出力の為に使用される。コントロールラインは、プログラミング及び消去の指令を明確に読み込む為に使用される。フラッシュメモリは、半導体産業の中で急速に成長している産業部門であり、ソフトウェア及びデータを格納する為に、デジタルカメラ、携帯電話、プリンタ、ＰＤＡ、並びにオーディオレコーダ及びプレーヤにおいて多数の用途がある。
フラッシュメモリは、極めて早いアクセス時間、低消費電力、並びに衝撃及び振動に対する耐性を提供する。フラッシュメモリでデータの品質を維持することは、今日の商業用及び消費者のフラッシュメモリを採用する電子機器の重要な課題である。
フラッシュメモリの為に3つの操作上の機能がある。１個目の機能は、メモリセルに情報又はデータを格納する為のプログラム（書き込み）機能である。２個目の機能は、読み込む機能であり、外部の処理の為に装置から予め格納されたデータが読み込まれる。
データは、プログラム又は読み込み機能が完了した後も装置に保持される。
３個目の機能は、データがメモリセルから削除され、メモリセルは新たなデータを受信する為に準備される消去機能である。
米国特許第５，３６５，４８６（Ｓｃｈｒｅｃｋ）の図２には、標準的なフラッシュメモリが表されている。フラッシュメモリセルは、フローティングゲートを有する修正されたＮＭＯＳ（N-channel metal-oxide semiconductor）トランジスタである。フローティングゲートはマイナス電荷以外を運び、それ故にフラッシュメモリセルが加工されていない状態は１である。
フラッシュメモリのセルの中身をプログラム、読み込み、特定、及びリフレッシュする為には様々な方法がある。例えば、米国特許第５，３６５，４８６（Ｓｃｈｒｅｃｋ）の図３ａには、セルを比較する為に使用されるゲート制御電圧として２個の別々のレベルの電圧が表されている。先ずセルは、読み込まれると共に、高められたゲート制御電圧と比較される（４２）。この様な読み込み動作の結果、メモリセルはデータを格納しているかを判断する。メモリセルがデータを格納している場合、その後、次ぎのメモリセルについて実行される（４６）。イニシャルテストが、セルがデータを格納していないと発見された場合（４４）、低いゲート制御電圧によってメモリセルを読み込む（４８）。この読み込み動作の後、メモリセルがデータを格納しているかを判断する（５０）。メモリセルがデータを格納していない場合、次のメモリセルについて実行される（４６）。
米国特許第５，３６５，４８６（Ｓｃｈｒｅｃｋ）の図３ａ、及び米国特許第５，７６８，１９３（Ｌｅｅ ｅｔ ａｌ）の図１に表される様に、各々は、セルをリフレッシュする必要があるかを判断する為に、２種類の異なるＷＬ電圧（ゲート制御電圧）のレベルを使用する。各ＷＬ電圧は沈降時間を有する為に、動作を完成させる為の時間を増加させることでスピードに影響する
さらに、２種類のＷＬ電圧レベルを使用することは、信頼性に影響を与える、ゲートでの妨害要因を増加させる。
課題を解決する為の手段
本発明は、１個のメモリセルが一定のゲート制御電圧Ｖｇ（すなわちＷＬ電圧）を使用する複数のメモリセル有するフラッシュメモリのリフレッシュ方法を提供する。本発明の実施の形態は、プログラミング、読み込み、消去、及び電源をオンにする動作の為にフラッシュメモリセルをリフレッシュすることを含む。プログラミング、読み込み、消去、及び電源をオンにする動作のどのような動作の途中であっても、どのビットがリフレッシュされる必要があるかの比較及び判断を完成する為には、組み込まれたアルゴリズムが使用される。単一の低いゲート制御電圧を使用することで、組み込まれたアルゴリズムは、ゲートの妨害要因を防止し、高い耐久性早い動作、及び良いデータ保持力を提供する。
本発明は、プログラム、消去、読み込み、及び電源をオンにする動作の実行中のハイ／ロー電圧（基準電圧）のロス／ゲインバイトを管理する検査方法を提供することによって従前の技術の枠組みを進歩させる。それ故に、本発明にかかる方法は高いチャージロスビット及び高いチャージゲインビットを検知することができる。
本発明の複数の実施例のフラッシュメモリをリフレッシュする方法に関する利益とコンセプトは図面を参照することによって最も良く理解することができる。
以下の図面は、発明の例を示す。
しかし、発明は、実施例を示すために主として提供される例示された正確な配置、手段、比率、及び寸法に限られるものではない。
〔定義〕
以下の定義は、発明の理解を促進させる為に提供される。
検出比ＳＡ（検出アンプ） ＲＷＬ（ワードラインの読み込み）によって割られた検出電圧
電圧
ｂ Ｉｃｅｌｌ （実際の）セル電流測定値
ｃ Ｉｒｅｆ セル電流参考値
ｄ Ｉｃｅｌｌ−０ チャージロスセルのセル電流
ｅ Ｉｃｅｌｌ−１ チャージゲインセルのセル電流
ｆ Ｖ〔Ｉｃｅｌｌ〕 （実際の）セル電流測定値の転換電圧値
ｇ Ｖ〔Ｉｒｅｆ〕 セル電流参考値の転換電圧値
ｈ Ｖ〔Ｉｃｅｌｌ−０〕 チャージロスセルの電流の変換電圧
ｉ Ｖ〔Ｉｃｅｌｌ−１〕 チャージゲインセルの電流の変換電圧
ｊ Ｖ〔Ｉｒｅｆ―Ｒ〕 チャージロスセルの参考電流の変換電圧
ｋ Ｖ〔Ｉｒｅｆ―ＲＥ〕 チャージゲインセルの参考電流の変換電圧
ｉ Ｖ〔（Ｉｃｅｌｌ−０）ｘ（Ｘ）〕 検出比１：Ｘ（Ｘ＞１）を用いたチャージゲインセルの電流の変換電圧
ｊ Ｖ〔（Ｉｃｅｌｌ−１）ｘ（Ｘ）〕 検出比１：Ｙ（Ｙ＜１）を用いたチャージゲインセルの電流の変換電圧
ｋ Ｖ〔（Ｉｒｅｆ）ｘ（Ｘ）〕 検出比１：Ｘ（Ｘ＞１）を用いたセル電流参考値の転換電圧
ｌ Ｖ〔（Ｉｒｅｆ）ｘ（Ｙ）〕 検出比１：Ｙ（Ｙ＞１）を用いたセル電流参考値の転換電圧
〔詳細の開示〕
図１は、フラッシュハイ電圧（閾値電圧）及び読み込んだ余白のロー電圧の図である。ハイ電圧の設計パラメータは、データ保持、気温の影響、センサ動作の欠陥、配列の影響、及び初期の程度によって特定される。プログラムマージン（ＰＭ）は、ハイ電圧の設計パラメータの総和である。ロー電圧設計パラメータは、チャージゲイン、気温の影響、センサ動作の欠陥、並びに２次的ビットエフェクト、及びサイクルマージンによって特定される。消去マージン（ＥＭ）は、ロー電圧設計パラメータの総和である。
図２乃至図４は、フラッシュメモリのセル側の検出比の概略図であるところ、図２はハイ電圧チャージロスセルを判断し、図３はロー電圧チャージゲインセルを判断し、さらに図４はハイ電圧チャージロスセル及びロー電圧チャージゲインセルの両者を示す。図２乃至４は、セル電流を電圧に直接変換するＩ−Ｖコンバーターを示す。
図５は、ＳＡ信号の電圧に対する、図２乃至図４の検出比Ａ、Ｂ、及びＣのＷＬ電圧を示す図である。例えば、Ａの検出比は１：１であり、Ｘが２のときＢは１：Ｘ（Ｘ＞１）であり、さらにＹが２／３のときＣは１：Ｙ（Ｙ＜１）である。
図６乃至図８は、フラッシュメモリ側のセルの参考値の検出比の概略図であるところ、図６はハイ電圧チャージロスセルを判断し、図７はロー電圧チャージゲインセルを判断し、図８はハイ電圧チャージロスセル及びロー電圧チャージゲインセルの両者を判断する。
図９は、ＳＡ（検出アンプ）の信号電圧に対する、図６乃至図８の検出比Ａ、Ｂ、及びＣのＲＷＬ（ワードラインの読み込み）の電圧を示すグラフである。例えばＡの検出比が１：１であり、Ｘが３／２のときＢが１：Ｘ（Ｘ＞１）であり、Ｙが１／２のときＣが１：Ｙ（Ｙ＜１）である。
図１０は、ＳＡ信号の電流―電圧のグラフであり、図１１は、セル側の検出比を用いたチャージロスセルのリフレッシュ動作の検出比のフロー図である。電流―電圧のグラフは、プログラムされた、及び初期の又は消去された状態の転換特性を示す。図１１は、一定のゲート電圧Ｖｇを用いてセルを読み込むことで開始し、その後、Ｖ〔Ｉｃｅｌｌ−１〕＞C〔Ｉｒｅｆ〕＞Ｖ〔Ｉｃｅｌｌ−０〕を決定することで０／ハイ電圧、又は１／ロー電圧の為にセルを判断する為に検出比Ａ（１：１）を用いた方法を示す。仮に、Ｖ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも高いことを発見した場合、他のテストがこれが最後のセルであるかを判断する。仮に、それが最後のセルでない場合は、それは次にセルを読み再スタートする。しかし、もしＶ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも低い場合は、その後検出比Ｂ（１：Ｘ、Ｘ＞１）が、リフレッシュする必要がある原型の０ビットを示すＶ〔Ｉｒｅｆ〕＜Ｖ〔（Ｉｃｅｌｌ−０）ｘ（Ｘ）〕、又は原型のチャージロスビットを示すＶ〔Ｉｒｅｆ〕＞Ｖ〔（Ｉｃｅｌｌ−０）ｘ（Ｘ）〕を決定することによって０／ハイ電圧の為にセルを判断する。
図１２は、ＳＡ信号の電流―電圧グラフを示し、図１３は、セル側の検出比を使用して「１」チャージゲインセルリフレッシュ検出比のフロー図を示す。図１３は、一定のゲート電圧Ｖｇを用いてセルを読み込むことによって始まり、その後Ｖ〔Ｉｃｅｌｌ−１〕＞Ｖ〔Ｉｒｅｆ〕＞Ｖ〔Ｉｃｅｌｌ−０〕を決定することにより０／ハイ電圧又は１／ロー電圧の為にセルを判断する為に検出比Ａ（１：１）を使用する方法を示す。仮に、それが最後のセルでないと判断すると、それは次のセルを読み込み、再度スタートする。しかし、もしＶ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも高い場合、検出比Ｃ（１：Ｙ、Ｙ＜１）は、リフレッシュが必要な原型の１ビットを示すＶ〔Ｉｒｅｆ〕＜Ｖ〔（Ｉｃｅｌｌ−１）ｘ（Ｘ）〕又はチャージゲインビットを示すＶ〔Ｉｒｅｆ〕＞Ｖ〔（Ｉｃｅｌｌ−１）ｘ（Ｙ）〕を決定することで１／ロー電圧の為にセルを判断する。仮に、検出比ＣがＶ〔（Ｉｃｅｌｌ−１）ｘ（Ｙ）〕がＶ〔Ｉｒｅｆ〕よりも高いと判断した場合、最後のセルであるかを判断するテストが行われる。もし、最後のセルである場合は、処理は終了する。もし、最後のセルでない場合は、処理は次のセルの為に再スタートする。しかし、もし検出比ＣがＶ〔（Ｉｃｅｌｌ−１）ｘ（Ｙ）〕がＶ〔Ｉｒｅｆ〕よりも低いと判断した場合、それはリフレッシュユニット（ＲＵ）からメモリへデータを読み込み、その後それはＲＵを消去し、その後メモリからのデータをＲＵにプログラムし、終了する。
図１４は、セル側の検出比を用いてリフレッシュされる「１」チャージゲインセル及び「０」チャージロスセルの両方のフロー図を示す。処理は、一定のゲート電圧Ｖｇを使用することによって開始し、検出比Ａ（１：１）はＶ〔Ｉｃｅｌｌ〕＞Ｖ〔Ｉｒｅｆ〕を判断する。仮に、Ｖ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも低い場合は、検出比Ｂ（１：Ｘ、Ｘ＞１）はＶ〔（Ｉｃｅｌｌ−０）ｘ（Ｘ）〕＞Ｖ〔Ｉｒｅｆ〕を判断する。
仮に、Ｖ〔（Ｉｃｅｌｌ−０）ｘ（Ｘ）〕がＶ〔Ｉｒｅｆ〕よりも低い場合、それが最後のセルであるかをチェックする他のテストが行われる。もし、それが最後のセルであれば、処理は終了する。仮に、それが最後のセルでない場合は、次のセルを読み込み、処理は再スタートする。しかし、もしＶ〔（Ｉｃｅｌｌ−０）ｘ（Ｘ）〕がＶ〔Ｉｒｅｆ〕よりも大きい場合、それはセルをリフレッシュし再プログラムする。そして、それは最後のセルであるかをテストする。
仮に、検出比Ａ（１：１）が、Ｖ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも高いことを発見した場合、検出比Ｃ（１：Ｙ、Ｙ＜１）はＶ〔（Ｉｃｅｌｌ−１）ｘ（Ｙ）〕＞Ｖ〔Ｉｒｅｆ〕を判断する。仮に、Ｖ〔（Ｉｃｅｌｌ−１）ｘ（Ｙ）〕がＶ〔Ｉｒｅｆ〕よりも高い場合、それが最後のセルであるかを判断するテストが行われる。もし、それが最後のセルであるならば、処理は終了する。仮に、それが最後のセルでない場合、それは一定のゲート電圧Ｖｇで次のセルを読み込み、処理は終了する。仮に、それが最後のセルでない場合、それは一定のゲート電圧Ｖｇで次のセルを読み込み、検出比Ａを再スタートする。仮に、Ｖ〔（Ｉｃｅｌｌ−１）ｘ（Ｙ）〕がＶ〔Ｉｒｅｆ〕よりも低い場合、それはリフレッシュユニット（ＲＵ）からメモリへデータを読み込み、ＲＵを消去し、メモリからのデータでＲＵをプログラムし、終了する。
図１５は、ＳＡ信号の電流―電圧グラフを示し、図１６は、セル側の検出比を用いた「０」チャージロスセルのリフレッシュ動作のフロー図を示す。図１６は、一定のゲート電圧Ｖｇセルを読み込むことで開始し、その後検出比Ａ（１：１）は、Ｖ〔Ｉｃｅｌｌ−１〕＞Ｖ〔Ｉｒｅｆ〕＞Ｖ〔Ｉｃｅｌｌ−０〕を決定することで０／ハイ電圧又は１／ロー電圧セルを判断する処理を示す。仮に、Ｖ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも高い場合、そのセルが最後であるかを決定する他のテストが行われる。仮にそれが最後のセルである場合、処理は終了する。仮に、テストでそれが最後のセルでないと発見した場合、それは次のセルを読み込み再スタートする。しかし、仮にＶ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも低い場合、検出比Ｃ（１：Ｙ、Ｙ＜１）は、リフレッシュが必要なチャージロスビットを示すＶ〔（Ｉｒｅｆ）ｘ（Ｙ）〕＞Ｖ〔Ｉｃｅｌｌ−０〕を示す原型の０／ビットをＶ〔（Ｉｒｅｆ）ｘ（Ｘ）〕＜Ｖ〔Ｉｃｅｌｌ−０〕決定することでセルを判断する。
図１７は、ＳＡ信号の電流―電源グラフを示し、図１８は、セル側の検出比を用いた「１」チャージゲインセルのリフレッシュ動作のフロー図を示す。図１８は、一定のゲート電圧Ｖｇセルを読み込むことで開始し、その後検出比Ａ（１：１）は、Ｖ〔Ｉｃｅｌｌ−１〕＞Ｖ〔Ｉｒｅｆ〕＞Ｖ〔Ｉｃｅｌｌ−０〕を決定することで０／ハイ電圧又は１／ロー電圧セルを判断する処理を示す。仮に、Ｖ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも低い場合、そのセルが最後であるかを決定する他のテストが行われる。仮にそれが最後のセルである場合、処理は終了する。仮に、テストでそれが最後のセルでないと発見した場合、それは次のセルを読み込み再スタートする。しかし、仮にＶ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも高い場合、検出比Ｂ（１：Ｘ、Ｘ＞１）は、リフレッシュが必要なチャージゲインビットを示すＶ〔（Ｉｒｅｆ）ｘ（Ｘ）〕＜Ｖ〔Ｉｃｅｌｌ−１〕を示す１／ビットをＶ〔（Ｉｒｅｆ）ｘ（Ｘ）〕＞Ｖ〔Ｉｃｅｌｌ−１〕決定することでセルを判断する。仮に、検出比ＢがＶ〔Ｉｃｅｌｌ−１〕〕がＶ〔（Ｉｒｅｆ）ｘ（Ｘ）〕よりも高いと判断した場合、最後のセルであるかを判断するテストが行われる。もし、最後のセルである場合は、処理は終了する。もし、最後のセルでない場合は、処理は次のセルの為に再スタートする。しかし、もし検出比ＢがＶ〔Ｉｃｅｌｌ−１〕〕がＶ〔（Ｉｒｅｆ）ｘ（Ｘ）〕よりも低いと判断した場合、それはリフレッシュユニット（ＲＵ）からメモリへデータを読み込み、その後それはＲＵを消去し、その後メモリからのデータをＲＵにプログラムし、終了する。
図１９は、参考セル側の検出比を用いた「１」チャージゲインセル及び「０」チャージロスセルのリフレッシュ動作のフロー図を示す。処理は、一定のゲート電圧Ｖｇを用いてセルを読み込むことによって始まる。次に、検出比Ａ（１：１）は、Ｖ〔Ｉｃｅｌｌ〕＞Ｖ〔Ｉｒｅｆ〕を判断する。仮に、Ｖ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも低い場合、検出比Ｃ（１：Ｙ、Ｙ＜１）は、Ｖ〔（Ｉｃｅｌｌ−０）〕＞Ｖ〔（Ｉｒｅｆ）ｘ（Ｙ）〕を判断する。
もし、Ｖ〔（Ｉｃｅｌｌ−０）〕がＶ〔（Ｉｒｅｆ）ｘ（Ｙ）〕よりも低い場合、最後のセルであるかを判断するテストが行われる。もし、最後のセルである場合は、処理は終了する。もし、最後のセルでない場合は、処理は次のセルの為に再スタートする。しかし、Ｖ〔（Ｉｃｅｌｌ−０）〕がＶ〔Ｉｒｅｆ〕よりも大きい場合、アルゴリズムはセルをリフレッシュし、再プログラムする。その後、それはセルが最後のセルであるかをテストする。
もし、検出比Ａ（１：１）がＶ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも大きいことを発見した場合、検出比Ｂ（１：Ｘ、Ｘ＞１）は、Ｖ〔（Ｉｃｅｌｌ−１）〕＞Ｖ〔（Ｉｒｅｆ）ｘ（Ｘ）〕を判断する。もし、Ｖ〔（Ｉｃｅｌｌ−１）〕がＶ〔（Ｉｒｅｆ）ｘ（Ｘ）〕よりも大きい場合、最後のセルであるかを判断するテストが行われる。もし、最後のセルである場合は、処理は終了する。もし、Ｖ〔（Ｉｃｅｌｌ−１）〕がＶ〔（Ｉｒｅｆ）ｘ（Ｘ）〕よりも低い場合、それはＲＵからメモリへデータを読み込み、その後それはＲＵを消去し、その後メモリからのデータをＲＵにプログラムし、終了する。
図２０乃至２２は、フラッシュメモリの参考セル側の検出比を示すところ、図２０はハイ電圧チャージロスセルを判断し、図２１はロー電圧チャージゲインセルを判断し、さらに図２２はハイ電圧チャージロスセル及びロー電圧チャージゲインセルの両者を判断する。図２０乃至２２は、セル電流を電圧に直接変換する電流―電圧コンバーターを示す。
図２３は、ＳＡ信号の電圧に対する図２０乃至２２の検出比Ａ、Ｂ、及びＣＲＷＬ電圧を示す。例えば、Ｉｒｅｆ−ＲＥ＝（３／２）ｘ（Ｉｒｅｆ）及びＩｒｅｆ−Ｒ＝（１／２）ｘ（Ｉｒｅｆ）である。
図２４は、ＳＡ信号の電流―電圧の図を示し、図２５は、「０」チャージロスセルのリフレッシュ動作の為の参考セルのフロー図を示す。図２５のフロー図は、一定のゲート電圧Ｖｇを用いてセルを読み込むことで開始し、その後、Ｉｒｅｆセルが、Ｖ〔Ｉｃｅｌｌ−１〕＞Ｖ〔Ｉｒｅｆ〕＞Ｖ〔Ｉｃｅｌｌ−０〕を決定することにより０／ハイ電圧又は１／ロー電圧を判断する方法を示す。もし、Ｖ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも大きい場合、他のテストがこれが最後のセルであるかを判断する。仮に、それが最後のセルでない場合は、それは次にセルを読み再スタートする。しかし、もしＶ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも低い場合は、その後Ｉｒｅｆ−Ｒセルが、リフレッシュする必要がある原型の０ビットを示すＶ〔Ｉｒｅｆ―Ｒ〕＜Ｖ〔（Ｉｃｅｌｌ−０）〕、又はチャージロスビットを示すＶ〔Ｉｒｅｆ―Ｒ〕＞Ｖ〔（Ｉｃｅｌｌ−０）〕を決定することによって０／ハイ電圧の為にセルを判断する。図２０乃至２２は、セル電流を電圧に直接変換するＩ−Ｖコンバーターを示す。
図２６は、ＳＡ信号の電流―電圧グラフを示し、図２７は、「１」チャージゲインセルのリフレッシュ動作のフロー図を示す。図２７のフロー図は、一定のゲート電圧でセルを読み込むことで開始し、ＩｒｅｆセルがＶ〔Ｉｃｅｌｌ−１〕＞Ｖ〔Ｉｒｅｆ〕＞Ｖ〔Ｉｃｅｌｌ−０〕を判断することで０／ハイ電圧又は１／ロー電圧を決定する。もし、Ｖ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも低い場合、それが最後のセルであるかを判断する他のテストが行われる。もし、それが最後のセルであれば処理は終了する。もし、それが最後のセルでない場合は、それは次のセルを読み込み、再度スタートする。しかしながら、Ｖ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｄ〕よりも高い場合、Ｉｒｅｆ−ＲＥは、リフレッシュが必要なチャージゲインビットを示す原型の「１」ビット又はＶ〔Ｉｒｅｆ−ＲＥ〕＞Ｖ〔（Ｉｃｅｌｌ−１）〕Ｖ〔Ｉｒｅｆ−ＲＥ〕＜Ｖ〔（Ｉｃｅｌｌ−１）〕を決定することによって１／ロー電圧の為にセルを判断する。もし、Ｉｒｅｆ−ＲＥがＶ〔（Ｉｃｅｌｌ−１）〕がＶ〔Ｉｒｅｆ−ＲＥ〕よりも高いと判断した場合、テストがこれが最後のセルであるかを判断する。もし、それが最後のセルであれば、処理は終了する。もし、それが最後のセルでない場合、次のセルの為に処理は再開する。
しかしながら、もし、Ｉｒｅｆ−ＲＥセルがＶ〔（Ｉｃｅｌｌ−１）〕がＶ〔Ｉｒｅｆ−ＲＥ〕よりも低いと判断した場合、それはリフレッシュユニット（ＲＵ）からのデータをメモリへ読み込み、それはＲＵを消去し、さらにメモリからのデータをＲＵをプログラムし、終了する。
図２８は、「１」チャージゲインセル及び「０」チャージロスセルの両者のリフレッシュ動作の参考セルのフロー図を示す。処理は、一定のゲート電圧Ｖｇを用いて開始し、Ｉｒｅｆセルは、Ｖ〔Ｉｃｅｌｌ〕＞Ｖ〔Ｉｒｅｆ〕判断する。もし、Ｖ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも低い場合、Ｉｒｅｆ−Ｒは、Ｖ〔（Ｉｃｅｌｌ−０）〕＞Ｖ〔Ｉｒｅｆ−Ｒ〕を判断する。もし、Ｖ〔（Ｉｃｅｌｌ−０）〕がＶ〔Ｉｒｅｆ−Ｒ〕よりも低い場合、他のテストはが、これが最後のセルかを判断する。もし、それが最後のセルである場合、処理は終了する。もし、それが最後のセルでない場合、それは次のセルを読み込み、処理は再スタートする。しかしながら、もし、Ｖ〔（Ｉｃｅｌｌ−０）〕がＶ〔Ｉｒｅｆ−Ｒ〕よりも大きい場合、アルゴリズムはセルをリフレッシュし、再プログラムする。そして、それは最後のセルについて、セルをテストする。
もし、Ｖ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも大きい場合、Ｉｒｅｆ−ＲＥセルは、Ｖ〔（Ｉｃｅｌｌ−１）〕＞Ｖ〔Ｉｒｅｆ−ＲＥ〕を判断する。もし、Ｖ〔（Ｉｃｅｌｌ−１）〕がＶ〔Ｉｒｅｆ−ＲＥ〕よりも大きい場合、テストはそれが最後のセルであるかを判断する。もし、それが最後のセルであれば、処理は終了する。もし、Ｖ〔（Ｉｃｅｌｌ−１）〕がＶ〔Ｉｒｅｆ−ＲＥ〕よりも低い場合、それはリフレッシュユニット（ＲＵ）からデータを読み込み、ＲＵを消去し、さらにメモリからのデータをＲＵにプログラムし、終了する。
図２９乃至３２は、フラッシュメモリの参考セル側のカレントミラーの概略図であるところ、図２９はハイ電圧チャージロスセルを判断し、図３０はロー電圧チャージゲインセルを判断し、さらに図３１はハイ電圧チャージロスセル及びロー電圧チャージロスセルの両者を判断する。
図３２は、ＳＡ信号電圧に対する図２９乃至３１のカレントミラーＡ、Ｂ、及びＣのＲＷＬ電圧を示す。例えば、参考電流がＩｒｅｆであり、Ｘ＝３／２、ＩｒｅｆＢ＝（３／２）ｘ（Ｉｒｅｆ）であり、Ｙ＝１／２ｘであり、Ｉｒｅｆ−Ｃ＝（１／２）ｘ（Ｉｒｅｆ）である。
図３３乃至図３６は、フラッシュメモリのセル側のカレントミラーを示すところ、図３３はハイ電圧チャージロスセルを判断し、図３４はロー電圧チャージゲインセルを判断し、さらに図３５はハイ電圧チャージロスセル及びロー電圧チャージゲインセルの両者を判断する。
図３６は、ＳＡ信号電圧に対する図３３乃至３５のカレントミラーのＷＬ電圧を示す。
例えば、セル電流はＩｃｅｌｌであり、Ｘ＝２ならばセル電流＝２ｘ（Ｉｃｅｌｌ）、及びＹ＝２／３、ならばセル電流＝（２／３）ｘ（Ｉｃｅｌｌ）である。
図３７は、ＳＡ信号の電流―電圧グラフであり、図３８は、「０」チャージロスセルの参考セル側のカレントミラーのリフレッシュ動作のフロー図である。図３８は、一定のゲート電圧Ｖｇでセルを読み込むことで開始し、カレントミラーＡはＶ〔Ｉｃｅｌｌ−１〕＞Ｖ〔Ｉｒｅｆ〕＞Ｖ〔Ｉｃｅｌｌ−０〕を決定することで０／ハイ電圧又は１／ロー電圧の為にセルを判断する。もし、Ｖ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも大きい場合、他のテストが最後のセルであるかを判断する。もし、それが最後のセルであれば、処理は終了する。もし、テストが最後のセルでないと判断した場合、処理は終了する。もし、テストが最後のセルでないと判断した場合、それは次のセルを読み込み、再度スタートする。しかしながら、Ｖ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも低い場合、原型の「０」ビットを示すＶ〔Ｉｒｅｆ−Ｃ〕＝Ｖ〔（Ｉｒｅｆ）ｘ（Ｙ）〕＞Ｖ〔Ｉｃｅｌｌ−０〕、又はＶ〔Ｉｒｅｆ−Ｃ〕０／ハイ電圧セルを判断する為にカレントミラーＣはセルを判断する。例えば、カレントミラーＡは、Ｉｒｅｆを使用しＹ＝１／２、カレントミラーＣ参考電流はＩｒｅｆ−Ｃ＝（１／２）ｘＩｒｅｆと同一となる。
図３９は、ＳＡ信号の電流―電圧グラフを示し、図４０はセル側のカレントミラーを用いた「１」チャージゲインセルのリフレッシュ動作のフロー図を示す。図４０は、一定のゲート電圧Ｖｇを用いてセルを読み込むことで開始し、その後カレントミラーＡがＶ〔Ｉｃｅｌｌ−１〕＞Ｖ〔Ｉｒｅｆ〕＞Ｖ〔Ｉｃｅｌｌ−０〕を決定することで０／ハイ電圧又は１／ロー電圧の為にセルを判断する処理を示す。もし、Ｖ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも低い場合、他のテストがそれが最後のセルであるかを判断する。もし、それが最後のセルであれば処理は終了する。もしそれが最後のセルでなければ、それは次のセルを読み込み、再度スタートする。
しかしながら、もしＶ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも大きい場合、カレントミラーＢは、リフレッシュが必要なチャージゲインビットを示す原型の「１」ビット又はＶ〔Ｉｒｅｆ−Ｂ〕＝Ｖ〔（Ｉｒｅｆ）ｘ（Ｘ）〕＞Ｖ〔Ｉｃｅｌｌ−１〕を示すＶ〔Ｉｒｅｆ−Ｂ〕＝Ｖ〔（Ｉｒｅｆ）ｃ（Ｘ）〕＜Ｖ〔Ｉｃｅｌｌ−１〕を決定することで１／ロー電圧セルを判断する。もし、カレントミラーＢがＶ〔（Ｉｃｅｌｌ−１）〕がＶ〔Ｉｒｅｆ−Ｂ〕よりも大きいと判断した場合、テストはそれが最後のセルであるかを判断する。もし、それが最後のセルであれば、処理は終了する。もし、それが最後のセルでなければ、処理は次のセルについて再スタートする。しかしながら、もしＶ〔（Ｉｃｅｌｌ−１）〕がＶ〔Ｉｒｅｆ−Ｂ〕よりも低い場合、それはリフレッシュユニット（ＲＵ）からメモリへデータを読み込み、ＲＵを消去し、さらにメモリからのデータをＲＵにプログラムし、終了する。
図４１は、参考セル側のカレントミラーを用いた「１」チャージゲインセル及び「０」チャージロスセルのリフレッシュのフロー図を示す。処理は、一定のゲート電圧Ｖｇを用いて開始し、次にカレントミラーＡは、Ｖ〔Ｉｃｅｌｌ〕＞Ｖ〔Ｉｒｅｆ〕を判断する。もし、Ｖ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも低い場合、カレントミラーＣはＶ〔（Ｉｃｅｌｌ−０）〕＞Ｖ〔Ｉｒｅｆ−Ｃ〕を判断する。もし、Ｖ〔（Ｉｃｅｌｌ−０）〕がＶ〔Ｉｒｅｆ−Ｃ〕よりも低い場合、他のテストはそれが最後のセルであるかを判断する。もし、それが最後のセルであれば、処理は終了する。もし、それが最後のセルでない場合は、それは次のセルを読み込み、処理を再スタートする。しかしながら、もし、Ｖ〔（Ｉｃｅｌｌ−０）〕がＶ〔Ｉｒｅｆ−Ｃ〕よりも大きい場合、それはセルをリフレッシュし、再プログラムする。その後、それは最後のセルであるかをテストする。
もし、Ｖ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも大きい場合、カレントミラーＢは、Ｖ〔（Ｉｃｅｌｌ−１）〕＞Ｖ〔Ｉｒｅｆ−Ｂ〕を判断する。もし、Ｖ〔（Ｉｃｅｌｌ−１）〕がＶ〔Ｉｒｅｆ−Ｂ〕よりも大きい場合、テストはそれが最後のセルであるかを判断する。もし、それが最後のセルならば、処理は終了する。もし、Ｖ〔（Ｉｃｅｌｌ−１）〕がＶ〔Ｉｒｅｆ−Ｂ〕よりも低い場合、それはリフレッシュユニット（ＲＵ）からデータを読み込み、その後、ＲＵを消去し、さらにメモリからのデータをＲＵにプログラムし終了する。
図４２は、１セクタ当たり１Ｍｂｉｔのセクタを２５６個含むフラッシュメモリのセクタ地図を示す。それは、それぞれのセクタが４個のリフレッシュユニット（ＲＵ）含み、それぞれのＲＵが対応するリフレッシュインデックス（ＲＩ）を有することを示す。それぞれの操作において、それがセクタを消去、パワーオン又はスリープモードであろうと、リフレッシュ処理は組み込まれた機能となる。
図４３は、セル側の差異の検出比処理を用いた高閾値電圧チャージロスセルのブロック図を示す。例えば、検出比Ａは１：１であり、検出比Ｂは１：Ｘ、Ｘ＞１、例えばＸ＝２である。
図４４は、ブロック図を示すセル側の差異の検出比処理を用いた低閾値電圧チャージゲインセルのブロック図を示す。例えば、検出比Ａは１：１であり、検出比Ｂは１：Ｙ、Ｙ＜１、例えばＹ＝２／３である。
図４５は、ブロック図を示すセル側の差異の検出比処理を用いた高閾値電圧チャージロスセル及び低閾値電圧チャージゲインセルの両者のブロック図を示す。例えば、検出比Ａは１：１であり、検出比Ｂは１：Ｘ、Ｘ＞１、例えばＸ＝２であり、さらに検出比Ｃは１：Ｙ、Ｙ＜１、例えばＹ＝２／３である。
図４６は、参考セル側の差異の検出比処理を用いた高閾値電圧チャージロスセルのブロック図を示す。例えば、検出比Ａは１：１であり、検出比Ｃは１：Ｙ、Ｙ＜１、例えばＸ＝１／２である。
図４７は、参考セル側の差異の検出比処理を用いた低閾値電圧チャージゲインセルのブロック図を示す。例えば、検出比Ａは１：１であり、検出比Ｂは１：Ｘ、Ｘ＞１、例えばＸ＝３／２である。
図４８は、ブロック図を示す参考セル側の差異の検出比処理を用いた高閾値電圧チャージロスセル及び低閾値電圧チャージゲインセルの両者のブロック図を示す。例えば、検出比Ａは１：１であり、検出比Ｂは１：Ｘ、Ｘ＞１、例えばＸ＝３／２であり、さらに検出比Ｃは１：Ｙ、Ｙ＜１、例えばＹ＝１／２である。
図４９は、参考セル側の差異の検出比処理を用いた高閾値電圧チャージロスセルのブロック図を示す。例えば、Ｉｒｅｆ−Ｒ＝（１／２）ｘ（Ｉｒｅｆ）である。
図５０は、参考セル側の差異の検出比処理を用いた低閾値電圧チャージゲインセルのブロック図を示す。例えば、Ｉｒｅｆ−ＲＥ＝（３／２）ｘ（Ｉｒｅｆ）である。
図５１は、参考セル側の差異の検出比処理を用いた高閾値電圧チャージロスセル、及び低閾値電圧チャージゲインセルの両者のブロック図を示す。例えば、Ｉｒｅｆ−ＲＥ＝（３／２）ｘ（Ｉｒｅｆ）であり、Ｉｒｅｆ−Ｒ＝（１／２）ｘ（Ｉｒｅｆ）である。
図５２は、参考セル側のカレントミラーでのカレントミラー処理を用いて高閾値電圧チャージロスセルをリフレッシュするブロック図を示す。例えば、カレントミラーＡはＩｒｅｆであり、カレントミラーＣ、Ｉｒｅｆ−Ｃ＝（１／２）ｘ（Ｉｒｅｆ）である。
図５３は、参考セル側のカレントミラーでのカレントミラー処理を用いて低閾値電圧チャージゲインセルをリフレッシュするブロック図を示す。例えば、カレントミラーＡはＩｒｅｆであり、カレントミラーＢ、Ｉｒｅｆ−Ｂ＝（３／２）ｘ（Ｉｒｅｆ）である。
図５４は、参考セル側のカレントミラーでのカレントミラー処理を用いて高閾値電圧チャージロスセル及び低閾値電圧チャージゲインセルをリフレッシュするブロック図を示す。例えば、カレントミラーＡはＩｒｅｆであり、カレントミラーＢはＩｒｅｆ−Ｂ＝（３／２）ｘ（Ｉｒｅｆ）であり、さらにカレントミラーＣ、Ｉｒｅｆ−Ｃ＝（１／２）ｘ（Ｉｒｅｆ）である。
図５５は、フロー図を示し、図５６は参考セル側でのリフレッシュ動作で必要なチャージロスビットを示す。
図５５は、参考セル側の「０」セルチャージロスの検出比を用いたリフレッシュアルゴリズムのフロー図を示す。アルゴリズムは、Ｎに０をセットすることで開始する。それは、ＲＩ（Ｎ）を読み込み、状態を判断する。もし、ＲＩ（Ｎ）＝０であれば、Ｎは１によってインクリメントされる。その後、それはＮの値と１０２４を比較する。もし、Ｔｒｕｅならば、それはＲＩ（０）からＲＩ（１０２３）を「１」で消去し、アルゴリズムは最初から再スタートする。もし、Ｆａｌｓｅならば、アルゴリズムはＲＩ（Ｎ）のＮの次の値のＮで再スタートする。
仮に、ＲＩ（Ｎ）＝「１」であれば、それはＲＵ（Ｎ）をリフレッシュする。次に、セルは一定のゲート電圧Ｖｇによって読み込まれ、さらに検出比ＡはＶ〔Ｉｃｅｌｌ〕＞Ｖ〔Ｉｒｅｆ〕を判断する。もし、Ｖ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも大きい場合、それは最後のセルの為にセルをテストする。もし違えば、それは一定のゲート電圧Ｖｇで次のセルを読み込み、検出比Ａを再スタートする。もしそれが最後のセルであれば、それはＲＩ（Ｎ）を「０」でプログラムし、アルゴリズムは終了する。もし、Ｖ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも低い場合、検出比ＣはＶ〔Ｉｃｅｌｌ−０〕＞Ｖ〔（Ｉｒｅｆ）ｘ（Ｙ）〕を判断する。もし、Ｖ〔Ｉｃｅｌｌ−０〕がＶ〔（Ｉｒｅｆ）ｘ（Ｙ）〕よりも低い場合、最後のセルのテストが行われる。もしＦａｌｓｅならば、それは次のセルを一定のゲート電圧Ｖｇで読み込み、さらに検出比Ａを再スタートする。もしＴｒｕｅならば、それはＲＩ（Ｎ）に０をプログラムし、アルゴリズムは終了する。もし、Ｖ〔Ｉｃｅｌｌ−０〕がＶ〔（Ｉｒｅｆ）ｘ（Ｙ）〕よりも高い場合、それはセルをリフレッシュし、再プログラムする。その後、それは最後のセルのテストを行う。もし、Ｆａｌｓｅならば、それは一定のゲート電圧Ｖｇで次のセルを読み込み、さらに検出比Ａを再スタートする。もし、Ｔｒｕｅならば、それはＲＩ（Ｎ）に０をプログラムし、アルゴリズムは終了する。
図５６は、どのビットが検出比Ａ及びＣを用いたリフレッシュが必要かの例を示す。例えば、検出比Ａが１：１であり検出比Ｃが１：Ｙ、Ｙ＝１／２であり、図５６はリフレッシュがどこで行われるかを示す。
図５７及び５８は、どのチャージゲインビットが参考セル側でリフレッシュが必要かのフロー図を示す。
図５７は、参考セル側の「１」セルチャージゲインの為に検出比を用いたリフレッシュアルゴリズムのフロー図を示す。アルゴリズムは、Ｎを０にセットすることで開始する。それは、ＲＩ（Ｎ）を読み、状態を判断する。もし、ＲＩ（Ｎ）＝０ならば、Ｎは１インクリメントされる。その後、それはＮと１０２４を比較する。もし、Ｔｒｕｅならば、それはＲＩ（０）からＲＩ（１０２３）を「１」によって消去し、アルゴリズムは、最初から再スタートする。もし、Ｆａｌｓｅならば、アルゴリズムは次のＮの値の為にＲＩ（Ｎ）を読み、再スタートする。
仮に、ＲＩ（Ｎ）＝「１」であれば、それはＲＵ（Ｎ）をリフレッシュする。次に、セルは一定のゲート電圧Ｖｇによって読み込まれ、検出比ＡはＶ〔Ｉｃｅｌｌ〕＞Ｖ〔Ｉｒｅｆ〕を判断する。もし、Ｖ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも低い場合、それはセルが最後のセルであるかをテストする。もし、Ｆａｌｓｅならば、それは一定のゲート電圧Ｖｇで次のセルを読み込み、検出比Ａを再スタートする。もしそれが最後のセルであれば、それはＲＩ（Ｎ）に０をプログラムし、アルゴリズムは終了する。
もし、Ｖ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも多き場合、検出比ＢはＶ〔Ｉｃｅｌｌ−１〕＞Ｖ〔（Ｉｒｅｆ）ｘ（Ｘ）〕を判断する。もし、Ｖ〔Ｉｃｅｌｌ−１〕がＶ〔（Ｉｒｅｆ）ｘ（Ｘ）〕よりも高い場合、最後のセルの為のテストが行われる。もし、Ｆａｌｓｅならばそれは一定のゲートでＶｇで次のセルを読み込み、検出比Ａを再スタートする。もし、ＴｒｕｅならばそれはＲＩ（Ｎ）を「０」でプログラムし、アルゴリズムは終了する。もし、Ｖ〔Ｉｃｅｌｌ−１〕がＶ〔（Ｉｒｅｆ）ｘ（Ｘ）〕よりも小さい場合、それはＲＵ（Ｎ）のデータをメモリへ読み込み、ＲＵ（Ｎ）を消去し、メモリのデータをＲＵ（Ｎ）にプログラムする。最後に、それはＲＩ（Ｎ）に「０」をプログラムし終了する。
図５８は、どのビットが検出比Ａ及びＢを用いたリフレッシュが必要かの例を示す。例えば、検出比Ａが１：１であり検出日Ｂが１：Ｘ、Ｘ＝３／２であり、図５８はリフレッシュがどこで行われるかを示す。
図５９は、セル側の検出比の「０」チャージロス及び「１」チャージゲインの両者のリフレッシュ動作のアルゴリズムを示す。
図５７は、参考セル側の「０」セルチャージロス及び「１」セルチャージゲインの両者の為に検出比を用いたリフレッシュアルゴリズムのフロー図を示す。
アルゴリズムは、Ｎを０にセットすることで開始し、次にＲＩ（Ｎ）を読む。もし、ＲＩ（Ｎ）＝０ならば、Ｎは１インクリメントされＮ＝１０２４の為にテストする。もし、Ｎが１０２４であれば、それはＲＩ（０）からＲＩ（１０２３）を「１」によって消去し、アルゴリズムは次のＮの値の為にＲＩ（Ｎ）を読み込む。もし、ＲＩ（Ｎ）が１ならば、アルゴリズムはＲＵ（Ｎ）をリフレッシュする。次に、一定のゲート電圧Ｖｇによってセルは読み込まれ、検出比ＡはＶ〔Ｉｃｅｌｌ〕＞Ｖ〔Ｉｒｅｆ〕を判断する。もし、Ｖ〔Ｉｃｅｌｌ〕がＶ〔Ｉｒｅｆ〕よりも低い場合、検出比ＣはＶ〔Ｉｃｅｌｌ−０〕＞Ｖ〔（Ｉｒｅｆ）ｘ（Ｙ）〕を判断する。もし、Ｖ〔Ｉｃｅｌｌ−０〕が高い場合、それはセルをリフレッシュし、再プログラムする。その後、最後のセルの為のテストをする。もし、それが最後のセルでない場合、それは一定のゲート電圧Ｖｇによって次のセルを読み込み、検出比Ａを再スタートする。もしそれが最後のセルならば、それはＲＩ（Ｎ）を「０」でプログラムしアルゴリズムは終了する。
しかしながら、もし、Ｖ〔Ｉｃｅｌｌ〕が高い場合、検出比ＢはＶ〔Ｉｃｅｌｌ−１〕＞Ｖ〔（Ｉｒｅｆ）ｘ（Ｘ）〕を判断する。もし、Ｖ〔Ｉｃｅｌｌ−１〕が高い場合、それは最後のセルの為のテストをする。もし、Ｖ〔Ｉｃｅｌｌ−１〕が低い場合、それはＲＵ（Ｎ）のデータをメモリに読み込み、その後ＲＵ（Ｎ）を消去する。次に、それはメモリからのデータをＲＵ（Ｎ）へプログラムし、ＲＩ（Ｎ）を「０」にプログラムし、終了する。
本発明の変形した実施例では、実際の参考セルの参考セル電流ではなく、Ｉｒｅｆは参考セルの電流レベルで生成されていることも可能である。
本発明の好適な実施例の一つとしては、単一の低いゲート制御電圧は、約０Ｖから約１０Ｖの範囲とすることが可能である。
図２９では、カレント（Ａ）及びカレント（Ｃ）を生成する為にカレントミラーを使用した。カレント（Ａ）は、参考セル電流と同一の値であり、Ｉｒｅｆ及びカレント（Ｃ）は参考セル電流のＩｒｅｆの半分の値である。
本発明はプロセス展開時間を短くし、さらに複雑なプロセスを増やしていない回路設計方法を用いて高いデータ保持力と耐久性を供給する。
当業者がその広い発明のコンセプトを逸脱せずに上記で説明した実施例に変更を加えることは感謝されるであろう。
すなわち、本発明は公開された具体的な例に制限されていない理解され、るが、しかし、添付された請求項によって特定された本発明の精神及び範囲の修正部分をカバーすると意図するものである。
フラッシュハイ電圧（閾値電圧）及び読み込んだ余白のロー電圧の図である。 フラッシュメモリのセル側の検出比を示す図である。 フラッシュメモリのセル側の検出比を示す図である。 フラッシュメモリのセル側の検出比を示す図である。 ＳＡ信号の電圧に対する、図２乃至図４の検出比のＷＬ電圧を示す図である。 フラッシュメモリ側のセルの参考値の検出比の概略図である。 フラッシュメモリ側のセルの参考値の検出比の概略図である。 フラッシュメモリ側のセルの参考値の検出比の概略図である。 ＳＡの信号電圧に対する、図６乃至図８の検出比Ａ、Ｂ、及びＣのＲＷＬ電圧を示すグラフである。 ＳＡ信号の電流―電圧のグラフである。 セル側の検出比を用いた「０」チャージロスセルのリフレッシュ動作の検出比のフロー図である。 ＳＡ信号の電流―電圧のグラフである。 セル側の検出比を用いた「１」チャージゲインセルのリフレッシュ動作の検出比のフロー図である。 セル側の検出比を用いてリフレッシュされる「１」チャージゲインセル及び「０」チャージロスセルの両方のフロー図を示す。 ＳＡ信号の電流―電圧のグラフである。 セル側の検出比を用いた「０」チャージロスセルのリフレッシュ動作のフロー図である。 ＳＡ信号の電流―電圧のグラフである。 参考セル側の検出比を用いた「１」チャージゲインセルのリフレッシュ動作のフロー図を示である。 参考セル側の検出比を用いた「１」チャージゲインセル及び「０」チャージロスセルのリフレッシュ動作のフロー図である。 フラッシュメモリの参考セル側の検出比を示す図である。 フラッシュメモリの参考セル側の検出比を示す図である。 フラッシュメモリの参考セル側の検出比を示す図である。 ＳＡ信号の電圧に対する図２０乃至２２の検出比Ａ、Ｂ、及びＣＲＷＬ電圧のグラフである。 ＳＡ信号の電流―電圧のグラフである。 「０」チャージロスセルのリフレッシュ動作の為の参考セルのフロー図である。 ＳＡ信号の電流―電圧のグラフである。 「１」チャージゲインセルのリフレッシュ動作のフロー図である。 「１」チャージゲインセル及び「０」チャージロスセルの両者のリフレッシュ動作の参考セルのフロー図である。 フラッシュメモリの参考セル側のカレントミラーの概略図である。 フラッシュメモリの参考セル側のカレントミラーの概略図である。 フラッシュメモリの参考セル側のカレントミラーの概略図である。 フラッシュメモリの参考セル側のカレントミラーの概略図である。 フラッシュメモリのセル側のカレントミラーを示す図である。 フラッシュメモリのセル側のカレントミラーを示す図である。 フラッシュメモリのセル側のカレントミラーを示す図である。 フラッシュメモリのセル側のカレントミラーを示す図である。 ＳＡ信号の電流―電圧のグラフである。 「０」チャージロスセルの参考セル側のカレントミラーのリフレッシュ動作のフロー図である。 ＳＡ信号の電流―電圧のグラフである。 セル側のカレントミラーを用いた「１」チャージゲインセルのリフレッシュ動作のフロー図である。 参考セル側のカレントミラーを用いた「１」チャージゲインセル及び「０」チャージロスセルのリフレッシュのフロー図である。 フラッシュメモリのセクタ地図である。 リフレッシュするセルの図である。 リフレッシュするセルの図である。 リフレッシュするセルの図である。 リフレッシュするセルの図である。 リフレッシュするセルの図である。 リフレッシュするセルの図である。 リフレッシュするセルの図である。 リフレッシュするセルの図である。 リフレッシュするセルの図である。 リフレッシュするセルの図である。 リフレッシュするセルの図である。 リフレッシュするセルの図である。 リフレッシュするセルのフロー図である。 リフレッシュが必要な参考セル側のチャージロスビットを示す。 どのチャージゲインビットが参考セル側でリフレッシュが必要かのフロー図である。 どのチャージゲインビットが参考セル側でリフレッシュが必要かのフロー図である。 セル側の検出比の「０」チャージロス及び「１」チャージゲインの両者のリフレッシュ動作のアルゴリズムを示す。

Claims (18)

  1. フラッシュメモリの複数のセルがリフレッシュされる必要があるかの検査方法において、
    前記フラッシュメモリのセルを読み込み、
    任意のセルがリフレッシュされることが必要であるかを判断する為に複数の異なる検出比を使用し、さらに
    リフレッシュが必要と判断された任意のセルをリフレッシュするステップから成る検査方法。
  2. 前記フラッシュメモリの前記セルは単一の一定のゲート電圧のみを用いて読み込まれる、
    請求項１記載の検査方法。
  3. 一の検出比が１：１であり、他の検出比がＸ＞１で１：Ｘである、
    請求項１記載の検査方法。
  4. 一の検出比が１：１であり、他の
    請求項１記載の検査方法。
  5. 前記一定のゲート電圧は約０ボルトから約１０ボルトである、
    請求項１記載の検査方法。
  6. 少なくとも幾つかの前記セルがハイ電圧（閾値電圧）チャージロスセルである、
    請求項１記載の検査方法。
  7. 少なくとも幾つかの前記セルがロー電圧（閾値電圧）チャージゲインセルである、
    請求項１記載の検査方法。
  8. 少なくとも幾つかの前記がハイ電圧（閾値電圧）チャージゲインセルであり、少なくとも幾つかのセルがロー電圧（閾値電圧）チャージロスセルである、
    請求項１記載の検査方法。
  9. フラッシュメモリの複数のセルがリフレッシュされることが必要であるかをテストする方法において、
    テストすべきそれぞれのセルに対して、
    （ａ）テストの対象となるセルを読み込み、
    （ｂ）テストの対象となるセルのセル電流を計測し、第１の検出比でセル電流を変換電圧に変換し、
    （ｃ）参考セル電流レベルを供給し、参考セル電流レベルを参考セルの変換電圧に変換し、
    （ｄ）前記セル電流の前記変換電圧と前記参考セルの前記変換電圧とを比較し、
    （ｅ）（ｉ）前記セル電流の前記変換電圧が前記参考セルの前記変換電圧よりも高い場合、（ａ）から（ｄ）のステップを次のテスト対象となるセルに実行し、
    （ｅ）（ｉｉ）前記セル電流の前記変換電圧が前記参考セルの前記変換電圧よりも高くない場合、前記第１の検出比とは異なる第２検出比で前記セル電流を変換電圧に変換し、前記セル電流の前記変換電圧と前記参考セルの前記変換電圧とを比較し、前記セル電流の前記変換電圧が前記参考セルの前記変換電圧よりも高い場合、前記セルをリフレッシュし、前記セル電流の前記変換電圧が前記参考セルの前記変換電圧よりも高くない場合、（ａ）から（ｄ）のステップを次のテスト対象となるセルに実行するステップから成る検査方法。
  10. ステップ（ａ）の前記フラッシュメモリの前記セルは単一のゲート電圧のみを用いて読み込まれている、
    請求項９記載の検査方法。
  11. テスト対象となる前記セルは、チャージロスセルである、
    請求項９記載の検査方法。
  12. 前記第１の検出比は１：１であり、前記第２の検出比はＸ＞１で１：Ｘである、
    請求項９記載の検査方法。
  13. 前記第１の検出比は１：１であり、前記第２の検出比はＹ＜１で１：Ｙである、
    請求項９記載の検査方法。
  14. フラッシュメモリの複数のセルがリフレッシュされることが必要であるかをテストする方法において、
    テストすべきそれぞれのセルに対して、
    （ａ）テストの対象となるセルを読み込み、
    （ｂ）テストの対象となるセルのセル電流を計測し、第１の検出比でセル電流を変換電圧に変換し、
    （ｃ）参考セル電流レベルを供給し、参考セル電流レベルを参考セルの変換電圧に変換し、
    （ｄ）前記セル電流の前記変換電圧と前記参考セルの前記変換電圧とを比較し、
    （ｅ）（ｉ）前記セル電流の前記変換電圧が前記参考セルの前記変換電圧よりも高い場合、（ａ）から（ｄ）のステップを次のテスト対象となるセルに実行し、
    （ｅ）（ｉｉ）前記セル電流の前記変換電圧が前記参考セルの前記変換電圧よりも高く無い場合、前記第１の検出比とは異なる第２の検出比で前記セル電流を変換電圧に変換し、前記セル電流の前記変換電圧と前記参考セルの前記変換電圧を比較し、前記セル電流の前記変換電圧が前記参考セルの前記変換電圧よりも高い場合、前記セルをリフレッシュし、前記セル電流の前記変換電圧が前記参考セルの前記参考電圧よりも高い場合、ステップ（ａ）から（ｄ）のステップを次のテスト対象となるセルに実行するステップから成る検査方法。
  15. ステップ（ａ）の前記フラッシュメモリの前記セルは単一のゲート電圧のみを用いて読み込まれている、
    請求項１４記載の検査方法。
  16. フラッシュメモリのセルをリフレッシュする為に使用される検出アンプ回路において、
    （ａ）
    （ｉ）セルのセル電流の変換電圧がテストされることに応じる第１のインプット、及び
    （ｉｉ）参考セルの参考セル電流の変換電圧に応じる第２のインプット、
    を含む検出アンプと、
    （ｂ）テストされる前記セルによって補助された複数の電流―電圧コンバーターであって、それぞれの電流―電圧コンバーターは異なる検出比を有し、それぞれの前記電流―電圧コンバーターの前記インプットはテストされる前記セルの前記アウトプットに接続され、それぞれの前記電流―電圧コンバーターの前記アウトプットは前記検出アンプの前記第１のインプットに接続されており、
    （ｃ）供給された時間に一つの前記電流―電圧コンバーターの前記アウトプットと前記検出アンプの前記第１のインプットとが電気的に接続されることを許可するスイッチと、
    前記検出アンプの前記アウトプットは、前記フラッシュメモリの特定のセルをリフレッシュするか否かを判断する為に使用される、
    検出アンプ回路。
  17. フラッシュメモリのセルをリフレッシュする為に使用される検出アンプ回路において、
    （ａ）
    （ｉ）セルのセル電流の変換電圧がテストされることに応じる第１のインプット、及び
    （ｉｉ）参考セルの参考セル電流の変換電圧に応じる第２のインプット、
    を含む検出アンプと、
    （ｂ）テストされる前記セルによって補助された複数の電流―電圧コンバーターであって、それぞれの電流―電圧コンバーターは異なる検出比を有し、それぞれの前記電流―電圧コンバーターの前記インプットは前記参考セル電流レベルの前記アウトプットに接続され、それぞれの前記電流―電圧コンバーターの前記アウトプットは前記検出アンプの前記第２のインプットに接続され、
    （ｃ）供給された時間に一つの前記電流―電圧コンバーターの前記アウトプットと前記検出アンプの前記第２のインプットとが電気的に接続されることを許可するスイッチと、
    前記検出アンプの前記アウトプットは、前記フラッシュメモリの特定のセルをリフレッシュするか否かを判断する為に使用される、
    検出アンプ回路。
  18. フラッシュメモリのセルをリフレッシュする為に使用される検出アンプ回路において、
    （ａ）
    （ｉ）参考セルのセル電流の変換電圧がテストされることに応じる第１のインプット、及び
    （ｂ）複数の参考セルであって、それぞれの参考セルは異なる参考電流を有し、
    （ｃ）供給された時間に一つの前記参考セルの前記アウトプットと前記検出アンプの前記第２のインプットとが電気的に接続されることを許可するスイッチと、
    前記検出アンプの前記アウトプットは、前記フラッシュメモリの特定のセルをリフレッシュするか否かを判断する為に使用される、
    検出アンプ回路。
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