JP2007027699A - 多角形、ラウンド及び円形フリップチップボールグリッドアレイ基板 - Google Patents

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Abstract

【課題】熱による変形を最小化することができる基板を提供する。例えば、製作過程において加えられる熱による基板の反りを最小化することができる基板を提供する。
【解決手段】フリップチップＢＧＡ基板であって、角部が均一に除去されることにより多角形状を有する。また、このフリップチップＢＧＡ基板は、６角形状であってもよい。また、このフリップチップＢＧＡ基板は、角部が同じ曲率半径を有して丸め処理されていてもよい。また、このフリップチップＢＧＡ基板は、円形であってもよい。
【選択図】図４

Description

本発明は、フリップチップボールグリッドアレイ（Flip Chip Ball Grid Array、以下、「フリップチップＢＧＡ」という。）基板に関するもので、より詳細には、四角基板の角部を均等にとり除いて熱変形を最小化させたフリップチップＢＧＡ基板に関する。
従来の端子枠（lead frame）にチップを附着して、チップの接続点（pad）と端子を接続線（bonding wire）で連結した後、樹脂で密封して形成するパッケージは、大きさが大きくて重いし、実装に必要な配線の長さも長くなければならなかった。このような問題を解決するために、エポキシやセラミック基板にチップを附着して丸いソルダーボール（solder ball）を端子として用いるフリップチップＢＧＡパッケージが開発された。
図１ａ乃至図１ｈを参照して、一般的なフリップチップＢＧＡパッケージの製造工程を説明する。図１ａに示すように、半導体チップ１にアルミニウムのパッド２を形成して保護層３で覆う。図１ｂに示すように、スパッタリング（sputtering）工程を用いて金属層（金属箔）４を形成してパッド２と接続させる。図１ｃに示すように、パッド２部位だけ開かれるようにホトレジスト５で塗布する。図１ｄに示すように、ホトレジスト５の開かれたパッド２部位に鉛メッキ６をする。図１ｅに示すように、覆われたホトレジスト５をとり除く。図１ｆに示すように、鉛メッキ６された以外の領域の金属層４をエッチングでとり除く。図１ｇに示すように、熱を加えて鉛メッキ６を丸く加工する。
図１ｈに示すように、このような方法によって製作されたバンプチップをフリップチップＢＧＡ基板８に接合する。接合方法は、リフロー（reflow）装置に入れて、基板８を高温で加熱して鉛メッキ６をとかした後、フリップチップＢＧＡ基板８の接触パッド１１とチップ１のパッド２を接続する。そして、アンダーフィル（underfill）工程によって樹脂を上記フリップチップＢＧＡ基板８と上記チップ１との間に充填する。
上述したように、フリップチップＢＧＡの製造工程中には、上記図１ｇのように熱を加えて鉛メッキ６を丸くする工程、そして、図１ｈのようにリフロー工程過程から上記フリップチップＢＧＡ基板８に多い熱が加えられる。特に、リフロー工程では、上記鉛メッキ６をとかさなければならないので一般的に２２５℃ほどの高温が加えられるが、これにより上記フリップチップＢＧＡ基板８の反り（warpage）が発生する。
図２は、従来のフリップチップＢＧＡパッケージの斜視図である。従来のフリップチップＢＧＡ基板８は一般的に四角形に形成される。図３は、上記フリップチップＢＧＡ基板８の製作後、発生した反りの発生程度を示す図面である。図３から分かるように、フリップチップＢＧＡ基板８の縁部で反りの程度が一番大きく現われて、熱により凹（concave）形状に反ることになる。特に、ＵＴＦＣＢ（Ultra Thin Flexible Circuit Board）のようにコアの厚さが０．４ｍｍ以下の薄型基板では、図３に示されているように、このような熱による反りがさらに発生する。
このような反りは、フリップチップＢＧＡ基板８の厚さが薄いほど増加する。したがって、最近基板の小型化及び高機能化の趨勢に伴ってますます薄型化になって行く基板において、このような熱による反りはチップの実装を難しくするだけでなく、チップが基板から薄利される問題点を引き起こすこともある。また、このような反りは基板の薄型化において障害になっている。
上記課題を解決するために、本発明の第１の実施例によるフリップチップＢＧＡ基板は、フリップチップＢＧＡパッケージに用いられる基板において上記基板は、角部が均一に除去されることで多角形状を有することを特徴とする。このように従来のフリップチップＢＧＡ基板の角部をとり除くことで熱による基板の反りを最小化することができるようになる。上記基板は、６角、８角形など多様に形成されることができる。
本発明の第２の実施例によるフリップチップＢＧＡ基板は、フリップチップＢＧＡパッケージに用いられる基板において上記基板は、角部が同じか近似した曲率半径を有して丸め処理される。
本発明の第３の実施例によるフリップチップＢＧＡ基板は、フリップチップＢＧＡパッケージに用いられる基板において上記基板は、円形であることを特徴とする。
以上の説明から明らかなように、フリップチップＢＧＡ基板を多角形、ラウンド及び円形に製作することで、熱による変形を最小化することができる。また、本発明によるフリップチップＢＧＡ基板は、製作過程にて加えられる熱による基板の反りを最小化するために、基板の角部をとり除いて多角形状にするとかラウンドまたは円形に製作したことを特徴とするが、基板の反りを防止することで、基板の薄型化ができるだけではなくチップが基板から離脱される可能性が減るので信頼性の優れた基板を提供することができる。
以下では、添付された図面を参照して、本発明の一実施例による角部をとり除いた基板に対して説明する。図４は、本発明の実施例による角部がラウンドされたフリップチップＢＧＡ基板１０を示す図面である。上記フリップチップＢＧＡ基板１０は、４個の角部それぞれが同じくラウンド処理されている。それぞれの角部の曲率半径は同じか近似に処理することで、熱による反りを最大限に防止することが好ましい。また、曲率半径を大きく形成して基板を最大限円形に形成するのが反りを最大限防止できるが、これに関しては下の実験を通じて説明する。上記フリップチップＢＧＡ基板１０は、ＢＯＣ（Board On Chip）、ＣＳＰ（Chip Scale Package）、ＵＴＦＣＢ（Ultra Thin Flexible Circuit Board）などに用いられる基板でありうる。また上記基板１０は、６層以上の多層に形成されることもできる。
図５は、本発明の他の実施例による多角形形状のフリップチップＢＧＡ基板２０を示す図面である。図５に示されているフリップチップＢＧＡ基板２０は、６角形状を有する。勿論、本発明が６角形に限定されるのではなく、基板の角部を最大限とり除くことで熱による変形を最小化することができる構成であれば、８角、１２角形などの多角形もよい。また、角の数を最大限多く形成して基板の形状が円形に近くすることが好ましい。
図６は、本発明のさらに他の実施例による円形フリップチップＢＧＡ基板３０を示す図面である。図６に示されているように、基板を円形に形成すると、角部が除去されるので熱による反りが最小化になる。上記フリップチップＢＧＡ基板１０、２０、３０の角部をとり除く方法は、一般的なソーイング（sawing）またはルータ（router）を用いることができる。特に、上述した本実施例のようにフリップチップＢＧＡ基板１０、２０、３０を多角、ラウンドまたは、円形に形成するためにはルータが好ましい。また、基板が薄型化される場合には金型を用いたパンチングを使用することもできる。
以下、実験を通じて、上記実施例の基板の形状に応じた熱の変化による基板の反りに関して説明する。
実験の条件
コアの厚さが０．１ｍｍであり、大きさが３７．５ｍｍ×３７．５ｍｍであるポリマー系列のフリップチップＢＧＡを６層に積層した後、温度を１７５℃から２５℃に下げた。
ラウンド形状のフリップチップＢＧＡ基板１０を用いて熱による基板の反りを測定した。
多角形状のフリップチップＢＧＡ基板２０を用いて熱による基板の反りを測定した。
円形フリップチップＢＧＡ基板３０を用いて熱による基板の反りを測定した。
比較例
図２のように正方形形状のフリップチップＢＧＡ基板を用いて熱による基板の反りを測定した。
実験結果
実施例に応じた基板の反りは、図７ａ乃至図７ｃに示されている。そして、比較例に応じた従来基板の熱による反りは図３に示されている。図３、及び、図７ａ乃至図７ｃでの（＋）符号は、基板の上向の反りを示し、（−）符号は、基板の下向の反りを示す。
図１に示した比較例のように、従来の四角形状の基板はそれぞれの角部に反りが集中的に発生することが分かる。図７ａ乃至図７ｃによれば、実施例１であるラウンド形状の基板より、実施例２である多角形状の基板の方が、熱による変形が少ないことが分かる。また、実施例２である多角形状の基板より、実施例３である円形基板の方が熱による変形が少ないことが分かる。比較例に対する実施例１乃至実施例３の反りの相対的割合を次の表１に示した。
上記の表１から分かるように、基板の角部が除去された程度に応じてすなわち、ラウンド、多角形、円形基板に向かって行くほど熱による基板の反りの程度が減ることが分かる。
以上、本実施形態によれば、基板の熱による変形が減少するので基板の薄型化が可能なだけでなく、チップが基板から離脱される可能性が減るので信頼性が優れた基板を提供することができる。
以上のような内容は、本発明の技術的思想を具現する実施例に過ぎなく、本発明は上記のような実施例に限定されないし、本発明の技術的思想を具現する限り、どんな実施例または変更例も本発明の範囲に属することと解釈されるべきである。
一般的なフリップチップＢＧＡパッケージの製造工程を示す断面図である。 一般的なフリップチップＢＧＡパッケージの製造工程を示す断面図である。 一般的なフリップチップＢＧＡパッケージの製造工程を示す断面図である。 一般的なフリップチップＢＧＡパッケージの製造工程を示す断面図である。 一般的なフリップチップＢＧＡパッケージの製造工程を示す断面図である。 一般的なフリップチップＢＧＡパッケージの製造工程を示す断面図である。 一般的なフリップチップＢＧＡパッケージの製造工程を示す断面図である。 一般的なフリップチップＢＧＡパッケージの製造工程を示す断面図である。 従来の基板から発生する熱による反りの分布を示す図面である。 従来の薄板フリップチップボールグリッドアレイ基板から発生する熱による反りの分布を示す図面である。 本発明の実施例によるラウンド型フリップチップボールグリッドアレイ基板１０を示す概略図である。 本発明の他の実施例による多角形フリップチップボールグリッドアレイ基板２０を示す概略図である。 本発明のさらに他の実施例による円形フリップチップボールグリッドアレイ基板３０を示す概略図である。 ラウンド型フリップチップボールグリッドアレイ基板１０から発生した熱による反りの分布を示す図面である。 多角形フリップチップボールグリッドアレイ基板２０から発生した熱による反りの分布を示す図面である。 円形フリップチップボールグリッドアレイ基板３０から発生した熱による反りの分布を示す図面である。
符号の説明
１ 半導体チップ
２ パッド
３ 保護層
４ 金属層
５ ホトレジスト
６ 鉛メッキ
８ フリップチップＢＧＡ基板
１０ フリップチップＢＧＡ基板
１１ 接触パッド
２０ フリップチップＢＧＡ基板
３０ フリップチップＢＧＡ基板

Claims (4)

  1. フリップチップＢＧＡパッケージに用いられる基板において、
    前記基板は、角部が均一に除去されることにより多角形状を有するフリップチップＢＧＡ基板。
  2. 前記フリップチップＢＧＡ基板は、６角形状を有する請求項１に記載のフリップチップＢＧＡ基板。
  3. フリップチップＢＧＡパッケージに用いられる基板において、
    前記基板は、角部が同じ曲率半径を有して丸め処理されたフリップチップＢＧＡ基板。
  4. フリップチップＢＧＡパッケージに用いられる基板において、
    前記基板は、円形であるフリップチップＢＧＡ基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10211175B2 (en) 2012-11-30 2019-02-19 International Business Machines Corporation Stress-resilient chip structure and dicing process

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080014911A1 (en) * 2006-07-13 2008-01-17 Jonathan William Medved Group sharing of media content
JP6269573B2 (ja) * 2015-05-18 2018-01-31 株式会社デンソー 半導体装置
US10090259B2 (en) * 2015-12-26 2018-10-02 Intel Corporation Non-rectangular electronic device components
KR20210028773A (ko) * 2019-09-04 2021-03-15 삼성디스플레이 주식회사 표시 장치
KR20210138223A (ko) 2020-05-12 2021-11-19 삼성전자주식회사 반도체 패키지

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3519453B2 (ja) * 1994-06-20 2004-04-12 富士通株式会社 半導体装置
JP3550787B2 (ja) * 1995-03-30 2004-08-04 株式会社エンプラス Ｉｃソケット
JP3170199B2 (ja) * 1996-03-15 2001-05-28 株式会社東芝 半導体装置及びその製造方法及び基板フレーム
US6166435A (en) * 1998-12-10 2000-12-26 Industrial Technology Research Institute Flip-chip ball grid array package with a heat slug
US6664620B2 (en) * 1999-06-29 2003-12-16 Intel Corporation Integrated circuit die and/or package having a variable pitch contact array for maximization of number of signal lines per routing layer
TW565529B (en) * 2002-01-24 2003-12-11 Scs Hightech Inc Probe card and method for testing the proceed function or speed of electronic devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10211175B2 (en) 2012-11-30 2019-02-19 International Business Machines Corporation Stress-resilient chip structure and dicing process

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