JP2007019430A

JP2007019430A - 半導体装置

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Publication number: JP2007019430A
Application number: JP2005202159A
Authority: JP
Inventors: Hirofumi Osawa; 弘文大澤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2005-07-11
Filing date: 2005-07-11
Publication date: 2007-01-25
Anticipated expiration: 2025-07-11
Also published as: JP4680703B2

Abstract

【課題】実装の信頼性向上、狭ピッチ化対応、アンダーフィルレスの実現等を目的とする。
【解決手段】半導体装置は、配線１１を有する絶縁性基板１と、絶縁性基板１上に実装され、かつ絶縁性基板１側の面に電極２１を有する半導体素子２とを備える。絶縁性基板１は配線１１に至る円錐台形状のビアホールＢを有する。ビアホールＢは半導体素子２側の径ｄ１が配線１１側の径ｄ２よりも大きく、かつ電極２１の径ｄ３以上の大きさである。電極２１はビアホールＢ内に充填された導電材３を介して配線１１に接続されている。
【選択図】図１

Description

本発明は、ＬＳＩ（Large Scale Integration ）等の半導体素子が絶縁性基板上に表面実装された構造を有する半導体装置に関する。

リードのない半導体素子、例えばＬＧＡ（Land Grid Array ）、ＢＧＡ（Ball Grid Array ）、ＣＳＰ（Chip Scale Package）、ウエハレベルＣＳＰ、ＱＦＮ（Quad Flat Non-leaded package）等のパッケージやベアチップをＰＷＢ（Printed Wiring Board）やＦＰＣ（Flexible Printed Circuit）に表面実装する際に、その接合に用いられる半田とパッケージ樹脂との間で線膨張係数の差が生じることによって、接合強度の信頼性に問題が発生することがある。

図面を参照しながら、具体的に説明する。図４は従来の半導体装置を模式的に示す断面図である。図４に示す半導体装置は、ＰＷＢやＦＰＣ等の基板100 と、基板100 上にそれぞれ表面実装されたＢＧＡ110 およびＬＧＡ120 とを備える。ＢＧＡ110 の電極111 は半田ボール130 を介して基板100 のランド101 に接続され、ＬＧＡ120 の電極121 は半田131 を介して基板100 のランド101 に接続されている。ＢＧＡ110 やＬＧＡ120 を表面実装する際に、ＢＧＡ110 やＬＧＡ120 のパッケージ樹脂、半田130,131 および基板100 それぞれの線膨張係数の差によって、半田130,131 にクラック140 が生じたり、電極111,121
やランド101 と半田130,131 との接合部141 に剥離が生じたりするおそれがある。そのため、ＢＧＡ110 やＬＧＡ120 と基板100 との間にアンダーフィル材を充填することにより線膨張係数の差を緩和させて、クラック等の発生を防いでいる。しかし、アンダーフィル材の充填は工数を増加させるだけでなく、コストを上昇させる。

フリップチップやウエハレベルＣＳＰをアンダーフィル材などの特殊な材料を用いることなく接続信頼性の高い実装を可能とするビルドアップ配線板が特許文献１に開示されている。
特開2001-223469 号公報

しかし、特許文献１のビルドアップ配線板では半田ボールを介して電子部品が実装されているので、接続信頼性が不充分であり、十分な接続信頼性を確保するためにアンダーフィル材が必要となる。また、隣接する半田ボールの間隔を確保するために、半田ボールが接触するランドの狭ピッチ化が困難であるので、近年の高密度実装の対応が限界に達しつつある。さらに、急速に進む鉛フリー半田化により、高品質かつ高信頼の実装をなお一層困難にしつつある。

本発明は、実装の信頼性向上、狭ピッチ化対応、アンダーフィルレスの実現等を目的とする。

本発明の半導体装置は、配線を有する絶縁性基板と、前記絶縁性基板上に実装され、かつ前記絶縁性基板側の面に電極を有する半導体素子とを備える。前記絶縁性基板は前記配線に至る円錐台形状のビアホールを有する。前記ビアホールは前記半導体素子側の径が前記配線側の径よりも大きく、かつ前記電極の径以上の大きさである。前記電極は前記ビアホール内に充填された導電材を介して前記配線に接続されている。

本発明では、半導体素子側におけるビアホールの径が半導体素子の電極の径以上であり、ビアホール内に充填された導電材の上に電極が配置される。また、ビアホール内に充填された導電材の形状が円錐台形状である。したがって、電極と導電材とが一体化となり、電極と導電材との間で線膨張係数の差が生じた場合でも、クラックや剥離が起こり難い。すなわち、実装の信頼性が向上するとともに、アンダーフィルレスを実現することが可能となる。

また、半田ボールが不要となるとともに、導電材のリフロー時におけるセルフアライメントにより狭ピッチ化が可能となるので、高密度実装に対応することができる。

図面を参照しながら、本発明の実施形態を説明する。図１は本実施形態の半導体装置を模式的に示す断面図である。本実施形態の半導体装置は、絶縁性基板１と、絶縁性基板１上に実装され、かつ絶縁性基板１側の面に電極２１を有する半導体素子２とを備える。

半導体素子２としては、例えば、ＬＳＩ、ＩＣ（Integrated Circuit）などを用いることができる。半導体素子２は、半導体ベアチップであってもよく、また半導体ベアチップが樹脂により封止されたパッケージであっても良い。より具体的な半導体素子２はＬＧＡ、ＣＳＰ、ウエハレベルＣＳＰ、ＱＦＮ等であり、エリア型パッケージやフリップチップ実装されたパッケージでも良い。また、複数の部品が搭載されたモジュールや複数個の半導体素子が搭載された、ＳｉＰ（System in Package ）などのパッケージでも良い。

絶縁性基板１は、第１絶縁層１ａと第２絶縁層１ｂとが積層された構造を有する。絶縁層１ａ，１ｂは、絶縁性樹脂、あるいはフィラーと絶縁性樹脂との混合物等を用いて形成される。絶縁性樹脂としては、熱硬化性樹脂や光硬化性樹脂を用いることができる。例えば、エポキシ樹脂、フェノール樹脂、シアネート樹脂、フッ素樹脂、ＰＴＦＥ（ポリ四フッ化エチレン）、ＰＰＯ（ポリフェニレンオキサイド）、ＰＰＥ（ポリフェニレンエーテル）等の樹脂、あるいはこれらの樹脂を変性させた樹脂を用いることができる。フィラーとしては、アルミナ、マグネシア、窒化ホウ素、窒化アルミ、窒化珪素、テトラフルオロエチレン、シリカなどを用いることができる。絶縁層１ａ，１ｂは、分散剤、着色剤、カップリング剤、離型剤などをさらに含んでいてもよい。

絶縁性基板１は所定パターンの配線１１を有する。配線１１は、電気伝導性を有する材料から形成され、例えば、金属箔や導電性樹脂組成物、金属板を加工したリードフレームを用いて形成される。

絶縁性基板１は配線１１に至る円錐台形状（言い換えれば、断面視において台形状）のビアホールＢを有する。ビアホールＢ内の壁面は傾斜面であり、半導体素子２側におけるビアホールＢの径ｄ１が配線１１側の径ｄ２よりも大きく設定されている。言い換えれば、半導体素子２側から配線１１側へと径が次第に縮小するビアホールＢが絶縁性基板１に形成されている。

ビアホールＢの傾斜面およびビアホールＢから露出した配線１１の部分には、銅めっき膜などのめっき膜１２が形成されている。また、ビアホールＢ内には導電材３が充填され、導電材３がめっき膜１２を介して配線１１に接続される。本実施形態では、ビアホールＢの傾斜面およびビアホールＢから露出した配線１１の部分にめっき膜１２が形成されているので、めっき膜１２の上に形成された導電材３がビアホールＢから脱落し難い。

ビアホールＢ内に充填された導電材３は円錐台形状を有する。また、半導体素子２側におけるビアホールＢの径ｄ１は半導体素子２の電極２１の径ｄ３以上の大きさとなるように設定されている。したがって、ビアホールＢ内の導電材３は電極２１の少なくとも下面全面に接するので、接続信頼性が高い。また、半導体素子２の電極２１が導電材３と一体化され、導電材３が断面視において楔を打ち込んだ形状を有するので、電極２１、導電材３および配線１１の間で線膨張係数の差が生じた場合でも、クラックや剥離が起こり難い。すなわち、実装の信頼性が向上するとともに、アンダーフィルレスを実現することができる。

ビアホールＢ内に充填する導電材３としては、半田金属が好ましい。プリソルディングの半田金属がリフローするときに、半導体素子２のセルフアライメント機能が高まるので、高密度で実装ができる。したがって、狭ピッチの実装が可能となる。Sn3Ag0.5Cu等の鉛フリー半田では、一般に、セルフアライメント機能が利きにくく、位置精度が悪い。また、鉛フリー半田は濡れ性が悪く、硬いので、リフロー後にクラックが発生し易い。しかし、本実施形態では、ビアホールＢ内の導電材３が電極２１の少なくとも下面全面に接しているので、鉛フリー半田であってもセルフアライメント機能が利き易い。また、上述の通り、実装の信頼性が高いので、リフロー後にクラックが発生し難い。

本実施形態では、半田金属を用いてバンプをビアホールＢ内に直接形成している。言い換えれば、実装パッドをランドレスビア構造にして、ビアホールＢ内に半田をプリソルディングしている。したがって、半田ボールが不要となるので、狭ピッチの実装が可能となる。例えば、半導体素子２の電極２１の径が２５０μｍ程度のとき、半田ボールの径は３００μｍ程度となるので、狭ピッチの実装が困難である。しかし、本実施形態では、半導体素子２側におけるビアホールＢの径ｄ１を電極２１の径と同程度にすることができるので、半田ボールを用いた場合よりも狭ピッチの実装が可能となる。また、半田ボールが不要となるので、半田ボールを形成するための工程やコストを削減することができる。

絶縁性基板１の半導体素子２側の面にはソルダレジスト４が形成されている。ビアホールＢ内に導電材３を充填する前に、ビアホールＢ以外の領域にソルダレジスト４を予め形成することにより、ビアホールＢ内にのみ導電材３を充填することができる。

次に、本実施形態の半導体装置の製造工程について説明する。図２および図３は本実施形態の半導体装置の製造工程を模式的に示す断面図である。まず、図２（ａ）に示すように、一方面に銅箔１０が形成された第１絶縁層１ａと、一方面に銅配線などの配線１１が形成された第２絶縁層１ｂとを用意する。銅箔１０や配線１１の形成は、サブトラクティブ法、セミアディティブ法、フルアディティブ法などによって行なうことができる。

図２（ｂ）に示すように、第１絶縁層１ａと第２絶縁層１ｂとを貼り合わせた後、炭酸ガスレーザー、ＹＡＧレーザー、エキシマレーザーなどを用いて第１絶縁層１ａにレーザー加工を行なう。レーザー加工により第１絶縁層１ａに円錐台形状のビアホールＢが形成され、配線１１の一部がビアホールＢから露出する。ビアホールＢの頂角θは１°以上６０°以下程度である。また、ビアホールＢの深さは２５μｍ以上１００μｍ以下であり、ビアホールＢの銅箔１０側の径は３５μｍ以上３００μｍ以下である。さらに、ビアホールＢのピッチは１００μｍ以上５００μｍ以下である。

図２（ｃ）に示すように、第１絶縁層１ａの表面に、無電解めっきまたは電解めっきによって、めっき膜１２を形成する。図２（ｄ）に示すように、ドライフィルムタイプまたは液状タイプのフォトレジスト１３を第１絶縁層１ａ上に形成する。フォトリソグラフィ法を用いて、図２（ｅ）に示すように、フォトレジスト１３のパターニングを行なう。

図３（ａ）に示すように、フォトレジスト１３に覆われためっき膜１２の部分を残し、その他のめっき膜１２の部分をエッチングする。その後、フォトレジスト１３を剥離する。図３（ｂ）に示すように、印刷法などにより、ビアホールＢ以外の領域にソルダレジスト４を形成する。ソルダレジスト４を形成する前または形成した後に、ニッケル金、ダイレクト金、水溶性プリフラックス、スズ、半田プリコートなどを用いて、表面処理を行なう。

図３（ｃ）に示すように、ビアホールＢ内に第１半田ペースト３１を印刷する。さらに、図３（ｄ）に示すように、第１半田ペースト３１上に第２半田ペースト（またはタック保持用のフラックス）３２を印刷する。チップマウンター（不図示）を用いて、図３（ｅ）に示すように、半導体素子２の電極２１がビアホールＢ内に配置されるように半導体素子２を実装した後、半田のリフローを行なう。リフロー条件は、鉛フリー半田ではピーク温度を２４５℃程度とし、共晶半田ではピーク温度を２２０℃程度とする。リフローによって、半田ペースト３１，３２中に含まれているフラックスの分だけ体積が減少する。また、リフロー時のセルフアライメント機能により半導体素子２の電極２１がビアホールＢ内に嵌まり、半田と一体化する。半田と一体化した電極２１は、ｘ，ｙ，ｚそれぞれの三次元方向の線膨張に対してマージンがあるので、クラックや剥離が生じにくい。

以上、実施形態に基づいて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態は例示であり、それらの各構成要素や各処理プロセスの組合せに、さらにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。例えば、本実施形態では、絶縁性基板１が第１絶縁層１ａと第２絶縁層１ｂの二層が積層された構造を有する場合について説明したが、絶縁性基板は三層以上の絶縁層が積層された多層構造を有していても良く、あるいは単層の絶縁層のみを有していても良い。また、本発明の半導体装置は、電子部品が絶縁性基板の内部に配置された部品内蔵モジュール（例えば特開2002-290051 号公報を参照）であっても良い。

本発明の半導体装置は、ＩＣなどの半導体素子が表面実装されたプリント基板として利用することができる。例えば、液晶モジュールなどのフラットパネルディスプレイモジュールにおける周辺回路の実装に利用することができる。具体的には、液晶ドライバＩＣが実装されたＦＰＣなどに利用することができる。本発明の半導体装置は、高密度実装に対応することができるので、モバイル液晶などのモバイル機器全般に適用することができる。

本実施形態の半導体装置を模式的に示す断面図である。本実施形態の半導体装置の製造工程を模式的に示す断面図である。本実施形態の半導体装置の製造工程を模式的に示す断面図である。従来の半導体装置を模式的に示す断面図である。

符号の説明

１絶縁性基板
１ａ第１絶縁層
１ｂ第２絶縁層
２半導体素子
３導電材
４ソルダレジスト
１０銅箔
１１配線
１２めっき膜
１３フォトレジスト
２１電極
３１第１半田ペースト
３２第２半田ペースト
１００基板
１０１ランド
１１０ＢＧＡ
１１１電極
１２０ＬＧＡ
１２１電極
１３０半田ボール
１３１半田
１４０クラック
１４１接合部

Claims

配線を有する絶縁性基板と、前記絶縁性基板上に実装され、かつ前記絶縁性基板側の面に電極を有する半導体素子とを備えた半導体装置であって、
前記絶縁性基板は前記配線に至る円錐台形状のビアホールを有しており、前記ビアホールは前記半導体素子側の径が前記配線側の径よりも大きく、かつ前記電極の径以上の大きさであり、前記電極は前記ビアホール内に充填された導電材を介して前記配線に接続されている半導体装置。
前記導電材は前記ビアホールの傾斜面および底面に形成されためっき膜を介して前記配線に接続されている請求項１に記載の半導体装置。
前記導電材は半田金属を含有する請求項１に記載の半導体装置。