JP2006513564A - 基板に超高周波接続部を有する素子 - Google Patents

基板に超高周波接続部を有する素子 Download PDF

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Abstract

本発明は、超高周波モジュールの基板で信号接続される場合のコンタクト技術に関する。該超高周波モジュールは、とりわけマイクロ波モジュールないしはミリメートル波モジュールである。該超高周波モジュールには、ａ）少なくとも２つの誘電性の層とメタライゼーション面とスルーコンタクトとを有する多層基板、およびｂ）該多層基板の上面に配置されたチップが含まれている。該チップはＨＦ接続部によって相互に電気的に接続されており、かつメタライゼーション面の構造体と電気的に接続されている。該ＨＦ接続部は少なくとも２つの導体路によって構成されており、該導体路には扇状の拡開部が設けられている。本発明によって、外部コンタクト間の間隔を小さくしてチップと多層基板とを簡単にコンタクトすることができる。

Description

本発明は、超高周波モジュールの基板で信号接続を行う場合のコンタクト技術と、該超高周波モジュールのためのコンタクト技術とに関する。前記超高周波モジュールは、たとえばマイクロ波モジュールないしはミリメートル波モジュールである。
１ＧＨｚ〜３０ＧＨｚの間の周波数領域は、マイクロ波領域（ＭＷ領域）と称される。３０ＧＨｚ以上の周波数領域は、ミリメートル波領域（ｍｍＷ領域）と称される。超高周波モジュールが高周波モジュールと異なる点はとりわけ、５ＧＨｚ以上の超高周波回路では通常、マイクロストリップ線路およびコプレーナ線路等の「導波路」が使用されるということである。
超高周波モジュールは、１〜１００ＧＨｚの周波数領域で使用すべきアプリケーションで異なる機能を果たす集積された電子的構成素子である。このような構成素子は一般的に、たとえばテレビジョン衛生受信等のデータ伝送システム、ローカルの無線データネットワーク‐ＬＡＮ（Local Area Network）、ＷＬＡＮ（Wireless LAN）、ブルートゥース（Bluetooth）、たとえばマルチプレクサ、変調器および送受信ユニット等の光学的モジュール‐レーダモジュールおよび広帯域通信用のフロントエンドモジュール、たとえばＬＭＤＳ（Local Multimedia Distribution System）およびベースステーション用の指向性無線装置で使用される。
ミリメートル波領域で動作するモジュールは現在、たいていは薄膜基板を基礎として薄膜基板に集積される回路によって製造される。それと同時に、薄膜基板は１つまたは複数のチップ構成素子を担持する。このチップ構成素子は担体基板に、ボンディングワイヤまたはフリップチップ技術によって固定され、該担体基板と電気的に接続される。チップ構成素子と基板との間のコンタクト経路を可能な限り短く抑えることにより、とりわけ開放的な信号伝送線路を含む構成素子を充填材によってカプセル化する際に現れる信号損失を最小にすることができる。
コストが比較的高いことを理由として、半導体チップ構成素子のチップ面積は非常に小さく抑えられる。したがってそれに相応して、この種の構成素子の外部コンタクトの寸法が小さくなる。マイクロ波ＩＣのコンタクトの大きさは通常、約５０〜１００μｍであり、外部コンタクト間の間隔は、１００〜２５０μｍの間で異なり、技術的な理由に起因する、基板に設けられるスルーコンタクト間の最小間隔は約２２５μｍとなる。原則的には、マイクロ波ＩＣの外部コンタクトの間隔をスルーコンタクト間の最小間隔に適用することは可能である。しかしこのことは、チップ面積が不所望に拡大されることに繋がる。別の問題は、技術上の理由から基板内部または基板上面に取り付けられる導体路を任意に微細にできないことである。
本発明の課題は、マイクロ波モジュールないしはミリメートル波モジュールに設けられるモジュールコンポーネント間のコンタクト技術を改善し、モジュール基板内のスルーコンタクト間の必要な最小間隔を維持しつつ、外部コンタクト間に小さい間隔を有する半導体チップ構成素子とモジュール基板内の金属構造体とをコンタクトできるようにすることである。
前記課題は本発明において、請求項１の特徴を有する構成素子によって解決される。本発明の有利な実施形態は、別の請求項に記載されている。
本発明では、次のようなコンタクトを有する構成素子が提供される。すなわち、多層基板と、該多層基板の上面に配置された少なくとも１つのチップとが設けられており、該チップの下面に少なくとも２つの外部コンタクトが設けられており、前記外部コンタクトは該多層基板と電気的に接続されている構成素子が提供される。該多層基板は、相互に直接積層されて配置された少なくとも２つの誘電性の層を有しており、前記誘電性の層の上、下方および間にメタライゼーション面が設けられている。各誘電性の層には、２つの異なるメタライゼーション面を接続するために少なくとも２つのスルーコンタクト（ＤＫ１，ＤＫ２）が設けられている。最上位の誘電性の層に設けられたスルーコンタクト間の最小間隔ｂは、比較的下方にある層に設けられたスルーコンタクト間の最小間隔ｃに等しく選択されるか、または最小間隔ｃより小さく選択されるｂ≦ｃ。
上記の外部コンタクトのうち少なくとも２つの相互間の間隔ａは、誘電性の層におけるスルーコンタクト間の最小間隔ｂまたはｃより小さい。
該構成素子の表面には保護層が配置されている。この保護層はチップ上に設けられ、該チップを環境の影響から保護するように構成される。保護層の別の役割は、後に取り付けるべき別のカバーの流体の充填材がチップ下方に流れ、アクティブなＩＣ回路に接触するし、チップの誤機能とりわけチップの離調または故障に繋がるのを回避することである。
本発明による構成素子は、電気的な導体路間に少なくとも１つの高周波接続部または超高周波接続部（ＨＦ接続部）を有する。これは、多層基板のメタライゼーション面に設けられた、前記少なくとも１つのチップの外部コンタクトおよび／または前記メタライゼーション面の構造体から選択される。高周波接続部または超高周波接続部は、相互に電気的に接続されていない少なくとも２つの導体路を有しており、多層基板に設けられた１つまたは複数のメタライゼーション面に配置されている。高周波接続部または超高周波接続部は少なくとも１つのメタライゼーション面に、導体路の扇状の拡開部（Auffaecherung）を有する。基板の上面または下面にあるＨＦ接続部およびＤＣ接続部の少なくとも一部を基板に埋め込むか、またはすべての信号伝送線路を基板に埋め込むことができる。本発明による導体路の扇状の拡開部は、チップ面下方にある最上位のメタライゼーション面に設けられるか、または誘電性の層間に設けることもできる。
ＨＦ接続部はたとえば、同一のチップの少なくとも２つの外部コンタクトを接続する。さらに、ＨＦ接続部によってチップの少なくとも１つの外部コンタクトと、多層基板の上面に配置された別のチップの少なくとも１つの外部コンタクトと接続することもできる。またＨＦ接続部によって、多層基板にあるメタライゼーション面のうち１つに配置された少なくとも１つの金属構造体を、チップの少なくとも１つの外部コンタクトと接続するか、または、多層基板にあるメタライゼーション面のうち１つに配置された別の金属構造体と接続することもできる。
チップの少なくとも２つの外部コンタクト間の間隔が、必要な最小間隔ｂに等しいかまたは該最小間隔ｂより大きい場合、前記外部コンタクトは有利には、最上位の誘電性の層に配置されたスルーコンタクト上に直接設けられる。
チップは、アクティブまたはパッシブな構成要素を有する。またチップは、パッケージングされた構成要素とすることもできる。
チップは、マイクロ波チップであるか、またはミリメートル波チップであるか、またはＩＣ構成素子（ＩＣ＝Integrated Circuit）である。ＩＣ構成素子はとりわけ、ＭＭＩＣ構成素子（ＭＭＩＣ＝Monolithic Microwave Integrated Circuit）である。
アクティブなチップ構成要素は、たとえばＳｉベース、ＳｉＧｅベース、ＧａＡｓベースまたはＩｎＰベースで構成される。
さらに本発明による構成素子は、離散的な構成素子を有することもできる。この離散的な構成素子は、コンデンサ、コイルまたは抵抗から選択されるか、または以下の回路の少なくとも一部を有するチップ構成素子が選択される：ＲＬＣ回路、フィルタ、スイッチ、方向性結合器、バイアスネットワーク、アンテナ、インピーダンス変換器または整合ネットワーク。
チップには、金属構造体を有する側が設けられる。この金属構造体はとりわけ、基板に埋め込まれた金属構造体と電気的に接続するための少なくとも２つの外部コンタクトである。
チップは、有利にはフリップチップ技術によって、基板および集積回路素子と機械的ないしは電気的に接続される。チップのこの構造化された（場合によっては表面敏感な）側は、基板上面と向かい合っている。
チップの他に、たとえばフィルタまたはミキサ等のパッシブなＨＦ構造体を有する１つまたは複数の担体基板を、基板の上面に配置することもできる。この担体基板はとりわけ、薄膜技術で構造化された担体基板である。
ここでは基板とは、すべての種類のプレーナ形の回路担体を指す。この中には、セラミック基板（薄膜セラミックス、厚膜セラミックス、ＬＴＣＣ＝low temperature cofired ceramics（低温同時焼成セラミックス）、ＨＴＣＣ＝high temperature cofired ceramics（高温同時焼成セラミックス）。ＬＴＣＣおよびＨＴＣＣはセラミックの多層回路である）、ポリマ基板（たとえばＰＴＦＥ＝テフロンまたはポリオレフィンから成るポリマベースを有し、典型的にはガラス繊維補強されるかセラミック粉末充填された従来のプリント基板。たとえばＦＲ４、いわゆるソフト基板等）またはシリコンである。
本発明の有利な実施形態では基板は、集積される回路素子を有する。回路素子はとりわけ、インダクタンス、キャパシタンス、接続線路または遅延線路を指し、たとえば一緒に、共振器、フィルタ回路または方向性結合器等を構成するものを指す。これらはそれ自体に公知であるように導体路として、多層構造を有する基板の誘電性層の間、内部または該誘電性層の表面に配置されて、集積回路素子を構成する。異なる層にある導体路間の垂直方向の接続部（スルーコンタクト）も、集積回路素子に含まれる。というのも、このような接続部は垂直方向の信号伝送に使用され、かつ、とりわけ超高周波の場合には（寄生）インダクタンスにも（寄生）キャパシタンスにもなるからである。個々の集積回路素子は複数でともに集積回路を形成し、とりわけ、フィルタ回路またはミキサ回路等のパッシブ回路を形成する。集積回路素子はまた、基板の表面上でアクティブな個別素子に電気的に接続される、アクティブ回路の少なくとも一部を構成することもできる。
基板の下面には、たとえば端末機器のプリント基板に電気的に接続するために、外部コンタクトが設けられる。
メタライゼーション面は、とりわけ誘電性の基板層の間に配置される。同様に金属構造体を有する基板上面および基板下面は、ここではメタライゼーション面とも見なされる。
基板の上面は少なくとも２つの導体路（メタライゼーション）を担持し、これらの導体路はそれぞれ、とりわけ基板のメタライゼーション面とチップとの間に基板上面で電気的な接続を形成するためのコンタクトとなる。ここでは前記コンタクトの間の間隔は、本発明によれば、最上位の誘電性の基板層にある相応のスルーコンタクト間の間隔より小さく選択し、最上位の基板層に設けられたスルーコンタクト間の所定の最小間隔（たとえばセラミック基板の場合には２２５μｍ）を下回る外部電極間の間隔でチップを接続する。このような「扇状に拡開」されたＨＦ接続部は特に短く抑え、構成素子がカプセル化されている場合、とりわけ超高周波領域において信号の影響ないしは減衰を防止しなければならない。
基板の内部のメタライゼーション面は少なくとも２つの導体路を有し、これらの導体路はそれぞれ、とりわけ下方に設けられた誘電性層に配置されたスルーコンタクトのうち１つを、上方に設けられた誘電性層に配置されたスルーコンタクトとを接続する。上方の誘電性層にあるスルーコンタクト間の間隔は本発明では、下方に設けられた誘電性層における間隔よりも小さく選択される。こうすることによってとりわけ、後者の誘電性層における所定の最小間隔（たとえばセラミック基板の場合には３５０μｍ）を維持できる。
本発明によってチップをモジュール基板上にコンタクトすること、ないしは（多層の）モジュール基板にある異なるメタライゼーション面に設けられた信号線路を本発明によってコンタクトすることの、従来技術と異なる特徴は、超高周波領域における損失電力が小さいことであり、とりわけミリメートル波領域における損失電力が小さい。
以下で本発明を、実施例および所属の図面に基づいて詳細に説明する。この図面は概略的であるため、縮尺が正確になっていない。
図１ 本発明による構成素子の概略的な断面図である。
図２ 基板の内部のメタライゼーション面に設けられる本発明のＨＦ接続部の斜視図である。
図３ 基板の表面に設けられる本発明のＨＦ接続部の斜視図である。
図２では本発明の全般的な特徴が、本発明の構成素子のメタライゼーション面の斜視図に基づいて説明される。
図１には、本発明による構成素子ＢＥの断面が概略的に示されている。この構成素子ＢＥは、多層基板ＳＵ上に配置された２つのチップＣＨ１，ＣＨ２を有している。
ＨＦ接続部は本発明による構成素子では、導体路ＬＥ（基板上面）ないしはＬＳ（基板内部）によって実現される。導体路ＬＳは、集積回路素子によって形成することもできる。基板ＳＵにおける垂直方向の信号貫通伝送は、スルーコンタクトＤＫ１およびＤＫ２によって行われる。
２つの外部電極間の最小間隔が、最上位の基板層にあるスルーコンタクトＤＫ１間の最小間隔に等しいかまたは該最小間隔を上回る場合、該スルーコンタクトは上記外部電極の下方に直接配置される。このことは、たとえばチップＣＨ１において図示されている通りである。隣り合って配置された外部電極間の最小間隔が、最上位の基板層に設けられたスルーコンタクトＤＫ１間の最小間隔を下回る場合、ＨＦ接続部を形成する導体路の扇状の拡開部が必要になる。ここでは、ＨＦ接続部が基板上面で、有利にはチップ面の下方に拡開される。本発明によるＨＦ接続部の全般的な特徴は、図２に示されている。
チップは、アクティブな回路素子および／またはパッシブな回路素子（とりわけインダクタンス、コンデンサ、抵抗、ダイオードまたはトランジスタ）を有するか、または完全なパッシブ回路（たとえばフィルタ、ミキサ、整合ネットワーク）を有する。さらに、とりわけコイル、コンデンサまたは抵抗であるパッシブな離散的構成要素も基板上面に取り付けることができる。たとえば、付加的な離散的パッシブ補償構造によって構成素子の離調をケーシングによって補償することもできる。
チップＣＨ１，ＣＨ２はそれぞれ外部電極ＡＥを有しており、ここではバンプＢＵによって、基板表面に配置され基板ＳＵに埋め込まれたＨＦ線路ＬＥないしはＬＳに電気的に接続されている。バンプＢＵは、基板ＳＵに埋め込まれたＨＦ接続部ないしは導体路ＬＳとチップＣＨ１ないしはＣＨ２との間に電気的な接続を形成し、場合によっては、基板上面に配置された別の電子的コンポーネントと電気的な接続を形成するためにも使用される。バンプの高さは超高周波の適用の場合、チップから放出された電磁放射が保護層によって僅かな量しか吸収されないように、低く抑えなければならない。フリップチップバンプの高さを低く抑えるのを可能にするのは、とりわけ熱圧着ボンディングである。
チップの外部電極ＡＬを針状に形成するか（リード）、またはＳＭＤコンタクトとして形成することができる。
基板ＳＵは、前記の電気的コンタクトを上面に形成するための導体路ＬＥを有しており、該基板ＳＵの下面には、端末機器のプリント基板と電気的な接続を形成するために外部コンタクトＡＫが設けられている。外部コンタクトＡＫはランドグリッドアレイ（ＬＧＡ）として形成されるか、付加的にはんだボール（μＢＧＡ、またはボールグリッドアレイ）も設けられる。また、外部で接続すべきプリント基板と構成素子との間に針状の外部コンタクト（リード）および非ガルバニックなジャンクションを設けることもできる。この非ガルバニックなジャンクションは、たとえば導波管ジャンクションまたはスロット結合部である。
図１に示された本発明の有利な実施例ではチップＣＨ１，ＣＨ２は、湿気および外部の機械的な作用から保護されるように保護層ＳＦによってカバーされる。この保護層は、有利には誘電性層または薄膜である。薄膜によるチップのカバーは、ラミネートによって行われる。ラミネートの場合、薄膜は持続的に変形される。薄膜カバーは有利には、特に低い吸水性を有するポリマから成り、たとえばポリイミド、フッ素ベースのポリマ、たとえばポリテトラフルオロエチレン（ＰＴＦＥ）またはポリオレフィン、たとえば（架橋された）ポリプロピレンまたはポリエチレンから成る。さらに、薄膜カバーを金属から形成し、該薄膜カバーに繊維充填または粒子充填することもできる。さらに、薄膜カバーに金属コーティングまたはセラミックコーティングすることもできる。
保護層ＳＦによって、チップＣＨ１，ＣＨ２を構成素子の上面で、完全かつ一緒に被覆することができる。
機械的に安定化させるため、この実施例ではチップは、充填材ＧＴによってカバーされる。択一的に、充填材を省略することができる。ここでは充填材とは、流体の状態で保護層に塗布され、硬化（化学的反応）または凝固（冷却）によって固まるすべての物質を指す。チップの表面に保護すべき信号伝送構造体が存在しない場合（たとえば、すべての回路素子および回路が多層基板ＳＵに埋め込まれている場合）、チップをまず充填材によって覆い、この充填材が硬化した後に初めて、保護層ないしは薄膜カバーを取り付ける。
チップＣＨ１，ＣＨ２および導体路ＬＳは（それぞれまたは一緒に）以下のような回路の少なくとも一部を形成する：高周波スイッチ、整合回路、アンテナ、アンテナスイッチ、ダイオードスイッチ、ハイパスフィルタ、ローパスフィルタ、バンドパスフィルタ、帯域消去フィルタ、パワーアンプ、ダイプレクサ、デュプレクサ、カプラ、方向性結合器、メモリ素子、バランまたはミキサ。
本発明による構成素子に設けられるＨＦ信号線路を完全に基板に埋め込むか、または、該ＨＦ信号線路の少なくとも一部を基板の上面に配置することができる。
図２に、基板の内部に本発明による扇状の拡開部が設けられたＨＦ線路が、斜視図で概略的に示されている。
上方の誘電性基板層に設けられるスルーコンタクトＤＫ１間の間隔（たとえば、最大で３４０μｍ）は、その下方の基板層に設けられるスルーコンタクトＤＫ２間の間隔（たとえば、最小で３５０μｍ）より小さい。相応のスルーコンタクト間の接続はそれぞれ、扇状に拡開された導体路ＬＳによって行われ、これによってスルーコンタクトＤＫ１を接触接続するためのコンタクト場所が形成される。この場合、比較的下方に設けられる基板層に配置されたメタライゼーション面の導体路ＬＳ１はトリプレート線路を形成する。
図３に、基板上面にて実施される本発明によるコンタクト技術が示されている。導体路ＬＥによって形成され拡開されたＨＦ接続部によって、最上位の基板層に設けられたスルーコンタクトＤＫ１間の所定の最小間隔（たとえば２２５μｍ）より小さい間隔（たとえば２２０μｍより小さい）でチップをコンタクトするためのコンタクト場所ＫＳが形成される。その下方に設けられた基板層にあるスルーコンタクト間の最小間隔（たとえば３５０μｍ）を大きくしなければならない場合、相応のメタライゼーション面におけるＨＦ接続部をさらに、たとえば２２５μｍから３５０μｍに拡開することができる。
本発明によるコンタクトを有する構成素子は、メタライゼーション面に設けられる導体路の数に応じて、マイクロストリップ線路ないしは部分的に「サスペンデッドマイクロストリップ」（マイクロストリップと同等のものであるが、基板上面に配置されるのではなく基板内部に配置される）、２線式線路、３線式線路ないしはトリプレート線路を含むことができる。この線路はたとえば、それぞれ少なくとも２つのメタライゼーション面を延在する。ここでは上記の線路のうち一部が、相応のメタライゼーション面の上方または下方に配置されたスルーコンタクトによって相互に電気的に接続される。
ＨＦ線路（たとえばマイクロストリップ線路、２線式線路、３線式線路またはトリプレート線路）は、図２に示されているように、少なくとも２つの平行なメタライゼーション面に延在する。その際には、異なるメタライゼーション面に設けられたＨＦ線路の部分の相互間に、それぞれスルーコンタクトによって垂直方向の電気的な接続が形成される。
本発明を概略的に、わずかな実施例にだけ基づいて説明したが、本発明はこれらに制限されない。個別構成要素と基板との間および基板と外部のプリント基板との間の接続技術に関しては、別の手段も可能である。
本発明による構成素子の概略的な断面図である。 基板の内部のメタライゼーション面に設けられる本発明のＨＦ接続部の斜視図である。 基板の表面に設けられる本発明のＨＦ接続部の斜視図である。

Claims (22)

  1. コンタクトを有する構成素子（ＢＥ）であって、
    多層基板（ＳＵ）と、該多層基板（ＳＵ）の上面に配置された少なくとも２つのチップ（ＣＨ１，ＣＨ２）と、少なくとも１つの高周波接続部または超高周波接続部‐ＨＦ接続部‐とを有しており、
    該多層基板（ＳＵ）には、相互に積層されて配置された少なくとも２つの誘電性の層（ＤＬ）が設けられており、
    該誘電性の層の上、下方および間に、導体路（ＬＳ１）を有するメタライゼーション面が設けられており、
    各誘電性の層には、２つの異なるメタライゼーション面を接続するために、少なくとも２つのスルーコンタクト（ＤＫ１，ＤＫ２）が設けられており、
    最上位の誘電性の層にあるスルーコンタクト間の最小間隔ｂは、比較的下方の層にあるスルーコンタクト間の実現可能な最小間隔ｃに等しいか、または該実現可能な最小間隔より小さく、ｂ≦ｃ、
    該チップ（ＣＨ１，ＣＨ２）の下面には、少なくとも２つの外部コンタクト（ＡＥ）が設けられており、
    該外部コンタクト（ＡＥ）は、最上位のメタライゼーション面に電気的に接続されており、
    該外部コンタクトのうち少なくとも２つの間の間隔ａは、誘電性の層にあるスルーコンタクト間の最小間隔ｂまたはｃより小さく、
    該高周波接続部または超高周波接続部は、外部コンタクト（ＡＥ）と最下位のメタライゼーション面との間に設けられており、
    該少なくとも１つの高周波接続部または超高周波接続部は、相互に電気的に接続されていない少なくとも２つの導体路（ＬＳ１）を有しており、
    該ＨＦ接続部は、該多層基板内の１つまたは複数のメタライゼーション面に配置されている形式のものにおいて、
    少なくとも１つのメタライゼーション面において少なくとも１つのＨＦ接続部に、導体路（ＬＳ１）の扇状の拡開部が設けられていることを特徴とする、構成素子。
  2. 該構成素子は充填材（ＧＴ）によってカプセル化されており、
    該構成素子（ＢＥ）の表面に保護層（ＳＦ）が配置されており、
    前記保護層（ＳＦ）は該少なくとも１つのチップに取り付けられ、該少なくとも１つのチップを環境の影響および充填材（ＧＴ）の流出から保護するように構成されている、請求項１記載の構成素子。
  3. 少なくとも１つのＨＦ接続部が、該多層基板の上面かつチップ面の下方に配置されている、請求項１または２記載の構成素子。
  4. 少なくとも１つのＨＦ接続部が、誘電性の層（ＤＬ）の間に埋め込まれている、請求項１から３までのいずれか１項記載の構成素子。
  5. 少なくとも１つのＨＦ接続部が、チップ（ＣＨ１）の少なくとも２つの外部コンタクトを接続する、請求項１から４までのいずれか１項記載の構成素子。
  6. 少なくとも１つのＨＦ接続部が、該少なくとも１つのチップ（ＣＨ１）の外部コンタクト（ＡＥ）と、該多層基板（ＳＵ）の上面に配置された別のチップ（ＣＨ２）少なくとも１つの外部コンタクトとを接続する、請求項１から５までのいずれか１項記載の構成素子。
  7. 少なくとも１つのＨＦ接続部が、該多層基板（ＳＵ）内のメタライゼーション面のうち１つに配置された少なくとも１つの金属構造体を、チップの少なくとも１つの外部コンタクトと接続するか、または該多層基板（ＳＵ）内のメタライゼーション面のうち１つに配置された別の金属構造体と接続する、請求項１から６までのいずれか１項記載の構成素子。
  8. 該導体路の扇状の拡開部は、最上位のメタライゼーション面かつチップ面の下方に設けられている、請求項１から７までのいずれか１項記載の構成素子。
  9. 該導体路の扇状の拡開部は、誘電性の層の間に設けられている、請求項１から８までのいずれか１項記載の構成素子。
  10. チップの少なくとも２つの外部コンタクト間の間隔は、最小間隔ｂに等しいかまたは該最小間隔ｂより大きく、
    該外部コンタクトは、最上位の誘電性の層に配置されたスルーコンタクト（ＤＫ１）の上に直接設けられる、請求項１から９までのいずれか１項記載の構成素子。
  11. 該多層基板（ＳＵ）に集積される少なくとも１つのパッシブ回路素子が設けられており、
    前記パッシブ回路素子は、導体路（ＬＳ１）のうち少なくとも１つおよび／または少なくとも２つのスルーコンタクトによって構成され、インダクタンスまたはキャパシタンスまたは接続線路または遅延線路のうち選択されたものである、請求項１から１０までのいずれか１項記載の構成素子。
  12. 前記少なくとも１つの集積されるパッシブ回路素子は、共振器、方向性結合器またはフィルタを構成する、請求項１１記載の構成素子。
  13. 該ＨＦ接続部は、マイクロストリップ線路として構成されているか、または２線式線路として構成されているか、または３線式線路として構成されている、請求項１から１２までのいずれか１項記載の構成素子。
  14. ＨＦ接続部は、該多層基板の誘電性の層の間に配置されており、トリプレート線路の少なくとも一部を構成する、請求項１から１３までのいずれか１項記載の構成素子。
  15. 前記マイクロストリップ線路、２線式線路、３線式線路またはトリプレート線路は、少なくとも２つのメタライゼーション面を延在し、
    異なるメタライゼーション面にある前記線路の部分の相互間の垂直方向の電気的接続は、それぞれ少なくとも１つのスルーコンタクトによって実現される、請求項１３または１４記載の構成素子。
  16. 該ＨＦ接続部は、少なくとも２つの平行なメタライゼーション面を延在し、
    異なるメタライゼーション面に配置された前記ＨＦ接続部の部分の相互間の垂直方向の電気的接続は、信号伝送用の少なくとも１つのスルーコンタクトによって実現される、請求項１から１５までのいずれか１項記載の構成素子。
  17. 外部コンタクトのうち少なくとも複数の間の間隔ａは、最小間隔ｂより大きく、
    該チップの少なくとも１つの外部コンタクトは、最上位の誘電性の層に配置されたスルーコンタクト（ＤＫ１）の上に直接設けられている、請求項１から１６までのいずれか１項記載の構成素子。
  18. 該少なくとも１つのチップ（ＣＨ）は、少なくとも１つのダイオードまたはトランジスタを有する、請求項１から１７までのいずれか１項記載の構成素子。
  19. 該少なくとも１つのチップ（ＣＨ）は、マイクロ波チップまたはミリメートル波チップまたはＩＣ構成素子から選択される、請求項１から１７までのいずれか１項記載の構成素子。
  20. 前記保護層は誘電性の層である、請求項１から１８までのいずれか１項記載の構成素子。
  21. 該少なくとも１つのチップは該多層基板（ＳＵ）と、フリップチップ技術またはＳＭＤ技術によって機械的および電気的に接続されている、請求項１から１９までのいずれか１項記載の構成素子。
  22. 該多層基板（ＳＵ）は、ＬＴＣＣセラミックスまたはＨＴＣＣセラミックス‐低温同時焼成セラミックス（Low Temperature Cofired Ceramics）、高温同時焼成セラミックス（High Temperature Cofired Ceramics）‐から成る少なくとも２つの層を含む、請求項１から２０までのいずれか１項記載の構成素子。
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