JP2006502603A - 寄生容量性負荷を低減したクロスバー・デバイスおよび再構成可能回路におけるクロスバー・デバイスの使用 - Google Patents

Abstract

クロスバー・デバイスは、第１のセットの入力線と第２のセットの出力線とを含む。複数のパス・トランジスタ・チェーンを設け、寄生容量性負荷を減少させた形で入力線を出力線に選択的に結合させる。さらに、メモリ素子とデコーダ論理を設けて、選択的結合の制御を容易にする。さらに、クロスバー・デバイスの各メモリ素子にＶｔｈだけ高い供給電圧が供給されるようにして、対応する出力バッファの入力電圧をＶｄｄに維持することにより、複数のクロスバー・デバイスの再構成可能回路ブロックへの低電力応用を改善させることができる。さらに、相互に接続したクロスバー・デバイスの全ての出力バッファに制御線を介して制御回路を結合し、これらのクロスバー・デバイスの出力バッファを既知のパワーオン状態にすることにより、複数のクロスバー・デバイスの再構成可能回路ブロックへの適用を改善する。

Description

本発明は集積回路（ＩＣ）の分野に関する。特に、本発明は、クロスバー・デバイス、および再構成可能回路におけるそれらの使用に関する。

一般に、ｎ本の入力をｍ本の出力にプログラマティックに接続するクロスバー・デバイスは当技術分野で既知である。

図１ａ〜図１ｂは、当技術分野で既知のパスｎ−ｍｏｓクロスバー・デバイスの基本的な実施態様を示す図である。入力線１００は、スイッチ１０２を介して出力線１０１に接続されている。各スイッチ１０２は、ソースが１本の入力線に接続され、ドレインが１本の出力線に接続されたｎ−ｍｏｓパス・トランジスタ１０３と、パス・トランジスタ１０３のゲートを制御するメモリ素子１０４とを含む。１本の入力線と１本の出力線の接続は、（メモリ素子に「１」を格納することにより）対応するパス・トランジスタのゲートに高電圧を印加し、このパス・トランジスタをソースとドレインの間を低抵抗状態にすることによって行われる。出力バッファ１０５は、出力線の電圧レベルを増幅し、かつ再生し、パス・トランジスタ１０３のしきい値電圧（Ｖｔｈ）の降下を回復させる。このようなクロスバーの構成では、１本の入力のみを１本の出力に接続している。そうでないと、同じ出力に接続された２つの入力の間で短絡を生じる恐れがある。このタイプのクロスバーでは、メモリ素子が未知で、複数の入力を同じ出力に接続する可能性がある場合には、電源投入時に問題が生じる。また、このタイプのクロスバーでは、ｎ入力ｍ出力クロスバーを実現するためには、ｎ×ｍ個のメモリ素子が必要となる。

図２は、より効率的な構造を有する別の従来技術の実施形態（米国特許第６２８９４９４号）を示す図である。このタイプのクロスバーでは、ｎ入力ｍ出力クロスバーを実現するためには、（ｎ／４）×ｍ個のメモリ素子２０１とｍ個の２−４デコーダ２０２が必要である。クロスバーの入力数が多くなると、２−４デコーダ２０２の不利がメモリ素子の必要数の低下により補償される。このアーキテクチャの１つの問題は、入力線の容量性負荷である。入力線２０３ａを出力線２０４ａに接続するには、メモリ素子２０１ａに「１」をプログラムし、デコーダがその出力２０５ｂに「１」を駆動する。したがって、入力線２０３ｂはコンデンサ２０６に接続される。同様に、１列の４番目ごとの入力がコンデンサ２０６に接続される。ここで、１つの入力の容量性負荷はほかの入力のプログラム・パターンによって決まり、最終的に一部の入力線では容量性負荷が高くなり、その他の一部の入力線では容量性負荷が低くなることもあることに留意されたい。また、キャパシタンス２０６は、５つのｎ−ｍｏｓのドレイン／ソースの寄生負荷およびこれら５つのｎ−ｍｏｓのドレイン／ソース間の金属接続を表すので、かなり大きい。

図３は、別の従来技術の実施形態（米国特許第５２６０６１０号）を示す図である。このタイプのクロスバーでも、（ｎ／２）×ｍ個のメモリ素子３０１とｍ個のメモリ素子３０２が必要である。入力線３０３ａを出力線３０４に接続するには、メモリ素子３０１に「１」をプログラムし、メモリ素子３０２にも「１」をプログラムしなければならない。ただし、メモリ素子３０１に「１」をプログラムすることにより、入力線３０３ｂはキャパシタンス３０６に接続される。キャパシタンス３０６は、１列のパス・トランジスタの半分の寄生負荷、およびそれらの間の金属接続を表すので大きい。クロスバーが３２本の入力を有する場合には、キャパシタンス３０６は、１６個のｎ−ｍｏｓのドレイン／ソースの寄生負荷を含む。この場合も、１本の入力線の容量性負荷は、その他の入力のプログラム・パターンによって大きく変化することがある。再構成可能回路に適用する場合など、相当数のクロスバーを使用して相互接続する応用分野では、１つのクロスバー入力の入力容量性負荷がほかの入力のプログラム・パターンに対して変動することにより、高性能デバイスのタイミングの最適化は非常に困難になる。さらに、上記その他の従来技術のクロスバー・デバイスは、必要以上に電力を消費しかつ／または場所をとり、さらには電流の揺れの一因にもなる。

したがって、上記の欠点のうち少なくともいくつかが解消されたクロスバー・デバイスと再構成可能回路内でこれを利用する技術が必要とされている。

クロスバー・デバイスは、第１のセットの入力導線と、第２のセットの出力導線とを含む。複数のパス・トランジスタ・チェーンを設け、寄生容量性負荷を減少させた形で入力線を出力線に選択的に結合させる。さらに、メモリ素子とデコーダ論理を設けて、選択的結合の制御を容易にする。

一実施態様では、各パス・トランジスタ・チェーンは、ソースが１本の入力線に接続され、ゲートがメモリ素子に接続された第１のパス・トランジスタと、ソースが第１のパス・トランジスタのドレインに接続され、ゲートがデコーダ論理に接続され、ドレインが１本の出力線に接続された第２のパス・トランジスタとを含む。各出力線ごとに、メモリ素子が第１の入力グループを選択し、デコーダが第１の入力グループの中から１つの入力を選択することにより、選択された入力線と出力線の間の接続を確立させる。

別の態様によれば、クロスバー・デバイスの各メモリ素子にしきい値電圧Ｖｔｈだけ高い供給電圧が供給されるようにして、対応する出力バッファの入力の供給電圧をＶｄｄに維持し、出力バッファの入力レベルが低下しているときに出力バッファが静電流を消費することを防止し、低電力応用を容易にすることにより、複数のクロスバー・デバイスの再構成可能回路ブロックへの低電力応用を改善することができる。

さらに別の態様では、相互に接続したクロスバー・デバイスの全ての出力バッファに制御線を介して制御回路を結合し、これらのクロスバー・デバイスの全ての出力バッファを既知のパワーオン状態にして、予測不可能な挙動を防止することにより、複数のクロスバー・デバイスの再構成可能回路ブロックへの適用を改善することができる。

同じ要素を同じ参照符で示す添付の図面に示す限定的でなく例示的な実施形態を参照して、本明細書について説明する。

以下の記述では、説明のために、本発明が完全に理解されるようにするために、数字、材料、構成を具体的に記載する。ただし、こうした特定の詳細を用いることなく本発明を実施することもできることを当業者なら理解されたい。その他、本発明が曖昧にならないようにするため、周知の機構については省略または簡略化してある。

さらに、「一実施形態」という表現を繰り返し使用する。この表現は、同一の実施形態を指している場合もあるが、基本的には異なる実施形態を指すものである。本願で使用する「含む」「包含する」「有する」などの言葉は同義である。

図４、図５を参照すると、本発明の一実施形態によるクロスバー・デバイスが示されている。このクロスバー・デバイスは、（ｎ／４）×ｍ個のメモリ素子４０１と、ｎ本の入力とｍ本の出力の結合を選択的に制御するｍ個の２−４デコーダ４０２とを含む。図示のように、このクロスバー・デバイスは、デュアル・ゲート・パス・トランジスタ構造を採用して、入力線の寄生容量負荷を最小限に抑えているので有利である。各入力線、例えば入力線４０３ａは、パス・トランジスタ４０７ａ、４０７ｂなどパス・トランジスタのチェーンを介して、出力線４０４などの出力線に接続される。

入力線４０３ａを出力線４０４に接続するには、メモリ素子４０１に「１」をプログラムし、デコーダ４０２が線４０５ｂ上で「１」を駆動する。メモリ素子４０１に「１」をプログラムすることにより、入力線４０３ｂがキャパシタンス４０６に接続される。しかし、デュアル・ゲート・パス・トランジスタ構造であるために、寄生キャパシタンス４０６は図５に示す小さな活性領域にまで減少させられている。したがって、ほかの入力線のプログラム・パターンによって引き起こされる入力線の寄生負荷が完全に抑制されるわけではないが、本発明では、これをドレイン／ソース領域のレイアウトにまで大幅に減少させて、小数のメモリ素子を使用したクロスバー・デバイスを実現できる。

理解が容易になるように、図４では、入力線を出力線に接続するパス・トランジスタのチェーンは２つのパス・トランジスタを有するものとして示してあるが、代替の実施形態では、３つ以上のパス・トランジスタを有するチェーンを用いて本発明を実施し、入力線に接続された第１のパス・トランジスタが４０１と同様の局所メモリ素子によって制御され、チェーン内のその他のパス・トランジスタがデコーダ回路またはメモリ素子によって制御されるようにすることもできる。

いくつかのクロスバー・デバイスを相互接続する低電力応用分野では、動的電流を減少させるために、クロスバー・デバイス間の相互接続部における電圧の揺れを低減させることが重要である。図６は、本発明の別の形態による、クロスバー・デバイスでの使用に適した低電力構造を示す図である。低電力属性は、クロスバー出力バッファ６０３の供給電圧６０１を低下させ、追加のドライバがこの回路の様々なクロスバーに入力を提供することにより実現される。入力線６０６にＶＤＤレベルが印加されると、ｎ−ｍｏｓパス・トランジスタ６０２の両端間でＶｔｈだけ降下するので、出力線６０７では、ＶＤＤ−しきい値電圧Ｖｔｈという低下したレベルを受ける。この低下したレベルは、クロスバー出力バッファ６０３の入力に印加されると、第１のインバータ・ステージを流れる寄生電流を発生させる。この寄生電流に、ＦＰＧＡブロックなどの集積回路ブロックのクロスバー出力バッファのかなりの数を掛けると、低電力という目標を達成することができなくなることもある。図６に示すように、Ｖｔｈ降下は、メモリ素子６０４の供給電圧６０５をＶｔｈだけ上昇させることにより補償される。その結果として、パス・トランジスタ６０２のゲートは、入力線６０６の電圧レベルよりＶｔｈだけ高い電圧レベルを受ける。しかし、回路の動作中にはメモリ素子内に静電流も動的電流も存在しないので、この電圧上昇は回路の電力には影響を及ぼさない。その結果として、クロスバー出力線６０７は完全なＶＤＤレベルを有する。

このクロスバー・デバイスは、図４、図５に示す本発明のクロスバー・デバイスであってもよい。あるいは、このクロスバー・デバイスは、必要なメモリ素子と出力バッファ素子を有する従来技術のクロスバー・デバイスにすることもできる。

上述のように、低電力でクロスバー・デバイスを使用することは、相当数のクロスバー・デバイスを使用し相互接続する集積回路または集積回路ブロックでは特に望ましい。このような集積回路の一例としては、本願と同じ発明者の要件を有する、（後に挿入）出願の、「Ａ Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｈａｖｉｎｇ ａ Ｓｃａｌａｂｌｅ Ａｒｃｈｉｔｅｃｔｕｒｅ」と題する同時継続の米国特許出願第（後に挿入）号に開示されているスケーラブル再構成可能回路がある。その明細は、参照により完全に本明細書に組み込む。

本発明では、再構成可能集積回路に組み込まれる本発明の教示に組み込まれるＩＰブロック、ならびに本発明の教示を直接実施する集積回路を考慮している。

図７は、本発明のさらに別の形態による、電源投入時の静電流を回避するための改良したクロスバー出力バッファ構造を示す図である。上述のように、電源投入時には、メモリ素子の状態は不確定である。これにより、１つのクロスバーの複数の入力間に様々な経路を生じることがある。同時継続出願第’１２３号に開示のものなどの再構成可能回路ブロックでは、電源投入時に多数の出力バッファが互いに短絡し、デバイスを流れる大きな電流が発生することがある。また、回路ブロックの構成ロード・シーケンスの最中には、構成が不完全であるためにクロスバー入力間で一時的に短絡が生じることもある。これらの可能性を補償するために、出力バッファ７０４をグローバル制御線７０１に接続し、それらの出力を既知のレベルにすると有利である。この制御線は、パワーオン・リセット回路７０２によって作動させられ、再構成可能回路ブロックにある構成がロードされたときに非活動化される。電源投入中や構成がロードされるまでは、全てのクロスバー出力が同じレベルにあるので、クロスバー出力が短絡していても短絡していなくても、それ以上の電流は生成されない。例えば、電源投入時には、パワーオン・リセット回路７０２はフリップ・フロップ７０３をリセットする。フリップ・フロップ出力７０１は、全てのクロスバー・バッファ７０４をゼロにする。構成がロードされると、フリップ・フロップ７０２には論理１が書き込まれ、全てのクロスバー出力バッファをイネーブルにする。

このクロスバー・デバイスは、図４、図５に示す本発明のクロスバー・デバイスであってもよい。あるいは、このクロスバー・デバイスは、必要なメモリ素子と出力バッファ素子を有する従来技術のクロスバー・デバイスにすることもできる。さらに、図７に開示の技術は、図６の電圧供給技術と合わせて実施することもできる。

前述のように、本発明では、再構成可能集積回路に組み込まれる本発明の教示に組み込まれるＩＰブロック、ならびに本発明の教示を直接実施する集積回路を考慮している。

以上、寄生容量性負荷を低減した改良したクロスバー・デバイス、および相当数のクロスバー・デバイスを使用するための改善した技術を開示した。前述のように、記載した実施形態は例示的なものであり、制限的なものではない。本発明は、頭記の特許請求の範囲に記載の本発明の範囲を逸脱することなく、記載の実施形態に修正および変更を加えて実施することもできる。

当技術分野で既知の基本的なクロスバーの実施形態を示す図である。 当技術分野で既知の基本的なクロスバーの実施形態を示す図である。 さらに別の従来技術の実施形態を示す図である。 さらに別の従来技術の実施形態を示す図である。 一実施形態による、本発明の改良したクロスバー・デバイスを示す図である。 一実施形態による、デュアル・パス・トランジスタ構成を示す図である。 一実施形態による、再構成可能回路内のクロスバー・デバイスの低電力応用を示す図である。 一実施形態による、再構成可能回路における多数のクロスバー・デバイスの使用を改善する技術を示す図である。

Claims (24)

1. ｎとｍを整数として
   ｎ本の入力線と、
   ｍ本の出力線と、
   前記ｎ本の入力線を前記ｍ本の出力線に選択的に結合する、複数のパス・トランジスタをそれぞれ有する複数のパス・トランジスタ・チェーンと
   を含むクロスバー・デバイス。
2. 前記複数のパス・トランジスタ・チェーンの少なくとも１つが、第１および第２のパス・トランジスタからなる請求項１に記載のクロスバー・デバイス。
3. 前記複数のパス・トランジスタ・チェーンのそれぞれが、第１および第２のパス・トランジスタからなる請求項１に記載のクロスバー・デバイス。
4. 前記入力線に結合された複数のメモリ素子をさらに含む請求項１に記載のクロスバー・デバイス。
5. ｐおよびｑをｐがｑより小さい整数とし、前記入力線に結合された複数のｐ−ｑデコーダ論理をさらに含む請求項１に記載のクロスバー・デバイス。
6. 前記パス・トランジスタ・チェーンがそれぞれ、当該チェーン内のパス・トランジスタに結合され、当該チェーンの入力側に配置されて当該チェーンを制御するメモリ素子をさらに含む請求項１に記載のクロスバー・デバイス。
7. 少なくとも１つのメモリ素子、および該メモリ素子と電気的に連動した出力バッファをそれぞれ有する、互いに結合された複数のクロスバー・デバイスと、
   出力バッファにはＶｄｄを供給し、メモリ素子にはＶｄｄよりしきい値分だけ高い電圧を供給して、出力バッファの入力電圧をＶｄｄに維持するように構成された、クロスバー・デバイスに結合された電圧供給構造とを含む再構成可能回路。
8. 前記複数のクロスバー・デバイスの少なくとも１つが、
   ｎ本の入力線と、
   ｍ本の出力線と、
   前記ｎ本の入力線を前記ｍ本の出力線に結合する複数のパス・トランジスタ・チェーンとを含み、
   ｎおよびｍが整数である請求項７に記載の再構成可能回路。
9. 前記複数のパス・トランジスタ・チェーンの少なくとも１つが、第１および第２のパス・トランジスタからなる請求項８に記載の再構成可能回路。
10. 前記複数のパス・トランジスタ・チェーンのそれぞれが、第１および第２のパス・トランジスタからなる請求項８に記載の再構成可能回路。
11. 前記複数のクロスバー・デバイスのそれぞれが、
    ｎ本の入力線と、
    ｍ本の出力線と、
    前記ｎ本の入力線を前記ｍ本の出力線に結合する複数のパス・トランジスタ・チェーンとを含み、
    ｎおよびｍが整数である請求項７に記載の再構成可能回路。
12. 前記パス・トランジスタ・チェーンがそれぞれ、当該チェーン内のパス・トランジスタに結合され、当該チェーンの入力側に配置されて当該チェーンを制御するメモリ素子をさらに含む請求項１１に記載の再構成可能回路。
13. 集積回路である請求項７に記載の再構成可能回路。
14. 集積回路のブロックである請求項７に記載の再構成可能回路。
15. 互いに結合されて、少なくとも１つの出力バッファをそれぞれ有する複数のクロスバー・デバイスと、
    クロスバー・デバイスに結合されて出力バッファを既知のパワーオン状態にするパワーオン回路とを含む再構成可能回路。
16. 前記パワーオン回路がフリップ・フロップを含む請求項１５に記載の再構成可能回路。
17. 前記複数のクロスバー・デバイスの少なくとも１つが、
    ｎ本の入力線と、
    ｍ本の出力線と、
    前記ｎ本の入力線を前記ｍ本の出力線に結合する複数のパス・トランジスタ・チェーンとを含み、
    ｎおよびｍが整数である請求項１５に記載の再構成可能回路。
18. 前記複数のパス・トランジスタ・チェーンの少なくとも１つが、第１および第２のパス・トランジスタからなる請求項１７に記載の再構成可能回路。
19. 前記複数のパス・トランジスタ・チェーンのそれぞれが、第１および第２のパス・トランジスタからなる請求項１７に記載の再構成可能回路。
20. 前記複数のクロスバー・デバイスのそれぞれが、
    ｎ本の入力線と、
    ｍ本の出力線と、
    前記ｎ本の入力線を前記ｍ本の出力線に結合する複数のパス・トランジスタ・チェーンとを含み、
    ｎおよびｍが整数である請求項１５に記載の再構成可能回路。
21. 前記パス・トランジスタ・チェーンがそれぞれ、当該チェーン内のパス・トランジスタに結合され、当該チェーンの入力側に配置されて当該チェーンを制御するメモリ素子をさらに含む請求項２０に記載の再構成可能回路。
22. 各クロスバー・デバイスが出力バッファと電気的に連動した少なくとも１つのメモリ素子をさらに有する再構成可能回路であり、
    出力バッファにはＶｄｄを供給し、メモリ素子にはＶｄｄよりしきい値分だけ高い電圧を供給して、出力バッファの電圧供給をＶｄｄに維持するように構成された、クロスバー・デバイスに結合された電圧供給構造をさらに含む請求項１５に記載の再構成可能回路。
23. 集積回路である請求項１５に記載の再構成可能回路。
24. 集積回路のブロックである請求項１５に記載の再構成可能回路。

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