JP2006502521A - 構成可能な電圧揺れ制御を備えたセンスアンプ - Google Patents

Abstract

センスアンプ出力（４０）における電圧揺れを制御するために２つのモードで動作するよう構成可能であるセンスアンプ（１５）。センスアンプは、回路ができるだけ高速に動作できるよう高速な応答時間を備えたトランジスタ（Ｎ１３３）を有する第１のフィードバック経路（Ｐ１０１、Ｎ１０１、Ｎ１３３）と、電圧揺れ制御を提供する第２のフィードバック経路（Ｐ１２１、Ｐ１０２、Ｎ１０２、Ｎ１２１、Ｎ１３２、Ｎ１３１）とを含む２つのフィードバック経路（４５から３５）を有する。第１の動作モードである「ターボ」モードにおいて、両方のフィードバック経路が動作し（ＢＯＯＳＴ＝ＨＩＧＨ）、揺れ制御のより高いマージンを、よってより高いセンシング速度を提供する。第２の動作モードである「ノンターボ」モードにおいては、第１のフィードバック経路のみが動作するが（ＢＯＯＳＴ＝ＬＯＷ）、これはより大きな安定性および消費電力の低減を可能にする。

Description

この発明はＣＭＯＳメモリセル内のデータをセンシングするために用いられるセンスアンプに関し、より特定的には、そのようなセンスアンプ内のラッチ制御回路に関する。

集積メモリ回路において、センスアンプは、メモリの速度性能を向上させ、かつメモリ内の駆動周辺回路の要件に適合する信号を与えるために用いられる。センスアンプは、アクセスされるメモリセルからメモリセルアレイの周辺での論理回路への信号伝搬の時間を減じ、かつビット線で生じる任意の論理レベルを周辺回路のデジタル論理レベルに変換する能動回路である。センスアンプのセンシング部分は、選択されたメモリセルのデータ内容を検出し判断する。センシングは、ＳＲＡＭ、ＲＯＭおよびＰＲＯＭにおけるもののような、選択されたメモリセルの内容が変更されない「非破壊的」であるか、またはセンシングは、ＤＲＡＭにおけるもののような、選択されたメモリセルのデータ内容がセンシング動作によって変更され得る「破壊的」であり得る。

多くのセンスアンプは、出力における電圧揺れ（voltage swing）を有しがちである。なぜならば、センスアンプによって駆動される回路の入力における実効ゲート電圧は、該駆動される回路におけるより速い出力スイッチング時間をもたらすが、同じ出力電流での、より高い実効ゲート電圧および同じ負荷容量におけるより大きな電荷でのスイッチングは、より長いスイッチング時間を要するからである。センスアンプの速度およびパワー性能を向上させるために、当該技術分野において電圧揺れの量を小さな最適化されたレベルに制限することが公知である。速度およびパワーの実質的な向上に加えて、電圧揺れの低減は、ディープサブマイクロメータＣＭＯＳ技術に対する設計において重要になる。低減された電圧揺れは、ホットキャリア放出、クロストーク、ノイズおよび動作マージン劣化の減少をもたらす。出力電圧揺れ制限のために最も広く用いられている技術は、振幅タイミング技術および電圧クランピング技術である。振幅タイミング技術は、電圧揺れが最適なレベルにある時点でセンスアンプを非活性化することにより実現される。しかしながら、この技術は、デバイスパラメータ変化による電圧揺れの大きなばらつきをもたらす恐れがある。電圧クランピング技術は、デバイスパラメータ変動の傾向がより少ない。

より小さなサイズのメモリ装置への傾向が継続しているので、可能な限り少ない数のトランジスタを用い、かつ小さなサイズを有する、すなわち小さなＷ／Ｌ比を有するトランジスタを用いて、センスアンプの電圧揺れを制御することが望ましい。さらに、より速い速度への要求を満たすために、センスアンプが制御された電圧揺れを維持しながら可能な限り高速に動作することが望ましい。

この発明の目的は、制御された電圧揺れを有するセンスアンプを提供することである。

この発明のさらなる目的は、高速動作速度を有するセンスアンプを提供することである。

この発明の別の目的は、電圧揺れ制御回路において最小限の数のトランジスタを用い、かつ用いられるトランジスタのサイズが小さいセンスアンプを提供することである。

発明の概要
上記目的は、センスアンプ出力とセンスアンプ入力との間にセンスアンプ出力の電圧揺れのレベルを制御するための１対のフィードバック経路を有するセンスアンプにより達成されている。センスアンプは、２つの異なった動作モードで動作するよう構成可能である。第１の動作モードである「ターボ」モードにおいては、両方のフィードバック経路が動作する。第１のフィードバック経路は、しきい値電圧エンハンスメントがなく、かつ可能な限り高速のセンス動作を生成するための小さなＷ／Ｌ比を有するトランジスタを含む一方、第２のフィードバック経路は、センスアンプ出力の電圧揺れを制御するための安定性を与える。第２の動作モードである「ノンターボ」モードにおいては、第１のフィードバック経路のみが活性化されるが、これはセンシング速度の軽微な低下で、最大の揺れをもたらす。第１の動作モードはより高いマージンを揺れ制御に提供し、よってより高いセンシング速度を提供する一方、第２の動作モードはより大きな安定性を可能にし、かつ信頼性を損なうことなしにより少ない電力しか消費しない。この発明は、センスアンプの速度、動作マージン、または消費電力に関する何らかの要件を満たす点での柔軟性を提供するよう、ユーザがセンスアンプを構成することを可能にする。

図１を参照して、この発明のセンスアンプ１５の好ましい実施例は、メモリセルアレイのビット線に接続されるセンス入力ノード２０を含む。イネーブル信号３０がセンシング回路３５に供給され、該センシング回路３５はセンスアンプ１５が接続されるメモリセルのデータ内容を検出しかつ判断するために用いられる。センシング回路３５の速度は、センシング回路３５で受けられるブーストイネーブル信号ＢＯＯＳＴ８０およびＢＯＯＳＴ♯８２によって設定されるが、これは図２を参照して以下により詳細に説明される。イネーブル信号３０はセンシング回路の動作を制御するために用いられる。センシング回路３５の出力３８は増幅回路４５に供給され、該増幅回路４５はビット線の任意の電圧レベルを、センスアンプ出力４０に接続される何らかの周辺回路と互換性のある標準のデジタル論理レベルに変換する。任意で、センスアンプ出力ノード４０により安定した出力を与えるために、１つ以上のバッファ回路５５が増幅回路４５の後段に接続されてもよい。さらに、ラッチ制御回路６０がセンシング回路入力ノード６７とセンスアンプ出力４０との間に接続される。ラッチ機能はラッチ制御回路６０で受けられるラッチイネーブル信号ＬＡＴ８４およびＬＡＴ♯８６によって制御されるが、これは図２を参照して以下により詳細に説明される。センシング回路３５、増幅回路４５、バッファ回路５５およびラッチ制御回路６０は、圧力レベルが通常のメモリサイクルよりも長い期間保持されるようにセンスアンプ出力の圧力値を記憶するためのラッチ回路を構成する。また、出力をラッチすることにより、センスアンプの残りは再びオンにされることが要求されるまでオフにされるかまたはアイドルにされ得る。これは、大量の電力を節約できるという有利な結果をもたらす。ラッチ制御回路６０の出力６７は、センシング回路３５の入力に再び供給される。センスライントランジスタ５０は、ラッチ制御回路６０とセンスライン入力２０との間に接続されて、センスアンプ入力２０をラッチ回路の出力６７から分離する。

図２を参照して、センシング回路は１対のインバータを含み、第１のインバータはトランジスタＰ１０１およびＮ１０１からなり、第２のインバータはトランジスタＰ１０２およびＮ１０２からなる。センスアンプ回路の以下の説明を通して、Ｐ１０１およびＰ１０２のような「Ｐ」で指定されるトランジスタはｐ型ＭＯＳトランジスタである一方、Ｎ１０１およびＮ１０２のような「Ｎ」で指定されるトランジスタはｎ型ＭＯＳトランジスタである。トランジスタＰ１０１およびＮ１０１はゲート端子を有し、該ゲート端子はセンシング回路の入力を形成するようともに接続されて、ラッチ回路の出力６７を受ける。トランジスタＰ１０２およびＮ１０２は、ゲート端子をともに電気的に接続されかつセンシング回路の入力に電気的に接続される第２のインバータを形成する。トランジスタＰ１０１のソース端子は、外部電圧源Ｖｃｃ７０に接続されるが、これはセンスアンプの周辺で
用いられるデジタル論理回路に対する電圧値である。トランジスタＮ１０１のソース端子は接地電位８０に接続される。両方のインバータの出力がセンスライン３８に与えられる。

Ｐ１０２およびＮ１０２からなる第２のインバータは、１対のブーストトランジスタＰ１２１およびＮ１２１に接続される。ブーストトランジスタＰ１２１は、トランジスタＰ１０２のソース端子と外部電圧源Ｖｃｃ７０との間に電気的に接続される。ブーストトランジスタＮ１２１は、トランジスタＮ１０２のソース端子と接地８０との間に電気的に接続される。ブーストトランジスタＰ１２１は、そのゲート端子３２で第１のブーストイネーブル信号ＢＯＯＳＴ♯を受け、ブーストトランジスタＮ１２１はそのゲート端子３１で第２のブーストイネーブル信号ＢＯＯＳＴを受ける。ブーストイネーブル信号（ＢＯＯＳＴ、ＢＯＯＳＴ♯）は、回路のセンシング速度を設定する。第２のブーストイネーブル信号であるＢＯＯＳＴは、第１のブーストイネーブル信号ＢＯＯＳＴ♯に対し１８０度位相がずれている。センスイネーブル信号ＳＡＥＮ♯は、センスイネーブルトランジスタＰ１３１のゲート端子にノード３０で供給される。

センシング回路はまた、第１のフィードバックトランジスタＮ１３３からなる第１のフィードバック経路をも含み、該第１のフィードバックトランジスタＮ１３３は、ゲート端子を第２のインバータ（Ｐ１０２、Ｎ１０２）の出力に電気的に接続され、ドレイン端子をセンスイネーブルトランジスタＰ１３１のドレイン端子に接続され、かつソース端子をセンシング回路入力６７に電気的に接続される。センシング回路はまた、直列接続される１対のフィードバックトランジスタＮ１３２およびＮ１３１を含む第２のフィードバック経路をも含む。トランジスタＮ１３２は、ゲート端子をセンスライン３８に接続され、ドレイン端子をトランジスタＰ１３１のドレイン端子およびトランジスタＮ１３３のドレイン端子に接続され、かつソース端子をトランジスタＮ１３１のドレイン端子に接続される。トランジスタＮ１３１は、ソースをセンシング回路の入力６７に接続され、そのゲート端子で第２のブーストイネーブル信号ＢＯＯＳＴを受ける。トランジスタＮ１３３は、しきい値電圧（Ｖ_T）エンハンスメントを有さないＮＭＯＳトランジスタであり、これはトランジスタの適切なバイアシングがより容易に設定されることを可能にする。トランジスタＮ１３３は低いＷ／Ｌ比を有するので、サイズが小さい。一般的に、より高いＷ／Ｌ比は、所与の電流に対するゲートとソースとの間の電圧における低い変化に対応する。したがって、同時に電圧揺れが低くされれば、トランジスタの初期の応答が遅くなる。トランジスタＮ１３３のＷ／Ｌ比が低いので、トランジスタの応答時間は高速になる。トランジスタＮ１３２は、トランジスタＮ１３３と並列に第２のフィードバック経路に配置されるエンハンスメントトランジスタである。トランジスタＮ１３２は、第２のブーストイネーブル信号ＢＯＯＳＴが「ハイ」である場合に動作して、スイッチトランジスタＮ１３１をオンして第２のフィードバック経路に切換える。動作において、トランジスタＮ１３２は、ビット線とセンス出力線との間の電圧差がそのしきい値電圧に近い場合にのみ電流を与える。この効果は、トランジスタＮ１３３が初期の高速な応答で動作し、次いでトランジスタＮ１３２が、電圧がしきい値電圧に近づくにつれて列に電流を与え、電圧揺れを制御する役割を果たすことである。

この発明のセンスアンプはまた増幅回路をも含み、該増幅回路はトランジスタＰ１０３およびＮ１０３からなるインバータを有する。トランジスタＰ１０３はゲート端子をセンスライン３８に接続され、ソース端子を電圧源Ｖｃｃ７０に接続され、かつドレイン端子をトランジスタＮ１０３のドレイン端子に接続される。トランジスタＮ１０３はソース端子を接地８０に接続され、ゲート端子をセンスライン３８に接続される。インバータ（Ｐ１０３、Ｎ１０３）の出力はセンス出力ライン４８に向かう。

任意で、バッファ回路がセンスアンプに加えられてもよい。図２に示すバッファ回路は
１対のインバータであり、一方のバッファインバータはトランジスタＰ１０４およびＮ１０４からなり、第２のバッファインバータはトランジスタＰ１０５およびＮ１０５からなる。第１のインバータ（Ｐ１０４、Ｎ１０４）はインバータＰ１０３、Ｎ１０３の出力４８から入力を受ける。両方のインバータがｐ型トランジスタ（Ｐ１０４、Ｐ１０５）のソース端子を電圧源Ｖｃｃに接続され、ｎ型トランジスタ（Ｎ１０４、Ｎ１０５）のソース端子を接地に接続される。第１のインバータ（Ｐ１０４、Ｎ１０４）の出力５８は、第２のインバータ（Ｐ１０５、Ｎ１０５）のゲート端子入力に与えられる。第２のインバータ（Ｐ１０５、Ｎ１０５）の出力は、センスアンプ出力ノード４０に与えられる。

トランジスタＰ１５１およびＮ１５１からなるラッチ制御回路は、センスアンプ出力４０とセンシング回路入力６７との間に接続される。ラッチ制御回路（Ｐ１５１、Ｎ１５１）は、ラッチング機能を制御するためにラッチイネーブル信号ＬａｔおよびＬａｔ♯を受ける。トランジスタＮ１５１はドレイン端子をセンスアンプ出力ノード４０に接続され、ゲート端子をラッチ信号Ｌａｔを受けるノード２１に接続され、かつソース端子をセンシング回路入力６７に電気的に接続される。トランジスタＰ１５１はドレイン端子をセンシング回路入力６７に電気的に接続され、かつゲート端子をラッチ信号Ｌａｔ♯を受けるノード２２に電気的に接続される。

センスライントランジスタＮ１３４はラッチの出力６７とセンスアンプ入力２０との間に接続される。センスライントランジスタＮ１３４はソース端子をセンスライン入力２０に接続され、ドレイン端子をラッチ出力６７に接続され、かつゲート端子をラッチ信号Ｌａｔ♯を受けるノード２２に電気的に接続される。センスライントランジスタＮ１３４は、センスアンプ入力２０に接続されるビット線のインピーダンスによって、ラッチに記憶される出力信号の圧力の降下またはグリッチを防ぐ役割を果たす。たとえば、出力ノード４０での出力が論理レベル１によって表わされる電圧である場合、センスアンプ入力ライン２０のインピーダンスは、出力ノードの電圧をラッチのスイッチングしきい値電圧近くの電圧レベルまで低下させる恐れがある。これは、不所望の状況である過渡グリッチを生じさせるであろうが、これはラッチにおいて記憶される電圧の値に影響を与える恐れがある。トランジスタＮ１３４は、出力での電圧をプルアップするよう動作し、かつメモリセルの読出に影響を与える恐れのあるこれらの過渡を防ぐために、ラッチの出力を入力線から分離する役割を果たす。

センスアンプは以下のように動作する。第１に、センスイネーブル信号ＳＡＥＮ♯およびラッチ信号Ｌａｔ、Ｌａｔ♯が、回路を活性読出またはラッチ構成のいずれかに設定する。読出に対しては、ＳＡＥＮ♯信号は論理レベルロウであり、ラッチ信号Ｌａｔはロウであり、ラッチ信号Ｌａｔ♯はハイである。ラッチ動作に対しては、ＳＡＥＮ♯信号はハイであり、ラッチ信号Ｌａｔはハイであり、ラッチ信号Ｌａｔ♯はロウである。上記信号に対する適切なタイミングは、読出からラッチ動作への円滑な遷移を確実にするために提供される。ＢＯＯＳＴおよびＢＯＯＳＴ♯信号は、回路のセンシング速度を設定する役割を果たす。「ブーストハイ」読出モードにある場合、より大きな消費電力という犠牲を払ってより高速なセンシングが達成される。これに代えて、電力を節約するために信号はより低速の「ブーストロウ」モードで動作可能である。ＢＯＯＳＴ信号ハイ（ＢＯＯＳＴ♯ロウ）で読出す場合、インバータ（Ｐ１０１、Ｎ１０１）および（Ｐ１０２、Ｎ１０２）はフィードバックトランジスタＮ１３２およびＮ１３１を制御して、センス入力ノード２０に接続されるビット線に対するプリチャージ、調整および初段のセンシングを提供する。センスライントランジスタＮ１３４を流れる第１の電流に比例する電圧差が、センスライン３８およびセンスラッチ６７ノードを渡って形成される。もし第１の電流が特定された最小の検出レベルよりも大きいかまたはそれに等しければ、センスノード電圧はインバータＰ１０３およびＮ１０３の出力をロウ状態に駆動する。そうでなければ、増幅インバータＰ１０３、Ｎ１０３の出力はハイ状態に留まる。読出動作の間、センスラッチノード
６７の電圧はプリチャージレベルにあり、よって２つのインバータ（Ｐ１０１、Ｎ１０１）および（Ｐ１０２、Ｎ１０２）に静電流を書込ませる。「ブーストロウ」モード（ＢＯＯＳＴ♯ハイ）で読出す場合、動作は、トランジスタＰ１０２およびＮ１０２からなるインバータとフィードバック装置Ｎ１３２とがディスエーブルされている点を除いては、上記と同じである。この構成において、センスノードはより多くの電圧揺れを有し、より大きな安定性を提供し、かつ回路においてより少ない電力しか消費しない。

動作のラッチモードにおいて、センスアンプ出力ノード４０の状態をラッチングすることは、回路の消費電力をゼロレベルに低減する方法を提供する。ラッチ信号Ｌａｔはロウからハイになり、ラッチ信号Ｌａｔ♯はハイからロウになり、センスイネーブル信号ＳＡＥＮ♯はロウからハイになる。これにより、センスアンプ出力ノード４０で保持される電圧がセンスラッチノード６７に転送されることが可能になる一方で、センスアンプ入力２０は分離される。一般的に高容量のセンスアンプ入力ノード２０は、センスライントランジスタＮ１３４がそれを分離しているので、出力ドライバＰ１０５、Ｎ１０５によって充電または放電される必要がない。これにより、より高速で、より安全で、かつより電力を節約するラッチ構成が可能になる。

上述の実施例に、その広い発明の概念から離れることなく変更をもたらし得ることが理解される。したがって、この発明は開示される特定の実施例に限定されるのではなく、添付の特許請求の範囲に定義されるこの発明の精神および範囲内にあるすべての変更を包含することが意図される。

この発明のセンスアンプのブロック図である。 ２Ａおよび２Ｂからなる、この発明のセンスアンプの電気的概略図である。 ２Ａおよび２Ｂからなる、この発明のセンスアンプの電気的概略図である。

Claims (23)

1. センスアンプであって、
   ａ） メモリセルのビット線からデータ信号を受けるためのセンスアンプ入力ノードと、
   ｂ） センスアンプ出力信号を生成するための出力ノードと、
   ｃ） センスアンプ出力信号をラッチするためのラッチ回路とを含み、前記ラッチ回路は、
   ｉ） イネーブル信号を受けるためのイネーブル信号入力ノードと、
   ｉｉ） センシング回路とを有し、前記センシング回路は前記センスアンプ入力ノードと前記出力ノードとの間に電気的に結合され、かつ前記イネーブル信号入力ノードにも電気的に結合され、前記センシング回路はセンスラッチノードからデータ信号を受けるためのセンシング回路入力を有し、前記イネーブル信号入力ノードからイネーブル信号を受け、かつ前記センスアンプ出力信号を生成する出力ノードに間接的に結合されるセンシング回路出力信号を生成し、前記センシング回路は並列に接続される第１のインバータと第２のインバータとを含み、前記第１のインバータの入力は前記センスラッチノードに電気的に接続され、前記第２のインバータの出力は出力ノードに電気的に接続され、前記ラッチ回路はさらに、
   ｉｉｉ） 第１のフィードバックトランジスタを含む第１のフィードバック経路を有し、前記第１のフィードバックトランジスタは第２のインバータの出力およびセンスラッチノードに電気的に接続され、前記ラッチ回路はさらに、
   ｉｖ） 直列に接続される第２のフィードバックトランジスタおよび第３のフィードバックトランジスタを含む第２のフィードバック経路を有し、前記第２のフィードバックトランジスタはゲート端子を第２のインバータの出力に接続され、ドレイン端子を前記第１のフィードバックトランジスタに接続され、かつソース端子を前記第３のフィードバックトランジスタに接続され、前記第３のフィードバックトランジスタは前記センスラッチノードに接続されてゲート端子でブーストイネーブル信号を受ける、センスアンプ。
2. 前記センシング回路の前記第１のインバータおよび前記第２のインバータの各々は、インバータ入力を形成するようゲートを電気的に接続されるｐ型トランジスタおよびｎ型トランジスタからなる、請求項１に記載のセンスアンプ。
3. 前記センシング回路は、
   各々が前記第２のインバータに接続される第１および第２のブーストトランジスタをさらに含み、前記第１のブーストトランジスタはゲート端子で反転ブーストイネーブル信号を受けるｐ型トランジスタであり、ドレイン端子を前記第２のインバータのｐ型トランジスタのソース端子に電気的に接続され、かつソース端子を電圧源に接続され、前記第２のブーストトランジスタはゲート端子でブーストイネーブル信号を受けるｎ型トランジスタであり、ドレイン端子を前記第２のインバータのｎ型トランジスタのソース端子に電気的に接続され、かつソース端子を接地電位に接続され、前記センシング回路は、
   センスイネーブルトランジスタをさらに含み、前記センスイネーブルトランジスタはゲート端子でイネーブル信号を受け、ドレイン端子を前記第１および第２のフィードバック経路に電気的に接続され、かつソース端子を電圧源に電気的に接続される、請求項２に記載のセンスアンプ。
4. 前記第１のフィードバックトランジスタはゲート端子を前記第２のインバータの出力に電気的に接続され、ドレイン端子を前記センスイネーブルトランジスタのドレイン端子に電気的に接続され、かつソース端子を前記センスラッチノードに電気的に接続される、請求項３に記載のセンスアンプ。
5. 前記第３のフィードバックトランジスタはソース端子を前記センスラッチノードに接続される、請求項４に記載のセンスアンプ。
6. 前記ラッチ回路は、
   前記センシング回路と前記出力ノードとの間に電気的に接続される増幅回路をさらに含む、請求項１に記載のセンスアンプ。
7. 前記ラッチ回路は、
   前記増幅回路と前記出力ノードとの間に電気的に接続される少なくとも１つのバッファ回路をさらに含む、請求項６に記載のセンスアンプ。
8. 前記ラッチ回路は、
   前記出力ノードと前記センスラッチノードとの間に電気的に接続されるラッチ制御回路をさらに含む、請求項１に記載のセンスアンプ。
9. 前記ラッチ制御回路は、第１のラッチ制御信号および第２のラッチ制御信号を受けるための第１および第２のラッチノードを含み、前記第１のラッチ制御信号は前記イネーブル信号と位相が同じであり、前記第２の制御ラッチ信号は前記イネーブル信号に対し位相がずれている、請求項８に記載のセンスアンプ。
10. 前記ラッチ制御回路は、並列に電気的に接続されかつ各々がゲートを有し、かつ前記センスラッチノードと前記出力ノードとの間に電気的に接続される、ｐチャネルトランジスタおよびｎチャネルトランジスタを含み、前記ｎチャネルトランジスタはそのゲートで前記第１のラッチ制御信号を受け、前記ｐチャネルトランジスタはそのゲートで前記第２のラッチ制御信号を受ける、請求項９に記載のセンスアンプ。
11. 前記増幅回路は増幅インバータを含み、前記増幅インバータは各々がゲート端子を有するｐ型トランジスタおよびｎ型トランジスタを有し、前記ゲート端子は互いに対しかつ前記センシング回路の出力に対し電気的に接続され、前記ｐ型トランジスタはソース端子を電圧源に電気的に接続され、かつドレイン端子を前記出力ノードに電気的に接続され、前記ｎ型トランジスタはソース端子を接地電位に接続され、かつドレイン端子を出力ノードに接続される、請求項６に記載のセンスアンプ回路。
12. 前記少なくとも１つのバッファ回路はインバータである、請求項７に記載のセンスアンプ。
13. 前記第２のフィードバックトランジスタはエンハンスメント型ＭＯＳＦＥＴである、請求項１に記載のセンスアンプ。
14. 前記第１のフィードバックトランジスタは非エンハンスメント型ＭＯＳＦＥＴである、請求項１に記載のセンスアンプ。
15. センスアンプであって、
    ａ） メモリセルのビット線からデータ信号を受けるためのセンスアンプ入力ノードと、
    ｂ） センスアンプ出力信号を生成するための出力ノードと、
    ｃ） 前記センスアンプ出力信号をラッチするためのラッチ回路とを含み、前記ラッチ回路は、
    ｉ） イネーブル信号を受けるためのイネーブル信号入力ノードと、
    ｉｉ） センシング回路とを有し、前記センシング回路は前記センスアンプ入力ノード
    と前記出力ノードとの間に電気的に結合され、かつ前記イネーブル信号入力ノードにも電気的に結合され、前記センシング回路は、センスラッチノードからのデータ信号を受けるためのセンシング回路入力を有し、前記イネーブル信号入力ノードからのイネーブル信号を受け、かつ前記センスアンプ出力信号を生成する出力ノードに間接的に結合されるセンシング回路出力信号を生成し、前記センシング回路は並列に接続される第１のインバータおよび第２のインバータを含み、前記第１のインバータの入力は前記センスラッチノードに電気的に接続され、前記第２のインバータの出力はセンスラインに電気的に接続され、前記ラッチ回路はさらに、
    ｉｉｉ） 第１のフィードバックトランジスタを含む第１のフィードバック経路を有し、前記第１のフィードバックトランジスタはゲート端子を前記第２のインバータの出力に電気的に接続され、ドレイン端子をセンスイネーブルトランジスタのドレイン端子に電気的に接続され、かつソース端子を前記センスラッチノードに電気的に接続され、前記ラッチ回路はさらに、
    ｉｖ） 直列に接続される第２のフィードバックトランジスタおよび第３のフィードバックトランジスタを含む第２のフィードバック経路を有し、前記第２のフィードバックトランジスタはゲート端子を前記第２のインバータの出力に接続され、ドレイン端子を前記第１のフィードバックトランジスタに接続され、かつソース端子を前記第３のフィードバックトランジスタに接続され、前記第３のフィードバックトランジスタはソース端子を前記センスラッチノードに接続され、かつゲート端子でブーストイネーブル信号を受ける、センスアンプ。
16. 前記センシング回路の前記第１のインバータおよび前記第２のインバータの各々は、インバータ入力を形成するようゲートを電気的に接続されるｐ型トランジスタおよびｎ型トランジスタからなる、請求項１５に記載のセンスアンプ。
17. 前記センシング回路は、
    各々が前記第２のインバータに接続される第１および第２のブーストトランジスタをさらに含み、前記第１のブーストトランジスタはゲート端子で反転ブーストイネーブル信号を受けるｐ型トランジスタであり、ドレイン端子を前記第２のインバータのｐ型トランジスタのソース端子に電気的に接続され、かつソース端子を電圧源に接続され、前記第２のブーストトランジスタはゲート端子でブーストイネーブル信号を受けるｎ型トランジスタであり、ドレイン端子を前記第２のインバータのｎ型トランジスタのソース端子に電気的に接続され、かつソース端子を接地電位に接続され、前記センシング回路は、
    前記センスイネーブルトランジスタをさらに含み、前記センスイネーブルトランジスタはゲート端子でイネーブル信号を受け、ドレイン端子を前記第１および第２のフィードバック経路に電気的に接続され、かつソース端子を電圧源に電気的に接続される、請求項１６に記載のセンスアンプ。
18. 前記ラッチ回路は、
    前記センシング回路と前記出力ノードとの間に電気的に接続される増幅回路をさらに含む、請求項１５に記載のセンスアンプ。
19. 前記ラッチ回路は、
    前記増幅回路と前記出力ノードとの間に電気的に接続される少なくとも１つのバッファ回路をさらに含む、請求項１８に記載のセンスアンプ。
20. 前記ラッチ回路は、
    前記出力ノードと前記センスラッチノードとの間に電気的に接続されるラッチ制御回路をさらに含む、請求項１５に記載のセンスアンプ。
21. 前記ラッチ制御回路は、第１のラッチ制御信号および第２のラッチ制御信号を受けるための第１および第２のラッチノードを含み、前記第１のラッチ制御信号は前記イネーブル信号と位相が同じであり、前記第２の制御ラッチ信号は前記イネーブル信号に対して位相がずれている、請求項２０に記載のセンスアンプ。
22. 前記ラッチ制御回路は、並列に電気的に接続されかつ各々がゲートを有し、かつ前記センスライントランジスタのドレインと前記出力ノードとの間に電気的に接続される、ｐチャネルトランジスタおよびｎチャネルトランジスタを含み、前記ｎチャネルトランジスタはそのゲートで前記第１のラッチ制御信号を受け、前記ｐチャネルトランジスタはそのゲートで前記第２のラッチ制御信号を受ける、請求項２１に記載のセンスアンプ。
23. 前記増幅回路は増幅インバータを含み、前記増幅インバータは各々がゲート端子を有するｐ型トランジスタおよびｎ型トランジスタを有し、前記ゲート端子は互いに対しかつ前記センシング回路の出力に対し電気的に接続され、前記ｐ型トランジスタはソース端子を電圧源に電気的に接続され、かつドレイン端子を前記出力ノードに電気的に接続され、前記ｎ型トランジスタはソース端子を接地電位に接続され、かつドレイン端子を前記出力ノードに接続される、請求項１８に記載のセンスアンプ回路。

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