CN1688888A - 可设置电压摆动控制的读出放大器 - Google Patents

可设置电压摆动控制的读出放大器 Download PDF

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Abstract

一种读出放大器(15)，可设置成以两种模式运行用来控制读出放大器输出(40)上的电压摆动。读出放大器有两条反馈通路(45到35)，各反馈通路包括一响应时间快的晶体管(N133)的第一反馈通路(P101、N101、N133)以使电路运行得尽可能快，以及一第二反馈通路(P121、P102、N102、N121、N132、N131)以提供电压摆动控制。在第一种运行模式中，即“增压”(Turbo)模式，两条反馈通路均运行(BOOST＝高)，以此来提供一较大幅度的摆动控制，因此有较高的读出速度。在第二运行模式中，即“非增压”(non－turbo)模式，仅第一反馈通路运行(BOOST＝低)，从而允许有更高的稳定性和低能耗。

Description

可设置电压摆动控制的读出放大器
技术领域
本发明涉及用于在COMS存储单元中读出数据的读出放大器，特别地，涉及这种读出放大器内的锁定控制电路。
技术背景
在集成存储电路中，读出放大器常用于提高存储器的速度性能，并用于提供与存储器中驱动外围电路要求相一致的信号。一读出放大器是一有源电路，可以减少从一被访问存储单元到存储单元阵列外围的逻辑电路的信号传递时间，并将位线上产生的无序逻辑电平转换成外围电路的数字逻辑电平。读出放大器的读出部分检测并确定所选存储单元中的数据内容。读出可以是“非破坏性”的，其特点是所选存储单元的数据内容是无变化的，例如：在静态存储器(SRAM)，只读存储器(ROM)和可编程序的只读存储器(PROM)中；读出也可以是“破坏性”的，其特点是所选存储单元中的数据内容可能被读出操作所改变，例如在动态随机存取存储器(DRAM)中。
许多读出放大器在输出端有电压摆动的倾向，这是因为由读出放大器所驱动的电路输入端上的有效门电压会导致被驱动电路中的输出转换时间变快，但是在相同输出电流下，较强的有效门电压和相同负载电容上较强充电的转换，则需要较长的转换时间。为了改善读出放大器的速度和电能特性，众所周知的在本技术领域中是将电压摆动量限制到一较小的优化量。除了实质性地改善速度和电能外，降低电压摆动成为深亚微米CMOS(deep-submicrometer CMOS)工艺设计的关键。减小电压摆动会导致热载子扩散、串扰、噪声以及读出安全系数下降。为了限制输出电压的摆动，最广泛采用的是振幅定时技术和电压箝位技术。振幅定时技术是当电压摆动在一最佳值时，通过抑制此时的读出放大器来实现。然而，这种技术可能因设备参数的改变而导致电压摆动的较大变化。电压箝位技术对设备参数波动的影响较小。
鉴于存储设备尺寸不断小型化的趋势，人们希望通过使用尽可能最少的和最小的，即小纵/横比的晶体管来控制读出放大器的电压摆动。此外，为了满足更高速度的需要，人们希望在仍能保持受控的电压摆动的同时，读出放大器的运行速度尽可能地快。
本发明旨在提供一读出放大器，此读出放大器的电压摆动受控。
本发明进一步目的在于提供一读出放大器，此读出放大器运行速度快。
本发明再一个目的在于提供一读出放大器，此读出放大器在电压摆动控制电路中使用最少的晶体管，并且都是小尺寸的晶体管。
发明内容
上述目的已由本发明的读出放大器实现，该读出放大器具有一对反馈通路，此反馈通路位于读出放大器输出和读出放大器输入之间以控制读出放大器输出上的电压摆动量。读出放大器可设置成两种不同的运行模式。在第一种运行模式中，即“增压”模式中，两条反馈通路均运行，第一条反馈通路包括一没有门限电压增强的晶体管，并且该晶体管具有小的纵/横比以进行尽可能最快的读出运行，而第二条反馈通路提供稳定性以控制读出放大器输出的电压摆动。在第二种运行模式中，即“非增压”模式中，仅有第一条反馈通路是激活的，在读出速度降低最少的条件下提供最大的摆动。第一种运行模式提供较大幅度的摆动控制，因此具有较高的读出速度，而第二种运行模式有更高的稳定性并且无需牺牲可靠性就可实现低能耗。本发明允许用户对读出放大器进行设置而具有灵活性以满足读出放大器对速度、放大安全系数或者能耗有关需求。
附图说明
图1是本发明本发明读出放大器的方框图。
图2包括图2A和图2B，图2A和图2B分别示出了本发明读出放大器的电路示意图。
具体实施方式
如图1所示，本发明读出放大器15一较佳实施例包括一读出输入节点20，读出输入节点20连接到一存储单元阵列的位线上。一激活信号30输入到一读出电路35上以检测并确定与读出放大器15相连的存储单元中的数据内容。读出电路35的速度通过对读出电路35接收到的激活信号升压，BOOST 80和BOOST# 82，来设定；更多细节将在下文结合图2讨论。激活信号30用于控制读出电路的运行速度。读出电路35的输出38输入到放大电路45，放大电路45将位线的无序电平转换成标准的数字逻辑电平，标准的数字逻辑电平和连接在读出放大器输出40上的任何的外围电路兼容。可选择地，一个或多个缓冲电路55可以连在放大电路45之后来为读出放大器输出节点40提供更稳定的输出。此外，一锁定控制电路60连接在读出电路输入67和读出放大器输出节点40之间。锁定功能由在锁定控制电路60处接收的锁定激活信号LAT 84和LAT# 86控制，更详细将在下文结合图2进行讨论。读出电路35、放大电路45，缓冲电路55和锁定控制电路60组成一锁定电路用于存储读出放大器输出的电压值，这样电平的保持时间可以比通常的存储循环更长。同样，通过锁定输出，读出放大器的残留电压可以关掉或停顿直到需要再次打开。这种好处可以节省大量的电能。锁定控制电路60的输出67输回到读出电路35的输入端。一读出线晶体管50连接在锁定控制电路60与读出线输入20之间，以将读出放大器输入20与锁定电路的输出67隔离开来。
参见图2，读出电路包括一对变极器，第一个变极器由晶体管P101和N101构成，第二个变极器由晶体管P102和N102构成。在以下对读出放大器电路的描述中，由“P”标出的晶体管，如P101和P102，是P型金属氧化物半导体(MOS)晶体管，而“N”标出的晶体管，如N101和N102，是N型金属氧化物半导体(MOS)晶体管。晶体管P101和N101有相互连接在一起的控制门接线端以形成读出电路的输入，并接收锁定电路的输出67。晶体管P102和N102形成一第二变极器，其控制门接线端电连接在一起，同时与读出电路的输入电连接。晶体管P101的电源端与一外部电压源Vcc，70连接，Vcc，70为读出放大器外围数字逻辑电路的电压值。晶体管N101的电源端与一接地电位80连接。两个变极器输出都作用于读出线38上。
由P102和N102构成的第二个变极器连接到一对升压晶体管P121和N121上。升压晶体管P121电连接在晶体管P102电源端与外部电压源Vcc，70之间。升压晶体管N121电连接在晶体管N102电源端和接地端80之间。升压晶体管P121在其控制门接线端32处接收第一个升压激活信号BOOST#，升压晶体管N121在其控制门接线端31处接收第二个升压激活信号BOOST。升压激活信号(BOOST，BOOST#)设定电路的读出速度。第二个升压激活信号BOOST与第一个升压激活信号BOOST#相位差180度。一读出激活信号SAEN#输入在节点30处输送到一读出激活晶体管P131的控制门接线端上。
读出电路还包括一第一反馈通路，该第一反馈通路具有一第一反馈晶体管N133。该第一反馈晶体管N133有一控制门接线端与变极器(P102、N102)的输出电连接，有一连接到读出激活晶体管P131的漏极端子上的漏极端子，还有一电源端与读出电路输入67电连接。读出电路还包括一第二反馈通路，该第二反馈通路有一对串联的反馈晶体管N132和N131。晶体管N132有一与读出线38连接的控制门接线端，一与晶体管P131的漏极端子和与晶体管N133的漏极端子连接的漏极端子，以及有一与晶体管N131的漏极端子连接的电源端。晶体管N131有一电源与读出电路67的输入连接，并在其控制门接线端接收第二升压激活信号BOOST。晶体管N133是一非金属氧化物半导体(NMOS)晶体管，其没有门限电压(VT)增强，可以更方便地设置晶体管适当的偏压。晶体管N133具有低的纵/横比，所以尺寸小。一般而言，一较大的纵/横比对应于控制门和给定电流的电源之间的较小电压变化。因此，当同时降低电压摆动时，那么晶体管的初始响应将更慢。因为晶体管N133的纵/横比低，晶体管的响应时间将更快。晶体管N132是一与晶体管N133并联的放置在第二反馈通路中的增强晶体管。当第二升压激活信号BOOST为“高”时，晶体管N132运行，打开转换晶体管N131以转换至第二反馈通路。运行时，当位线与读出输出线之间的压差接近它的门限电压时，晶体管N132仅提供电流。这样的作用是晶体管N133能以快的初始响应进行运行，从而当电压接近门限电压时，晶体管N132为回路提供电流以控制电压的摆动。
本发明读出放大器还包括一放大电路。该放大电路具有由晶体管P103和N103组成的变极器。晶体管P103有一与读出线38连接的控制门接线端，一与电压源Vcc 70连接的电源端，以及有一与晶体管N103的漏极端子连的漏极端子接。晶体管N103有一电源端与接地端80连接，一控制门接线端与读出线38连接。变极器(P103，N103)的输出都引至读出输出线48上。
缓冲电路能可选择性地加到读出放大器上。如图2所示的缓冲电路是一对变极器，一个缓冲变极器由晶体管P104和N104组成，第二变极器由晶体管P105和N105组成。第一变极器(P104，N104)接收的输入来自变极器P103和N103的输出48。两种变极器都具有连接到电压源Vcc上的P型晶体管(P104、P105)的电源端和接地的N型晶体管(N104、N105)的电源端。第一变极器(P104、N104)的输出58作为第二变极器(P105、N105)的控制门接线端输入，第二变极器(P105、N105)的输出作为读出放大的输出节点40。
由晶体管P151和晶体管N151组成的一锁定控制电路连接在读出放大器输出40和读出电路输入67之间。锁定控制电路(P151、N151)接收锁定激活信号Lat和Lat#，以此来控制锁定功能。晶体管N151有一与读出放大器输出节点40连接的漏极端子，一与接收锁定信号Lat的节点21连接的控制门接线端，以及有一与读出电路输入67电连接的电源端。晶体管P151有一漏极端子与读出电路输入67电连接，并有一控制门接线端与接收锁定信号Lat#的节点22电连接。
读出线晶体管N134连接在锁定输出67和读出放大器输入20之间。读出线晶体管N134有一与读出线输入20连接的电源端，一与锁定输出67连接的漏极端子，以及一与接收锁定信号Lat#的节点22电连接的控制门接线端。读出线晶体管N134用来防止由于与读出放大器输入20连接的位线的阻抗而使储存在锁定中输出信号的电压下降或故障。例如，如果输出节点40的电压输出用逻辑电平1表示，那么读出放大器输入线20的阻抗可能会把输出节点的电压降低到接近该锁定的转换门限电压的电平。这样会产生一不稳定的情况，一个瞬间的故障将影响到存储在锁定中的电压值。晶体管N134提升输出端的电压，并把该锁定的输出与输入线隔离开来，以此防止这些可能影响存储单元读取的瞬间故障。
读出放大器的运行如下：第一，读出激活信号SAEN#和锁定信号Lat、Lat#将电路设置在主动读取或锁定配置。进行读取时，SAEN#信号为一低逻辑电平，锁定信号Lat为低，锁定信号Lat#为高。锁定运行时，SAEN#信号为一高逻辑电平，锁定信号Lat为高，锁定信号Lat#为低。提供对上述信号的适当定时可以保证从读取运行向锁定运行的平稳转换。升压信号BOOST和升压信号BOOST#用于设置电路的读出速度。当处于“高升压”读取模式时，在高能耗条件下实现快速读出。或者，信号也可以在较低的速度下运行，即“低升压”模式，以节能。当以高升压信号BOOST(BOOST#低)读取时，变极器(P101、N101)和(P102、N102)控制反馈晶体管N132和N131，为连接在读出输入节点20上的位线提供预充电、调整和第一阶段读出。与流过读出线晶体管N134的第一电流成比例的压差形成在读出线38和读出锁定67节点之间。如果第一电流大于或等于设定的最小检测值，那么读出节点电压将驱动变极器(P103和N103)的输出到低状态。否则，放大变极器P103和N103的输出保持在高状态。在读取运行中，读出锁定节点67的电压处在预充电值，因此使得两个变极器(P101、N101)和(P102、N102)产生静电流。当读取处在“低升压”模式(Boost#高)时，运行与上述一样，只是包括晶体管P102和N102的变极器以及反馈装置N132已停止。在这种设置中，读出节点的电压摆动更大，为电路提供更高的可靠性，消耗更少的电能。
在锁定模式运行中，锁定读出放大器输出节点40的状态提供了一种将电路电能消耗量降低到0的方法。锁定信号Lat由低向高，锁定信号Lat#由高向低，读出激活信号SAEN#由低向高。当读出放大器输入20被隔离时，这允许保持在读出放大器输出节点40中的电压传递到读出锁定节点67。由于读出线晶体管N134与之隔离，通常具有高电容量的读出放大器输入节点20不必通过输出驱动装置P105、N105充电或放电，这样可以有一更快、更安全和节省更多电能的锁定装置。
可以理解的是不脱离本发明构思范围还可以对上述实施例做出许多改变。因此，本发明并不仅限于上述的具体实施例，而是包括在由所附权利要求书所限定的本发明实质构思和范围内所有的变化。

Claims (23)

1.一种读出放大器，包括：
a)一读出放大器输入节点，用于接收来自一存储单元的位线的数据信号；
b)一输出节点，用于产生一读出放大器输出信号；以及
c)一锁定电路，用于锁定读出放大器输出信号，具有：
i)一激活信号输入节点，用于接收一激活信号；
ii)一读出电路，电连接在所述读出放大器输入节点和所述输出节点之间，并且与所述激活信号输入节点电连接，所述读出电路具有一读出电路输入以接收来自一读出锁定节点的数据信号和接收来自所述激活信号输入节点的所述激活信号，并且所述读出电路产生一间接连接到产生所述读出放大器输出信号的所述输出节点上的读出电路输出信号，所述读出电路包括并联的一第一变极器和一第二变极器，所述第一变极器的输入与所述读出锁定节点电连接，所述第二变极器的输出与所述输出节点电连接；
iii)一第一反馈通路，包括一第一反馈晶体管，所述第一反馈晶体管与所述第二变极器的所述输出以及所述读出锁定节点电连接；以及
iv)一第二反馈通路，包括串联的一第二反馈晶体管和一第三反馈晶体管，所述第二反馈晶体管有一与所述第二变极器的所述输出连接的控制门接线端，有一连接到所述第一反馈晶体管上的漏极接线端，有一与所述第三反馈晶体管连接的电源端，所述第三反馈晶体管与所述读出锁定节点连接并在控制门接线端处接收一升压激活信号。
2.如权利要求1所述的读出放大器，其特征在于，所述读出电路的所述第一变极器和所述第二变极器都由一p型晶体管和一n型晶体管组成，所述p型晶体管和n型晶体管具有电连接的控制门以形成一变极器输入。
3.如权利要求2所述的读出放大器，其特征在于，所述读出电路还包括：
一第一和第二升压晶体管，各所述晶体管与所述第二变极器连接，所述第一升压晶体管是一P型晶体管，所述P型晶体管在控制门接线端处接收一变极升压激活信号并具有电连接到所述第二变极器的所述P型晶体管电源端上的漏极端子和连接到一电压源上的电源端，所述第二升压晶体管是一n型晶体管，所述n型晶体管在控制门接线端处接收所述升压激活信号并具有电连接到所述第二变极器的n型晶体管电源端上的漏极端子和连接到一接地电位的电源端；以及
一读出激活晶体管，接收一控制门接线端处的所述激活信号，并具有与所述第一、第二反馈通路电连接的漏极端子和与所述电压源电连接的电源端。
4.如权利要求3所述的读出放大器，其特征在于，所述第一反馈晶体管具有与所述第二变极器的所述输出电连接的控制门接线端，一与所述读出激活晶体管的所述漏极端子电连接的漏极端子和一与所述读出锁定节点电连接的电源端。
5.如权利要求4所述的读出放大器，其特征在于，所述第三反馈晶体管具有连接到所述读出锁定节点上的电源端。
6.如权利要求1所述的读出放大器，其特征在于，所述锁定电路还包括：
一放大电路，电连接在所述读出电路和所述输出节点之间。
7.如权利要求6所述的读出放大器，其特征在于，锁定电路还包括：
至少一个缓冲电路，电连接在所述放大电路和所述输出节点之间。
8.如权利要求1所述的读出放大器，其特征在于，所述锁定电路还包括：
一锁定控制电路，电连接在所述放大电路输出节点和所述读出锁定节点之间。
9.如权利要求8所述的读出放大器，其特征在于，所述锁定控制电路包括一第一和第二锁定节点，用于接收一第一锁定控制信号和一第二锁定控制信号，所述第一锁定控制信号与所述激活信号同相，所述第二控制锁定信号相对所述激活信号异相。
10.如权利要求9所述的读出放大器，其特征在于，所述锁定控制电路包括并联电连接并且各自具有一控制门的一p通路晶体管和一n通路晶体管，所述p通路晶体管和n通路晶体管电连接在所述读出锁定节点与所述输出节点之间，所述n通路晶体管在其所述控制门处接收所述第一锁定控制信号，所述p通路晶体管在其所述控制门处接收所述第二锁定控制信号。
11.如权利要求6所述的读出放大器，其特征在于，所述放大电路包括一放大变极器，所述放大变极器有各自具有一控制门接线端的一p型晶体管和一n型晶体管，所述控制门接线端互相电连接以及与所述读出电路的所述输出电连接，所述p型晶体管具有与一电压源电连接的电源端和与所述输出节点电连接的一漏极端子，所述n型晶体管具有与一接地电位连接的电源端和连接到所述输出节点上的一漏极端子。
12.如权利要求7所述的读出放大器，其特征在于，至少一个缓冲电路是一变极器。
13.如权利要求1所述的读出放大器，其特征在于，所述第二反馈晶体管是一增强型的金属氧化物半导体场效应晶体管(MOSFET)。
14.如权利要求1所述的读出放大器，其特征在于，所述第一反馈晶体管是一非增强型的金属氧化物半导体场效应晶体管(MOSFET)。
15.一种读出放大器，包括：
a)一读出放大器输入节点，用于接收来自一存储单元的位线的数据信号；
b)一输出节点，用于产生一读出放大器输出信号；以及
c)一锁定电路，用于锁定所述读出放大器输出信号，所述锁定电路具有：
i)一激活信号输入节点，用于接收一激活信号；
ii)一读出电路，电连接在所述读出放大器输入节点和所述输出节点之间并与所述激活信号输入节点电连接，所述读出电路有一读出电路输入以接收来自一读出锁定节点的数据信号和接收来自所述激活信号输入节点的所述激活信号以及产生一读出电路输出信号，所述读出电路输出信号间接地与产生所述读出放大器输出信号的所述输出节点连接，所述读出电路包括并联连接一第一变极器和一第二变极器，所述第一变极器的一输入与所述读出锁定节点电连接，所述第二变极器的一输出与一读出线电连接；
iii)一第一反馈通路，包括一第一反馈晶体管，所述第一反馈晶体管有一与所述第二变极器的所述输出电连接的控制门接线端，与一放大激活晶体管的一漏极端子电连接的一漏极端子和电连接到所述读出锁定节点上的电源端；以及
iv)一第二反馈电路，包括串联连接的一第二反馈晶体管和一第三反馈晶体管，所述第二反馈晶体管具有一连接到所述第二变极器的所述输出上的控制门接线端，有与所述第一反馈晶体管连接的一漏极端子和有连接到所述第三反馈晶体管上的一电源端，所述第三晶体管具有一与所述读出锁定节点连接并在一控制门接线端处接收一升压激活信号的电源端。
16.如权利要求15所述的读出放大器，其特征在于，所述读出电路的所述第一变极器和所述第二变极器都由一p型晶体管和一n型晶体管组成，所述p型晶体管和n型晶体管具有电连接的控制门以形成一变极器输入。
17.如权利要求16所述的读出放大器，其特征在于，所述读出电路还包括：
一第一和第二升压晶体管，各所述晶体管与所述第二变极器连接，所述第一升压晶体管是一P型晶体管，所述P型晶体管在控制门接线端处接收一变极升压激活信号并具有电连接到所述第二变极器的所述P型晶体管电源端上的漏极端子和连接到一电压源上的电源端，所述第二升压晶体管是一n型晶体管，所述n型晶体管在控制门接线端处接收所述升压激活信号并具有电连接到所述第二变极器的n型晶体管电源端上的漏极端子和连接到一接地电位的电源端；以及
一读出激活晶体管，接收一控制门接线端处的所述激活信号，并具有与所述第一、第二反馈通路电连接的漏极端子和与所述电压源电连接的电源端。
18.如权利要求15所述的读出放大器，其特征在于，所述锁定电路还包括：
一放大电路，电连接在所述读出电路和所述输出节点之间。
19.如权利要求18所述的读出放大器，其特征在于，锁定电路还包括：
至少一个缓冲电路，电连接在所述放大电路和所述输出节点之间。
20.如权利要求15所述的读出放大器，其特征在于，锁定电路还包括：
一锁定控制电路，电连接在所述放大电路输出节点和所述读出锁定节点之间。
21.如权利要求20所述的读出放大器，其特征在于，所述锁定控制电路包括一第一和第二锁定节点用于接收一第一锁定控制信号和一第二锁定控制信号，所述第一锁定控制信号与所述激活信号同相，所述第二控制锁定信号相对所述激活信号异相。
22.如权利要求21所述的读出放大器，其特征在于，所述锁定控制电路包括并联电连接并且各自具有一控制门的一p通路晶体管和一n通路晶体管，所述p通路晶体管和n通路晶体管电连接在所述读出线晶体管和所述输出节点之间，所述n通路晶体管在其所述控制门处接收所述第一锁定控制信号，所述p通路晶体管在其所述控制门处接收所述第二锁定控制信号。
23.如权利要求18所述的读出放大器，其特征在于，所述放大电路包括一放大变极器，所述放大变极器有各自具有一控制门接线端的一p型晶体管和一n型晶体管，所述控制门接线端互相电连接以及与所述读出电路的所述输出电连接，所述p型晶体管具有与一电压源电连接的电源端和与所述输出节点电连接的一漏极端子，所述n型晶体管具有与一接地电位连接的电源端和连接到所述输出节点上的一漏极端子。
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