JP2006332107A - 半導体装置およびその製造方法ならびに画像表示装置 - Google Patents

Abstract

【課題】 移動度を向上させ、かつ、電流劣化が抑制された半導体装置およびその製造方法ならびに画像表示装置を提供する。
【解決手段】 薄膜トランジスタは、透明基板１０と、透明基板１０上に形成され、チャネル領域２１０とソース／ドレイン領域２１１Ｓ，２１１Ｄ，２２１Ｓ，２２１Ｄとを含む多結晶シリコン膜２０と、多結晶シリコン膜２０上に形成され、シリコン酸化膜を含むゲート絶縁膜３０と、ゲート絶縁膜３０上に形成されたゲート電極４０と、ゲート電極４０を覆うように形成され、ゲート絶縁膜３０におけるシリコン酸化膜よりも高い体積密度でＳｉ−Ｏ−Ｈ結合を有するシリコン酸化膜を含む層間絶縁膜５０と、層間絶縁膜５０上に形成された保護膜９０とを備える。
【選択図】 図４

Description

本発明は、半導体装置およびその製造方法ならびに画像表示装置に関し、特に、薄膜トランジスタなどの半導体装置およびその製造方法ならびに画像表示装置に関する。

低温多結晶シリコン薄膜トランジスタの移動度を増大させて閾値電圧を低減する技術として、欠陥の水素終端化処理が従来から知られている（たとえば特許文献１，２）。また、低温多結晶シリコン薄膜トランジスタの信頼性に関し、たとえば、キャリアが正孔である多結晶シリコン薄膜トランジスタのゲート電極にマイナス電圧を印加した場合に、経時的な電流減少が発生することが従来から知られている（たとえば非特許文献１）。
特開２００２−１７０９６０号公報 特開２００４−１１１６１８号公報 丹呉浩侑、外２名、「ＴＦＴの信頼性解析の現状」、電子情報通信学会論文誌、社団法人電子情報通信学会、２００４年３月、第８７巻、第３号、ｐ２８３−２９５

薄膜トランジスタの移動度を増加させ、閾値電圧を低減したとしても、動作中のストレスによる電流低下の程度が高い場合には、この電流低下後の状態を加味した回路設計を行なう必要があり、回路設計の最適化および電源電圧の低減（消費電力低減）の双方を必ずしも十分に行なうことができない。すなわち、従来の薄膜トランジスタにおいては、閾値電圧低減と信頼性確保との両立が必ずしも十分ではない。

本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、移動度を向上させ、かつ、電流劣化が抑制された半導体装置およびその製造方法ならびに画像表示装置を提供することにある。

本発明に係る半導体装置は、基板と、基板上に形成され、チャネル領域とソース／ドレイン領域とを含む半導体膜と、半導体膜上に形成され、シリコン酸化膜を含むゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極を覆うように形成され、シリコン酸化膜を含む層間絶縁膜と、層間絶縁膜上に形成され、水素の透過を抑制する保護膜とを備える。ここで、ゲート絶縁膜におけるシリコン酸化膜中のＳｉ−Ｏ−Ｈ結合の体積密度は、層間絶縁膜におけるシリコン酸化膜中のＳｉ−Ｏ−Ｈ結合の体積密度よりも低い。

本発明に係る半導体装置の製造方法は、基板上に半導体膜を形成する工程と、半導体膜上にシリコン酸化膜を含むゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、半導体膜におけるゲート電極の両側にソース／ドレイン領域を形成する工程と、ゲート電極を覆うように、ゲート絶縁膜におけるシリコン酸化膜よりも高い体積密度でＳｉ−Ｏ−Ｈ結合を有するシリコン酸化膜を含む層間絶縁膜を形成する工程と、層間絶縁膜上に水素の透過を抑制する保護膜を形成する工程と、保護膜を形成した後に熱処理を行なう工程とを備える。

本発明に係る画像表示装置は、上述した半導体装置、または、上述した半導体装置の製造方法により製造された半導体装置を備える。

本発明によれば、半導体装置において、閾値電圧を低減、移動度を向上させ、かつ、電流劣化を抑制することができる。

以下に、本発明に基づく半導体装置およびその製造方法ならびに画像表示装置の実施の形態について説明する。なお、同一または相当する部分に同一の参照符号を付し、その説明を繰返さない場合がある。

また、後述する実施の形態１，２においては、「半導体装置」の一例としての薄膜トランジスタについて主に説明するが、同様の思想をＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造上に適用することも当然に可能である。

（実施の形態１）
図１〜図４は、本発明の実施の形態１に係る半導体装置の製造工程における各ステップを示す断面図である。

本実施の形態に係る半導体装置は、絶縁基板上に形成された半導体膜を有する薄膜トランジスタであって、その製造方法は、「絶縁基板」である透明基板１０上に「半導体膜」としての多結晶シリコン膜２０を形成する工程と、多結晶シリコン膜２０上にシリコン酸化膜を含むゲート絶縁膜３０を形成する工程と、ゲート絶縁膜３０上にゲート電極４０を形成する工程（以上、図１）と、多結晶シリコン膜２０におけるゲート電極４０の両側にソース／ドレイン領域２１１Ｓ，２１１Ｄ，２２１Ｓ，２２１Ｄを形成する工程（図２）と、ゲート電極４０を覆うようにシリコン酸化膜を含む層間絶縁膜５０を形成する工程（図３）と、層間絶縁膜５０上に水素の透過を抑制する保護膜９０を形成する工程（図４）と、保護膜９０を形成した後に熱処理を行なう工程とを備える。

上記製造方法により得られる「半導体装置」としての薄膜トランジスタは、透明基板１０と、透明基板１０上に形成され、チャネル領域２１０，２２０とソース／ドレイン領域２１１Ｓ，２１１Ｄ，２２１Ｓ，２２１ＤとＬＤＤ領域２１２Ｓ，２１２Ｄとを含む多結晶シリコン膜２０と、多結晶シリコン膜２０上に形成され、シリコン酸化膜を含むゲート絶縁膜３０と、ゲート絶縁膜３０上に形成されたゲート電極４０と、ゲート電極４０を覆うように形成され、シリコン酸化膜を含む層間絶縁膜５０と、層間絶縁膜５０上に形成された保護膜９０とを備える。

以下、上記の内容について詳細に説明する。
図１を参照して、まず、シリコン窒化膜とシリコン酸化膜とをコートした透明基板１０上に、プラズマＣＶＤ法などによって非晶質シリコン膜（たとえば、膜厚：５０ｎｍ）が形成される。その後、ＸｅＣｌエキシマーレーザ照射などによって非晶質シリコン膜が結晶化され、所定の形状に加工される。これにより、多結晶シリコン膜２０（ｐ型半導体膜２１およびｎ型半導体膜２２）が形成される。多結晶シリコン膜２０上に、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）と酸素とを原料として、５０〜１００ｎｍ程度（たとえば、７５ｎｍ程度）の膜厚を有するシリコン酸化膜であるゲート絶縁膜３０が、プラズマＣＶＤ法によって形成される。この際、ゲート絶縁膜３０として使用するシリコン酸化膜中のＳｉ−Ｏ−Ｈ結合の体積密度は、約２×１０¹⁷ｃｍ^-3とした。その後、ゲート絶縁膜３０上に、スパッタ法によってたとえば２００ｎｍの膜厚を有するクロム膜（Ｃｒ膜）が形成され、該Ｃｒ膜が所定の形状に加工される。これにより、ゲート電極４０が形成される。

図２を参照して、ゲート電極４０をマスクとして、イオンドーピング法を用いて半導体膜２１の一部にリンイオンが注入される。これにより、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域２１２Ｓ，２１２Ｄが形成される。この時のイオン注入量を１×１０¹³ｃｍ^-2〜５×１０¹³ｃｍ^-2程度（たとえば、３×１０¹³ｃｍ^-2程度）とし、加速電圧を４０ＫｅＶ〜８０ＫｅＶ程度（たとえば、５０ＫｅＶ程度）とする。次に、所定の位置がレジストで覆われ、イオンドーピング法によって、半導体膜２１／２２に、それぞれ、リンイオン／ボロンイオンが注入される。これにより、ｎ−ｃｈの薄膜トランジスタのソース／ドレイン領域２１１Ｓ，２１１Ｄと、ｐ−ｃｈの薄膜トランジスタのソース／ドレイン領域２２１Ｓ，２２１Ｄが形成される。この時のリンイオン注入量を０．５×１０¹⁵ｃｍ^-2〜２×１０¹⁵ｃｍ^-2程度（たとえば、１×１０¹⁵ｃｍ^-2程度）とし、その加速電圧を４０ＫｅＶ〜８０ＫｅＶ程度（たとえば、５０ＫｅＶ程度）とする。また、この時のボロンイオン注入量を例えば１×１０¹⁵ｃｍ^-2〜５×１０¹⁵ｃｍ^-2程度（たとえば、３×１０¹⁵ｃｍ^-2程度）とし、その加速電圧を３０ＫｅＶ〜７０ＫｅＶ程度（たとえば、５０ＫｅＶ程度）とした。

図３を参照して、イオン注入用のレジストが除去された後、プラズマＣＶＤ法によって、シリコン酸化膜からなり、５００〜１０００ｎｍ程度（たとえば、６００ｎｍ程度）の膜厚を有する層間絶縁膜５０が形成される。層間絶縁膜５０は、ＴＥＯＳと酸素とを原料として用いて、プラズマＣＶＤ法により形成される。この時、層間絶縁膜５０として使用するシリコン酸化膜中のＳｉ−Ｏ−Ｈ結合の体積密度は、１５×１０¹⁷ｃｍ^-3程度とした。その後、先に注入したリンイオンおよびボロンイオンを活性化するための大気圧アニール処理が施される。該アニール処理は、たとえば窒素ガス中において、３５０〜４５０℃程度（たとえば４００℃程度）の温度で、１時間程度行なわれる。そして、アニール処理は、バッチ式のアニール装置を用いて行なわれる。なお、上記アニール処理は、水蒸気中で行なわれてもよい。また、アニール処理時の圧力は、大気圧より高くてもよい。

なお、水蒸気中でアニール処理を行なう場合、該アニール処理は、好ましくは、０．５ＭＰａ以上程度（より好ましくは、２０ＭＰａ以上程度）の圧力下において行なわれる。これにより、層間絶縁膜５０のシリコン酸化膜中のダングリングボンドを効果的に低減し、該酸化膜中のＳｉ−Ｏ−Ｈ結合を効果的に増加させることができる。結果として、後述する終端化処理をより効果的に行なうことができる。

その後、ドライエッチング法により、層間絶縁膜５０に、ソース／ドレイン領域およびゲート電極に達するコンタクト部６１，７１，８１が形成される。そして、ソース電極６０、ドレイン電極７０およびゲート取出し電極８０がスパッタ法により形成される。ここで、ソース電極６０、ドレイン電極７０およびゲート電極取出し８０は、Ｃｒ／Ａｌ／Ｃｒの積層構造を有する。

図４を参照して、プラズマＣＶＤ法により、シリコン窒化膜からなる難水素透過性の保護膜９０（たとえば、膜厚：５００ｎｍ程度）が形成される。なお、保護膜９０の膜厚は、１００〜１０００ｎｍ程度（好ましくは３００ｎｍ以上１０００ｎｍ以下程度）の範囲で適宜変更が可能である。シリコン窒化膜の膜厚を３００ｎｍ以上１０００ｎｍ以下にすることで、難水素透過膜としての保護膜９０の機能がより向上する。保護膜９０に電極取り出しのための開口部１００が設けられた後、３００〜４５０℃程度の温度で、１時間程度の窒素ガス中大気圧アニール処理が行なわれる。該アニール処理は、バッチ式のアニール装置を用いて行なわれる。この「熱処理」としてのアニール処理は、水蒸気中で行なわれてもよい。

上記のように、難水素透過性の保護膜９０の形成後に熱処理を行なうことで、層間絶縁膜５０およびゲート絶縁膜３０から多結晶シリコン膜２０に向けて水素が導入される。これにより、多結晶シリコン膜２０内や、多結晶シリコン膜２０とゲート絶縁膜３０との界面における欠陥が終端化される。結果として、薄膜トランジスタの移動度が向上する。

上記の終端化を促進する観点からは、ゲート絶縁膜３０にも多くの水素が存在することが好ましい。しかしながら、最終的に、ゲート絶縁膜３０に過度に多くの水素が残留した場合、ゲート絶縁膜３０の質が低下し、ストレス時間の経過に伴なう電流劣化率が増大することが懸念される。

これに対し、本実施の形態においては、ゲート絶縁膜３０におけるシリコン酸化膜中のＳｉ−Ｏ−Ｈ結合の体積密度を、層間絶縁膜５０におけるシリコン酸化膜中のＳｉ−Ｏ−Ｈ結合の体積密度よりも低く設定している。具体的には、ゲート絶縁膜３０におけるシリコン酸化膜中のＳｉ−Ｏ−Ｈ結合の体積密度を２×１０¹⁷（１／ｃｍ³）以下程度とし、層間絶縁膜５０におけるシリコン酸化膜中のＳｉ−Ｏ−Ｈ結合の体積密度を２×１０¹⁷（１／ｃｍ³）よりも高くしている。このようにすることで、熱処理時には層間絶縁膜５０から供給される水素によりポリシリコン膜２０の欠陥を終端化する一方で、最終的にゲート絶縁膜３０に含まれる水素の量を低減することができる。したがって、薄膜トランジスタの移動度を増加させて閾値電圧を低減し、かつ、ストレス電圧印加後の電流低下を抑制することができる。電流低下が抑制された結果、一定時間動作後の半導体装置の電流が初期電流に近い値となり、回路設計マージンを増大させることができる。以上のように、本実施の形態に係る半導体装置によれば、駆動電圧低減とこれに伴なう低消費電力化と、回路動作の高速化とが可能になる。

図５〜図７を用いて、本実施の形態に係る半導体装置の効果をより詳細に説明する。ここで、図５は、本実施の形態に係る薄膜トランジスタ（サンプル１）と、層間絶縁膜５０中のＳｉ−Ｏ−Ｈ結合の体積密度が相対的に低い薄膜トランジスタ（サンプル２）とのサブスレショールド・スロープ値を比較したものである。サブスレショールド・スロープ値とは、ドレイン電流を一桁増加させるのに必要な最小の電圧値であり、値が小さい程薄膜トランジスタのスイッチング特性が良いことになる。図６は、本実施の形態に係る薄膜トランジスタ（サンプル１）に使用した層間絶縁膜５０と、Ｓｉ−Ｏ−Ｈ結合の体積密度が相対的に低い薄膜トランジスタ（サンプル２）に使用した層間絶縁膜５０からの水分放出量の温度依存性の比較である。図７は、本実施の形態に係る薄膜トランジスタ（サンプル１）と、ゲート絶縁膜３０中のＳｉ−Ｏ−Ｈ結合の体積密度が相対的に高い薄膜トランジスタ（サンプル３）とのストレス印加時の電流劣化率の比較を示す。この場合のストレスとは、２００℃の環境下で、薄膜トランジスタのゲート電極に、薄膜トランジスタのソース電極およびドレイン電極に対して−２０Ｖの電圧を印加するものとした。そして、サンプル１，２，３に係る薄膜トランジスタのサイズは、ほぼ同一である。

なお、サンプル２に係る薄膜トランジスタにおいては、ＳｉＨ₄ガスとＮ₂Ｏガスとを原料として層間絶縁膜を形成している。この場合、該層間絶縁膜中のＳｉ−Ｏ−Ｈ結合の体積密度は２×１０¹⁷ｃｍ^-3以下であった。また、サンプル３に係る薄膜トランジスタにおいては、ゲート絶縁膜中のＳｉ−Ｏ−Ｈ結合の体積密度は１５×１０¹⁷ｃｍ^-3程度であった。

図５を参照して、サンプル１に係る薄膜トランジスタは、サンプル２に係る薄膜トランジスタと比較して、サブスレショールド・スロープ値が低減されている。すなわち、サンプル１に係る薄膜トランジスタは、スイッチング特性に優れている。また、図６を参照して、サンプル１に係る薄膜トランジスタの層間絶縁膜５０は、サンプル２に係る薄膜トランジスタの層間絶縁膜５０と比較して、膜からの水分放出量が多い。この結果、層間絶縁膜５０と直接接しない多結晶シリコン膜２０にも比較的多くの水素原子が供給され、多結晶シリコン膜２０の欠陥終端がより有効になされる。結果として、サブスレショールド・スロープ値を低下させることができる。

図７を参照して、サンプル１に係る薄膜トランジスタは、サンプル３に係る薄膜トランジスタと比較して、ストレス時間の経過に伴なう電流減少率が低い。すなわち、サンプル１に係る薄膜トランジスタは、サンプル３に係る薄膜トランジスタと比較して、信頼性の高いゲート絶縁膜を有していると言える。

本実施の形態によれば、上述したように、薄膜トランジスタの移動度を向上させ、かつ、電流劣化を抑制することができる。

（実施の形態２）
図８〜図１３は、実施の形態２に係る半導体装置の製造工程における各ステップを示す断面図である。

本実施の形態に係る薄膜トランジスタは、実施の形態１に係る薄膜トランジスタの変形例であって、その製造方法は、実施の形態１と同様に、「絶縁基板」である透明基板１０上に「半導体膜」としての多結晶シリコン膜２０を形成する工程と、多結晶シリコン膜２０上にシリコン酸化膜を含むゲート絶縁膜３０を形成する工程と、ゲート絶縁膜３０上にゲート電極４０を形成する工程（以上、図８）と、多結晶シリコン膜２０におけるゲート電極４０の両側にソース／ドレイン領域２１１Ｓ，２１１Ｄを形成する工程（図９）と、ゲート電極４０を覆うようにシリコン酸化膜を含む層間絶縁膜５０を形成する工程（図１０）と、層間絶縁膜５０上に水素の透過を抑制する保護膜９０を形成する工程（図１１）と、保護膜９０を形成した後に熱処理を行なう工程とを備える。

そして、本実施の形態に係る薄膜トランジスタの製造方法は、保護膜９０上に画素電極１１０Ａを設ける工程（図１２）と、画素電極１１０Ａを覆うように配向膜１２０Ａを設ける工程と、液晶１３０を介装しながら画素電極１１０Ａおよび配向膜１２０Ａと対向するように配向膜１２０Ｂ、画素電極１１０Ｂおよび対向基板１４０を設ける工程（以上、図１３）とをさらに備える。

以下、上記の内容について詳細に説明する。
図８を参照して、まず、シリコン窒化膜とシリコン酸化膜とをコートした透明基板１０上に、多結晶シリコン膜２０（ｐ型半導体膜２１およびｎ型半導体膜２２）が形成される。次に、多結晶シリコン膜２０上に、シリコン酸化膜であるゲート絶縁膜３０が形成される。その後、ゲート絶縁膜３０上に、たとえば厚み３００ｎｍのＣｒ膜からなるゲート電極４０が形成される。

本実施の形態においては、絶縁基板１０上に、ｐ型半導体膜２１とゲート電極４０Ｃとを電極とする保持容量Ｃが形成される。ドレイン領域２１１Ｄにおけるゲート電極４０Ｃの下部に位置する部分は、ゲート電極４０Ｃの形成前に形成されている。

図９を参照して、半導体膜２１に、ＬＤＤ領域２１２Ｓ，２１２Ｄが形成される。次に、半導体膜２１／２２に、それぞれ、ｎ−ｃｈの薄膜トランジスタのソース／ドレイン領域２１１Ｓ，２１１Ｄと、ｐ−ｃｈの薄膜トランジスタのソース／ドレイン領域２２１Ｓ，２２１Ｄが形成される。

図１０を参照して、ゲート絶縁膜３０およびゲート電極４０上に、シリコン酸化膜である層間絶縁膜５０が形成される。その後、ソース／ドレイン領域中のリンイオンおよびボロンイオンを活性化するためのアニール処理が施される。

その後、ドライエッチング法により、層間絶縁膜５０に、ソース／ドレイン領域およびゲート電極に達するコンタクト部６１，７１，８１が形成される。そして、ソース電極６０、ドレイン電極７０およびゲート取出し電極８０が形成される。

図１１を参照して、層間絶縁膜５０上に難水素透過性の保護膜９０が形成される。保護膜９０に電極取り出しのための開口部１００が設けられた後、アニール処理が行なわれる。これにより、層間絶縁膜５０およびゲート絶縁膜３０から多結晶シリコン膜２０に向けて水素が導入され、多結晶シリコン膜２０内や、多結晶シリコン膜２０とゲート絶縁膜３０との界面における欠陥が終端化される。結果として、薄膜トランジスタの移動度が向上する。

図１２を参照して、スパッタ法により、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などの導電性ガラスからなり、たとえば１００ｎｍ程度の膜厚を有する画素電極１１０Ａが形成される。

図１３を参照して、画素電極１１０Ａ上に配向膜１２０Ａが設けられる。その後、配向膜１２０Ａが形成された透明基板１０が、対向基板１４０と貼り合わせられる。なお、対向基板１４０上には、画素電極１１０Ｂおよび配向膜１２０Ｂが設けられている。そして、配向膜１２０Ａ，１２０Ｂ間の空隙に、液晶１３０が注入される。

以上の工程により得られる本実施の形態に係る薄膜トランジスタにおいても、実施の形態１に係る薄膜トランジスタと同様に、ゲート絶縁膜３０におけるシリコン酸化膜中のＳｉ−Ｏ−Ｈ結合の体積密度を、層間絶縁膜５０におけるシリコン酸化膜中のＳｉ−Ｏ−Ｈ結合の体積密度よりも低く設定している。具体的には、ゲート絶縁膜３０におけるシリコン酸化膜中のＳｉ−Ｏ−Ｈ結合の体積密度を２×１０¹⁷（１／ｃｍ³）以下程度とし、層間絶縁膜５０におけるシリコン酸化膜中のＳｉ−Ｏ−Ｈ結合の体積密度を２×１０¹⁷（１／ｃｍ³）よりも高くしている。このようにすることで、薄膜トランジスタの移動度を増加させて閾値電圧を低減し、かつ、ストレス電圧印加後の電流低下を抑制することができる。

図１４は、本実施の形態に係る画像表示装置の構成を示す回路図である。
図１４を参照して、本実施の形態に係る「画像表示装置」としての液晶表示装置３００は、上述した薄膜トランジスタを有する表示装置であって、ソース回路３０１と、ゲート回路３０２と、ソース配線３０３と、ゲート配線３０４と、保持容量配線３０５と、画素トランジスタ３０６と、保持容量３０７と、液晶容量３０８と、対向基板電極３０９とを有する。

なお、上記の画素トランジスタ３０６は、図８〜図１３におけるゲート電極４０をゲートとするトランジスタに対応し、保持容量３０７は、図８〜図１３における保持容量Ｃに対応する。また、液晶容量３０８は、図８〜図１３における画素電極１１０Ａ，１１０Ｂを電極とする容量である。

ソース回路３０１から供給される電圧は、ソース配線３０３を通り、画素トランジスタ３０６に伝達される。ゲート回路３０２で発生するスイッチング電圧は、ゲート配線３０４を通り画素トランジスタ３０６に伝達される。個々の画素に対応したソース回路３０１で発生した電圧が、ゲート回路３０２で形成されるスイッチング電圧により画素トランジスタ３０６がオンするタイミングで、画素電極に書き込まれる。

上記のように、液晶表示装置３００が優れたスイッチング特性を有する薄膜トランジスタを有することで、低電圧で安定して動作し、かつ、動作速度の速い画像表示装置を得ることができる。

なお、上述した薄膜トランジスタは、エレクトロルミネッセンス表示装置に使用されてもよい。

以上、本発明の実施の形態について説明したが、上述した各実施の形態の特徴部分を適宜組合わせることは、当初から予定されている。また、今回開示された実施の形態は全ての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれることが意図される。

本発明の実施の形態１に係る半導体装置の製造工程における第１ステップを示す断面図である。 本発明の実施の形態１に係る半導体装置の製造工程における第２ステップを示す断面図である。 本発明の実施の形態１に係る半導体装置の製造工程における第３ステップを示す断面図である。 本発明の実施の形態１に係る半導体装置の製造工程における第４ステップを示す断面図である。 本発明の実施の形態１に係る半導体装置の効果を説明する図（その１）である。 本発明の実施の形態１に係る半導体装置の効果を説明する図（その２）である。 本発明の実施の形態１に係る半導体装置の効果を説明する図（その３）である。 本発明の実施の形態２に係る半導体装置の製造工程における第１ステップを示す断面図である。 本発明の実施の形態２に係る半導体装置の製造工程における第２ステップを示す断面図である。 本発明の実施の形態２に係る半導体装置の製造工程における第３ステップを示す断面図である。 本発明の実施の形態２に係る半導体装置の製造工程における第４ステップを示す断面図である。 本発明の実施の形態２に係る半導体装置の製造工程における第５ステップを示す断面図である。 本発明の実施の形態２に係る半導体装置の製造工程における第６ステップを示す断面図である。 本発明の実施の形態２に係る画像表示装置の構成を示す回路図である。

符号の説明

１０ 透明基板、２０ 多結晶シリコン膜、３０ ゲート絶縁膜、４０，４０Ｃ ゲート電極、５０ 層間絶縁膜、６０ ソース電極、７０ ドレイン電極、８０ ゲート取出し電極、６１，７１，８１ コンタクト部、９０ 保護膜、１００ 開口部、１１０Ａ，１１０Ｂ 画素電極、１２０Ａ，１２０Ｂ 配向膜、１３０ 液晶、１４０ 対向基板、２１０，２２０ チャネル領域、２１１Ｓ，２２１Ｓ ソース領域、２２１Ｄ，２２２Ｄ ドレイン領域、２１２Ｓ，２１２Ｄ ＬＤＤ領域。

Claims (7)

1. 基板と、
   前記基板上に形成され、チャネル領域とソース／ドレイン領域とを含む半導体膜と、
   前記半導体膜上に形成され、シリコン酸化膜を含むゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記ゲート電極を覆うように形成され、シリコン酸化膜を含む層間絶縁膜と、
   前記層間絶縁膜上に形成され、水素の透過を抑制する保護膜とを備え、
   前記ゲート絶縁膜におけるシリコン酸化膜中のＳｉ−Ｏ−Ｈ結合の体積密度は、前記層間絶縁膜におけるシリコン酸化膜中のＳｉ−Ｏ−Ｈ結合の体積密度よりも低い、半導体装置。
2. 前記ゲート絶縁膜におけるシリコン酸化膜中のＳｉ−Ｏ−Ｈ結合の体積密度は２×１０¹⁷（１／ｃｍ³）以下であり、前記層間絶縁膜におけるシリコン酸化膜中のＳｉ−Ｏ−Ｈ結合の体積密度は２×１０¹⁷（１／ｃｍ³）よりも大きい、請求項１に記載の半導体装置。
3. 前記保護膜はシリコン窒化膜を含む、請求項１または請求項２に記載の半導体装置。
4. 前記シリコン窒化膜の膜厚は３００ｎｍ以上１０００ｎｍ以下である、請求項３に記載の半導体装置。
5. 基板上に半導体膜を形成する工程と、
   前記半導体膜上にシリコン酸化膜を含むゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、
   前記半導体膜における前記ゲート電極の両側にソース／ドレイン領域を形成する工程と、
   前記ゲート電極を覆うように、前記ゲート絶縁膜におけるシリコン酸化膜よりも高い体積密度でＳｉ−Ｏ−Ｈ結合を有するシリコン酸化膜を含む層間絶縁膜を形成する工程と、
   前記層間絶縁膜上に水素の透過を抑制する保護膜を形成する工程と、
   前記保護膜を形成した後に熱処理を行なう工程とを備えた、半導体装置の製造方法。
6. 前記層間絶縁膜を形成した後に、０．５ＭＰａ以上の圧力の水蒸気中において該層間絶縁膜にアニール処理が施される、請求項５に記載の半導体装置の製造方法。
7. 請求項１から請求項４のいずれかに記載の半導体装置、または、請求項５もしくは請求項６に記載の半導体装置の製造方法により製造された半導体装置を備えた、画像表示装置。

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