JPH10214972A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPH10214972A JPH10214972A JP1618997A JP1618997A JPH10214972A JP H10214972 A JPH10214972 A JP H10214972A JP 1618997 A JP1618997 A JP 1618997A JP 1618997 A JP1618997 A JP 1618997A JP H10214972 A JPH10214972 A JP H10214972A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- silicon layer
- polycrystalline silicon
- film transistor
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 ポリシリコンを酸素プラズマ処理により高品
質化する際に形成される酸化膜内に取り込まれる電荷に
よりＴＦＴの特性が劣化するのを防止する。 【構成】 ガラス基板１０１上に形成されたポリシリコ
ン層１０２を酸素プラズマ１０３に晒す（ａ）。この処
理により、ポリシリコン層１０２上に内部に電荷１０５
を有する酸化膜１０４が形成される（ｂ）。ポリシリコ
ン層１０２を島状にパターニングして活性層１０６を形
成する（ｃ）。酸素プラズマ処理により形成された酸化
膜１０４を除去する（ｄ）。ゲート絶縁膜１０７、ゲー
ト電極１０８を形成した後、ソース・ドレイン領域１０
９、層間絶縁膜１１０を形成する。コンタクト孔を開口
してＡｌ電極１１１を形成する（ｅ）。
質化する際に形成される酸化膜内に取り込まれる電荷に
よりＴＦＴの特性が劣化するのを防止する。 【構成】 ガラス基板１０１上に形成されたポリシリコ
ン層１０２を酸素プラズマ１０３に晒す（ａ）。この処
理により、ポリシリコン層１０２上に内部に電荷１０５
を有する酸化膜１０４が形成される（ｂ）。ポリシリコ
ン層１０２を島状にパターニングして活性層１０６を形
成する（ｃ）。酸素プラズマ処理により形成された酸化
膜１０４を除去する（ｄ）。ゲート絶縁膜１０７、ゲー
ト電極１０８を形成した後、ソース・ドレイン領域１０
９、層間絶縁膜１１０を形成する。コンタクト孔を開口
してＡｌ電極１１１を形成する（ｅ）。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型液晶表示素子のスイッチング素子などに用いられ
る薄膜トランジスタの製造方法に関し、特に多結晶シリ
コン層を活性層とする薄膜トランジスタの製造方法に関
するものである。
クス型液晶表示素子のスイッチング素子などに用いられ
る薄膜トランジスタの製造方法に関し、特に多結晶シリ
コン層を活性層とする薄膜トランジスタの製造方法に関
するものである。
【０００２】
【従来の技術】多結晶シリコンはアモルファスシリコン
に比較して高い電子移動度を有しているため、多結晶シ
リコン薄膜トランジスタ（ｐｏｌｙ−Ｓｉ ＴＦＴ）は
アモルフアスシリコン薄膜トランジスタ（ａ−Ｓｉ Ｔ
ＦＴ）に比べて高性能特性が期待でき、アクティブマト
リクス型の液晶表示素子や密着型イメージセンサ等への
応用に向けて活発に研究・開発されている。これらのデ
バイスは大型化および低価格化が要求されており、基板
として大型かつ安価なガラス基板を用いる必要が生じて
いる。
に比較して高い電子移動度を有しているため、多結晶シ
リコン薄膜トランジスタ（ｐｏｌｙ−Ｓｉ ＴＦＴ）は
アモルフアスシリコン薄膜トランジスタ（ａ−Ｓｉ Ｔ
ＦＴ）に比べて高性能特性が期待でき、アクティブマト
リクス型の液晶表示素子や密着型イメージセンサ等への
応用に向けて活発に研究・開発されている。これらのデ
バイスは大型化および低価格化が要求されており、基板
として大型かつ安価なガラス基板を用いる必要が生じて
いる。
【０００３】これまでにｐｏｌｙ−Ｓｉ ＴＦＴ応用デ
バイスとして市販されたものでは、ＴＦＴは石英基板上
に高温プロセスを用いて形成されている。高温プロセス
を用いることにより、高性能なｐｏｌｙ−Ｓｉ ＴＦＴ
を作製することができるが、高温プロセスに耐えるため
に高価な石英基板を用いる必要があり、デバイスを安価
に作製することができなかった。安価なガラス基板を用
いるためには、ｐｏｌｙ−Ｓｉ ＴＦＴ形成プロセスで
の最高温度は高くても６００℃以下、できれば４５０℃
以下が望ましい。６００℃までは石英基板より安価な無
アルカリガラス基板が使用可能となり、４５０℃以下で
は更に安価な低融点ガラス基板が使用可能となる。
バイスとして市販されたものでは、ＴＦＴは石英基板上
に高温プロセスを用いて形成されている。高温プロセス
を用いることにより、高性能なｐｏｌｙ−Ｓｉ ＴＦＴ
を作製することができるが、高温プロセスに耐えるため
に高価な石英基板を用いる必要があり、デバイスを安価
に作製することができなかった。安価なガラス基板を用
いるためには、ｐｏｌｙ−Ｓｉ ＴＦＴ形成プロセスで
の最高温度は高くても６００℃以下、できれば４５０℃
以下が望ましい。６００℃までは石英基板より安価な無
アルカリガラス基板が使用可能となり、４５０℃以下で
は更に安価な低融点ガラス基板が使用可能となる。
【０００４】デバイスの高性能化のためには、このよう
な低温のプロセスを用いても高性能なｐｏｌｙ−Ｓｉ
ＴＦＴを作製できるようにする必要がある。ｐｏｌｙ−
ＳｉＴＦＴの特性を決定する重要なプロセスとして、チ
ヤネルｐｏｌｙ−Ｓｉ膜の結晶性の高品質化と、ゲート
絶縁膜の高性能化が挙げられる。チヤネルｐｏｌｙ−Ｓ
ｉ膜の高性能化の方法としてはエキシマレーザアニール
（ＥＬＡ）法が提案されている。ＥＬＡ法により膜中に
含まれる欠陥密度が低いｐｏｌｙ−Ｓｉ膜が得られると
されるが、ｐｏｌｙ−Ｓｉ膜中の欠陥を更に低減する方
法として、酸素プラズマ雰囲気中でアニールする方法が
提案されている（例えば特開平６−１９６５０３号公
報）。この方法について以下に図５を参照して説明す
る。
な低温のプロセスを用いても高性能なｐｏｌｙ−Ｓｉ
ＴＦＴを作製できるようにする必要がある。ｐｏｌｙ−
ＳｉＴＦＴの特性を決定する重要なプロセスとして、チ
ヤネルｐｏｌｙ−Ｓｉ膜の結晶性の高品質化と、ゲート
絶縁膜の高性能化が挙げられる。チヤネルｐｏｌｙ−Ｓ
ｉ膜の高性能化の方法としてはエキシマレーザアニール
（ＥＬＡ）法が提案されている。ＥＬＡ法により膜中に
含まれる欠陥密度が低いｐｏｌｙ−Ｓｉ膜が得られると
されるが、ｐｏｌｙ−Ｓｉ膜中の欠陥を更に低減する方
法として、酸素プラズマ雰囲気中でアニールする方法が
提案されている（例えば特開平６−１９６５０３号公
報）。この方法について以下に図５を参照して説明す
る。
【０００５】まず、図５（ａ）に示すように、ガラス基
板１０１上にポリシリコン層１０２を形成した後、酸素
プラズマ１０３雰囲気中でアニールを行う。このとき、
図５（ｂ）に示すように、ポリシリコン層１０２上に酸
化膜１０４が形成される。酸素プラズマ中には電荷が存
在するため、酸化膜１０４中に主として正の電荷１０５
が取り込まれる。次に、図５（ｃ）に示すように、ポリ
シリコン層１０２と酸化膜１０４をエッチングによりパ
ターニングを行い、活性層１０６を形成する。次に、酸
化膜１０４を除去せずに、連続してゲート絶縁膜１０７
およびゲート電極１０８を形成する。次に、図５（ｄ）
に示すように、不純物を活性層１０６の一部に注入して
ソース・ドレイン領域１０９を形成する。更に、層間絶
縁膜１１０を形成した後、ソース・ドレイン領域１０９
と電気的に接続されるＡｌ電極１１１を形成する。
板１０１上にポリシリコン層１０２を形成した後、酸素
プラズマ１０３雰囲気中でアニールを行う。このとき、
図５（ｂ）に示すように、ポリシリコン層１０２上に酸
化膜１０４が形成される。酸素プラズマ中には電荷が存
在するため、酸化膜１０４中に主として正の電荷１０５
が取り込まれる。次に、図５（ｃ）に示すように、ポリ
シリコン層１０２と酸化膜１０４をエッチングによりパ
ターニングを行い、活性層１０６を形成する。次に、酸
化膜１０４を除去せずに、連続してゲート絶縁膜１０７
およびゲート電極１０８を形成する。次に、図５（ｄ）
に示すように、不純物を活性層１０６の一部に注入して
ソース・ドレイン領域１０９を形成する。更に、層間絶
縁膜１１０を形成した後、ソース・ドレイン領域１０９
と電気的に接続されるＡｌ電極１１１を形成する。
【０００６】上記の酸素プラズマ処理により、活性層と
なるポリシリコン層が酸素プラズマ雰囲気に晒され、酸
素プラズマ中の酸素がポリシリコン層内で不安定に結合
されたシリコン原子と結合する。このため、ポリシリコ
ン層内のダングリングボンド（dangling bond ）が減少
し、チャネル導電率の向上が図られる。
なるポリシリコン層が酸素プラズマ雰囲気に晒され、酸
素プラズマ中の酸素がポリシリコン層内で不安定に結合
されたシリコン原子と結合する。このため、ポリシリコ
ン層内のダングリングボンド（dangling bond ）が減少
し、チャネル導電率の向上が図られる。
【０００７】
【発明が解決しようとする課題】活性層となるポリシリ
コン層を酸素プラズマに晒すことにより、ポリシリコン
層上には酸化膜が形成される。プラズマ中には電荷が存
在するため、酸素プラズマに晒した際に、形成された酸
化膜中に電荷が取り込まれることになる。この酸化膜を
ゲート絶縁膜の一部として用いて形成された薄膜トラン
ジスタの特性は電荷の影響を受けるようになる。具体的
には、しきい値電圧が負側に振られたり、しきい値電圧
のばらつきが大きくなったりという問題が生じる。ま
た、逆スタガード型薄膜トランジスタにあっては、この
酸素プラズマ処理により生成された酸化膜中に取り込ま
れた電荷によりバックチャネル部がｎ型化されバックチ
ャネル部のリーク電流が増大する。したがって、本発明
の解決すべき課題は、薄膜トランジスタのしきい値電圧
が負側に振られたりばらつきが大きくなったりすること
を防止し、またリーク電流の増大を抑制することであ
る。
コン層を酸素プラズマに晒すことにより、ポリシリコン
層上には酸化膜が形成される。プラズマ中には電荷が存
在するため、酸素プラズマに晒した際に、形成された酸
化膜中に電荷が取り込まれることになる。この酸化膜を
ゲート絶縁膜の一部として用いて形成された薄膜トラン
ジスタの特性は電荷の影響を受けるようになる。具体的
には、しきい値電圧が負側に振られたり、しきい値電圧
のばらつきが大きくなったりという問題が生じる。ま
た、逆スタガード型薄膜トランジスタにあっては、この
酸素プラズマ処理により生成された酸化膜中に取り込ま
れた電荷によりバックチャネル部がｎ型化されバックチ
ャネル部のリーク電流が増大する。したがって、本発明
の解決すべき課題は、薄膜トランジスタのしきい値電圧
が負側に振られたりばらつきが大きくなったりすること
を防止し、またリーク電流の増大を抑制することであ
る。
【０００８】
【課題を解決するための手段】上述した本発明の課題
は、多結晶シリコン層を酸素を含むプラズマ雰囲気中で
処理して、多結晶シリコン層の高品質化を実現した後、
このプラズマ処理によって生成された酸化膜をエッチン
グ除去するようにすることによって解決することができ
る。
は、多結晶シリコン層を酸素を含むプラズマ雰囲気中で
処理して、多結晶シリコン層の高品質化を実現した後、
このプラズマ処理によって生成された酸化膜をエッチン
グ除去するようにすることによって解決することができ
る。
【０００９】
【発明の実施の形態】本発明による薄膜トランジスタの
製造方法は、（１）絶縁性基板上または絶縁膜上に多結
晶シリコン層を形成する工程と、（２）前記多結晶シリ
コン層を島状形状にパターニングして活性層を形成する
工程と、（３）前記多結晶シリコン層を酸素を含むプラ
ズマ雰囲気に晒す工程と、（４）前記活性層上にゲート
絶縁膜を形成する工程と、（５）前記ゲート絶縁膜上に
ゲート電極を形成する工程と、（６）前記活性層の一部
に不純物を高濃度にドープしてソース・ドレイン領域を
形成する工程と、を備え、この順で若しくは前記第
（２）の工程と前記第（３）の工程の順序を変えて行う
ものであって、前記第（３）の工程の後前記第（４）の
工程の前には前記多結晶シリコン層をプラズマ雰囲気に
晒すことによって形成された酸化膜を除去する工程が付
加されることを特徴としている。
製造方法は、（１）絶縁性基板上または絶縁膜上に多結
晶シリコン層を形成する工程と、（２）前記多結晶シリ
コン層を島状形状にパターニングして活性層を形成する
工程と、（３）前記多結晶シリコン層を酸素を含むプラ
ズマ雰囲気に晒す工程と、（４）前記活性層上にゲート
絶縁膜を形成する工程と、（５）前記ゲート絶縁膜上に
ゲート電極を形成する工程と、（６）前記活性層の一部
に不純物を高濃度にドープしてソース・ドレイン領域を
形成する工程と、を備え、この順で若しくは前記第
（２）の工程と前記第（３）の工程の順序を変えて行う
ものであって、前記第（３）の工程の後前記第（４）の
工程の前には前記多結晶シリコン層をプラズマ雰囲気に
晒すことによって形成された酸化膜を除去する工程が付
加されることを特徴としている。
【００１０】また、本発明による薄膜トランジスタの製
造方法は、（１′）絶縁性基板上または絶縁膜上にゲー
ト電極をする工程と、（２′）前記ゲート電極上にゲー
ト絶縁膜を形成する工程と、（３′）前記ゲート絶縁膜
上に多結晶シリコン層を形成する工程と、（４′）前記
多結晶シリコン層を島状形状にパターニングして活性層
を形成する工程と、（５′）前記多結晶シリコン層を酸
素を含むプラズマ雰囲気に晒す工程と、（６′）前記活
性層上にチャネル保護膜を形成する工程と、（７′）前
記活性層の一部に不純物を高濃度にドープしてソース・
ドレイン領域を形成する工程と、を備え、この順に若し
くは前記第（４′）の工程と前記第（５′）の工程、お
よび／または、前記第（６′）の工程と前記第（７′）
の工程の順序を入れ換えて行う薄膜トランジスタの製造
方法において、前記第（５′）の工程の後で前記第
（６′）の工程の前に前記多結晶シリコン層をプラズマ
雰囲気に晒すことによって形成された酸化膜を除去する
工程が付加されることを特徴としている。
造方法は、（１′）絶縁性基板上または絶縁膜上にゲー
ト電極をする工程と、（２′）前記ゲート電極上にゲー
ト絶縁膜を形成する工程と、（３′）前記ゲート絶縁膜
上に多結晶シリコン層を形成する工程と、（４′）前記
多結晶シリコン層を島状形状にパターニングして活性層
を形成する工程と、（５′）前記多結晶シリコン層を酸
素を含むプラズマ雰囲気に晒す工程と、（６′）前記活
性層上にチャネル保護膜を形成する工程と、（７′）前
記活性層の一部に不純物を高濃度にドープしてソース・
ドレイン領域を形成する工程と、を備え、この順に若し
くは前記第（４′）の工程と前記第（５′）の工程、お
よび／または、前記第（６′）の工程と前記第（７′）
の工程の順序を入れ換えて行う薄膜トランジスタの製造
方法において、前記第（５′）の工程の後で前記第
（６′）の工程の前に前記多結晶シリコン層をプラズマ
雰囲気に晒すことによって形成された酸化膜を除去する
工程が付加されることを特徴としている。
【００１１】そして、好ましくは、前記第（３）の工
程、前記酸化膜除去工程および前記第（４）の工程、若
しくは、前記第（５′）の工程、前記酸化膜除去工程お
よび前記第（６′）の工程が真空を破らずに連続的に行
われる。
程、前記酸化膜除去工程および前記第（４）の工程、若
しくは、前記第（５′）の工程、前記酸化膜除去工程お
よび前記第（６′）の工程が真空を破らずに連続的に行
われる。
【００１２】［作用］本発明によれば、活性層となるポ
リシリコン層を酸素プラズマに晒しているため、ポリシ
リコン層中のダングリングボンドを減少させることがで
き、高品質の活性層を得ることができる。また、プラズ
マ酸化処理工程で形成された酸化膜を一旦除去した後、
ゲート絶縁膜を形成しているので（正スタガード型薄膜
トランジスタの場合）、ゲート酸化膜中には酸素プラズ
マ中の電荷が取り込まれることがなくなり、薄膜トラン
ジスタのしきい値電圧が負側に振られたりばらつきが大
きくなったりする問題は抑制される。また、逆スタガー
ド型の場合、バックチャネルの形成が抑制されるため、
リーク電流の増大を抑えることができる。よって、本発
明によれば、オン／オフ比の大きな薄膜トランジスタを
得ることができ、例えばアクティブマトリクス方式の液
晶表示素子のスイッチング素子として用いた場合には、
表示画像の高品質化を実現することができる。さらに、
ポリシリコン層のプラズマ酸化、前記プラズマ酸化で形
成された酸化膜の除去およびゲート酸化膜（あるいはチ
ャネル保護膜）の形成を同一チャンバー内で連続して行
うことにより、活性層表面を大気に晒さないで済むよう
になり、良好な界面を形成することができるため、正ス
タガード型の薄膜トランジスタにあってはオン電流を一
層高めることができる。また、逆スタガード型のトラン
ジスタにあっては、特性をより安定化させることができ
る。
リシリコン層を酸素プラズマに晒しているため、ポリシ
リコン層中のダングリングボンドを減少させることがで
き、高品質の活性層を得ることができる。また、プラズ
マ酸化処理工程で形成された酸化膜を一旦除去した後、
ゲート絶縁膜を形成しているので（正スタガード型薄膜
トランジスタの場合）、ゲート酸化膜中には酸素プラズ
マ中の電荷が取り込まれることがなくなり、薄膜トラン
ジスタのしきい値電圧が負側に振られたりばらつきが大
きくなったりする問題は抑制される。また、逆スタガー
ド型の場合、バックチャネルの形成が抑制されるため、
リーク電流の増大を抑えることができる。よって、本発
明によれば、オン／オフ比の大きな薄膜トランジスタを
得ることができ、例えばアクティブマトリクス方式の液
晶表示素子のスイッチング素子として用いた場合には、
表示画像の高品質化を実現することができる。さらに、
ポリシリコン層のプラズマ酸化、前記プラズマ酸化で形
成された酸化膜の除去およびゲート酸化膜（あるいはチ
ャネル保護膜）の形成を同一チャンバー内で連続して行
うことにより、活性層表面を大気に晒さないで済むよう
になり、良好な界面を形成することができるため、正ス
タガード型の薄膜トランジスタにあってはオン電流を一
層高めることができる。また、逆スタガード型のトラン
ジスタにあっては、特性をより安定化させることができ
る。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。 ［第１の実施例］図１は、ｎチャネルｐｏｌｙ−Ｓｉ
ＴＦＴを作製する場合についての本発明の第１の実施例
を示す工程順の断面図である。まず、図１（ａ）に示す
ように、ガラス基板１０１上に、ジシランガスを用いて
基板温度４５０℃にて膜厚１２０ｎｍのアモルフアスシ
リコンを形成した後、エキシマレーザアニール法によ
り、活性化を行いポリシリコン層１０２を形成する。次
に、前記ポリシリコン層１０２を酸素プラズマ１０３雰
囲気に晒す。このとき、図１（ｂ）に示すように、ポリ
シリコン層１０２上には酸化膜１０４が４０ｎｍ程度形
成されるが、この酸化膜中には酸素プラズマ中に含まれ
る電荷１０５が取り込まれる。また、このとき、ポリシ
リコン層１０２の膜厚は１００ｎｍに減少する。次に、
図１（ｃ）に示すように、前記酸化膜１０４を除去せず
に、ポリシリコン層１０２をドライエッチング法により
島状形状にパターニングして活性層１０６を形成する。
て詳細に説明する。 ［第１の実施例］図１は、ｎチャネルｐｏｌｙ−Ｓｉ
ＴＦＴを作製する場合についての本発明の第１の実施例
を示す工程順の断面図である。まず、図１（ａ）に示す
ように、ガラス基板１０１上に、ジシランガスを用いて
基板温度４５０℃にて膜厚１２０ｎｍのアモルフアスシ
リコンを形成した後、エキシマレーザアニール法によ
り、活性化を行いポリシリコン層１０２を形成する。次
に、前記ポリシリコン層１０２を酸素プラズマ１０３雰
囲気に晒す。このとき、図１（ｂ）に示すように、ポリ
シリコン層１０２上には酸化膜１０４が４０ｎｍ程度形
成されるが、この酸化膜中には酸素プラズマ中に含まれ
る電荷１０５が取り込まれる。また、このとき、ポリシ
リコン層１０２の膜厚は１００ｎｍに減少する。次に、
図１（ｃ）に示すように、前記酸化膜１０４を除去せず
に、ポリシリコン層１０２をドライエッチング法により
島状形状にパターニングして活性層１０６を形成する。
【００１４】次に、図１（ｄ）に示すように、電荷１０
５を含んだ酸化膜１０４を３％の濃度のフッ酸で除去す
る。次に、シランガスと酸素を用いた、成長温度４００
℃のＬＰＣＶＤ法により、活性層１０６およびガラス基
板１０１を覆うように、膜厚５０ｎｍのゲート絶縁膜１
０７を形成する。更に、リンを高濃度に含有した膜厚１
５０ｎｍのポリシリコン膜を形成しこれをパターニング
してゲート電極１０８を形成した後、イオンドーピング
法により活性層１０６の一部にリン（Ｐ）を加速エネル
ギー５０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件で注
入し、ソース・ドレイン領域１０９を形成する。次い
で、プラズマＣＶＤ法により、ゲート絶縁膜１０７およ
びゲート電極１０８を覆う、窒化シリコン膜からなる膜
厚３００ｎｍの層間絶縁膜１１０を形成する。さらに、
ゲート絶縁膜１０７および層間絶縁膜１１０の一部をド
ライエッチング法により除去してコンタクトホールを開
口し、Ａｌ電極１１１を形成する。最後に、水素プラズ
マ雰囲気で基板温度３００℃でアニールを行うことによ
り、活性層中の欠陥を水素により終端する。
５を含んだ酸化膜１０４を３％の濃度のフッ酸で除去す
る。次に、シランガスと酸素を用いた、成長温度４００
℃のＬＰＣＶＤ法により、活性層１０６およびガラス基
板１０１を覆うように、膜厚５０ｎｍのゲート絶縁膜１
０７を形成する。更に、リンを高濃度に含有した膜厚１
５０ｎｍのポリシリコン膜を形成しこれをパターニング
してゲート電極１０８を形成した後、イオンドーピング
法により活性層１０６の一部にリン（Ｐ）を加速エネル
ギー５０ｋｅＶ、ドーズ量５×１０15ｃｍ-2の条件で注
入し、ソース・ドレイン領域１０９を形成する。次い
で、プラズマＣＶＤ法により、ゲート絶縁膜１０７およ
びゲート電極１０８を覆う、窒化シリコン膜からなる膜
厚３００ｎｍの層間絶縁膜１１０を形成する。さらに、
ゲート絶縁膜１０７および層間絶縁膜１１０の一部をド
ライエッチング法により除去してコンタクトホールを開
口し、Ａｌ電極１１１を形成する。最後に、水素プラズ
マ雰囲気で基板温度３００℃でアニールを行うことによ
り、活性層中の欠陥を水素により終端する。
【００１５】図２に、本実施例により形成したｎチヤネ
ルｐｏｌｙ−Ｓｉ ＴＦＴのドレイン電流のゲート電圧
依存性を実線にて、従来例のそれを破線にて示す。従来
例の場合、プラズマ酸化工程で形成された、電荷が混入
した酸化膜をゲート絶縁膜の一部に用いているため、特
性が大幅にマイナス方向にシフトしていることがわか
る。一方、本発明により形成したｐｏｌｙ−Ｓｉ ＴＦ
Ｔでは、ドレイン電流が最小となるゲート電圧は０Ｖで
あり、特性のマイナス方向へのシフトは見られない。具
体的には、従来法で形成したｎチャネルｐｏｌｙ−Ｓｉ
ＴＦＴのしきい値は−２Ｖ程度となり、大幅にマイナ
ス方向へシフトしていたが、本実施例によるｐｏｌｙ−
Ｓｉ ＴＦＴでは１．５Ｖ程度となり、正常な値を示し
た。また、プラズマ酸化工程により、ダングリングボン
ド密度を減少させることができ、移動度２００ｃｍ2 ／
Ｖ・ｓｅｃに達するｎチャネルｐｏｌｙ−Ｓｉ ＴＦＴ
を作製することができ、しきい値の変動を抑えながら高
い移動度を有するｐｏｌｙ−Ｓｉ ＴＦＴを低温プロセ
スで形成することができた。すなわち、本実施例により
オン電流が高く、オフ電流（リーク電流）の低い薄膜ト
ランジスタを製作することができた。したがって、例え
ばアクティブマトリクス方式液晶表示素子のスイッチン
グ素子として、本発明による薄膜トランジスタを用いれ
ば、電圧保持特性が改善され、表示画像の高品質化に資
することができる。
ルｐｏｌｙ−Ｓｉ ＴＦＴのドレイン電流のゲート電圧
依存性を実線にて、従来例のそれを破線にて示す。従来
例の場合、プラズマ酸化工程で形成された、電荷が混入
した酸化膜をゲート絶縁膜の一部に用いているため、特
性が大幅にマイナス方向にシフトしていることがわか
る。一方、本発明により形成したｐｏｌｙ−Ｓｉ ＴＦ
Ｔでは、ドレイン電流が最小となるゲート電圧は０Ｖで
あり、特性のマイナス方向へのシフトは見られない。具
体的には、従来法で形成したｎチャネルｐｏｌｙ−Ｓｉ
ＴＦＴのしきい値は−２Ｖ程度となり、大幅にマイナ
ス方向へシフトしていたが、本実施例によるｐｏｌｙ−
Ｓｉ ＴＦＴでは１．５Ｖ程度となり、正常な値を示し
た。また、プラズマ酸化工程により、ダングリングボン
ド密度を減少させることができ、移動度２００ｃｍ2 ／
Ｖ・ｓｅｃに達するｎチャネルｐｏｌｙ−Ｓｉ ＴＦＴ
を作製することができ、しきい値の変動を抑えながら高
い移動度を有するｐｏｌｙ−Ｓｉ ＴＦＴを低温プロセ
スで形成することができた。すなわち、本実施例により
オン電流が高く、オフ電流（リーク電流）の低い薄膜ト
ランジスタを製作することができた。したがって、例え
ばアクティブマトリクス方式液晶表示素子のスイッチン
グ素子として、本発明による薄膜トランジスタを用いれ
ば、電圧保持特性が改善され、表示画像の高品質化に資
することができる。
【００１６】［第２の実施例］次に、図３および図４を
参照して本発明の第２の実施例について説明する。図３
は、第２の実施例での処理が行われる製造装置の概略を
示す断面図であり、図４は、第２の実施例の製造工程を
示す工程順断面図である。図３に示されるように、第２
の実施例において用いられる半導体製造装置は、プラズ
マ酸化チャンバー２０１、ドライエッチチャンバー２０
２、リモートプラズマＣＶＤ（ＲＰＣＶＤ）チャンバー
２０３の３室からなり、各室は予備室２０４、２０５で
接続されている。まず、ポリシリコン層を島状形状にパ
ターニングして活性層１０６を形成したガラス基板１０
１をプラズマ酸化チャンバー２０１に導入する。
参照して本発明の第２の実施例について説明する。図３
は、第２の実施例での処理が行われる製造装置の概略を
示す断面図であり、図４は、第２の実施例の製造工程を
示す工程順断面図である。図３に示されるように、第２
の実施例において用いられる半導体製造装置は、プラズ
マ酸化チャンバー２０１、ドライエッチチャンバー２０
２、リモートプラズマＣＶＤ（ＲＰＣＶＤ）チャンバー
２０３の３室からなり、各室は予備室２０４、２０５で
接続されている。まず、ポリシリコン層を島状形状にパ
ターニングして活性層１０６を形成したガラス基板１０
１をプラズマ酸化チャンバー２０１に導入する。
【００１７】ここで、ガス導入ポート２０８より酸素を
供給し、ＲＦ電源２０９により、高周波電圧を印加して
電極２０６、２０７間に酸素プラズマを発生させること
により、図４（ａ）に示すように、活性層１０６の表面
を覆うようにして酸化膜１０４を形成する。この酸化膜
１０４中には既に述べたようにプラズマ酸素中の電荷１
０５が取り込まれている。次に、プラズマ酸化用チャン
バー内の酸素ガスを排気し、１０-7［Ｔｏｒｒ］以下の
高真空状態を維持したまま、予備室２０４を通ってガラ
ス基板１０１をドライエッチチャンバー２０２に搬送す
る。ドライエッチチャンバー２０２では、ガス導入ポー
ト２１２、２１３よりＣＦ4 と酸素を導入し、ＲＦ電源
２１４により高周波電圧を印加して電極２１０、２１１
間にプラズマを発生させ、図４（ｂ）に示すように、活
性層１０６上の酸化膜１０４をエッチングする。次に、
ドライエッチチャンバー２０２内のＣＦ4 および酸素ガ
スを排気し、１０-7［Ｔｏｒｒ］以下の高真空状態を維
持したまま、予備室２０５を通ってガラス基板１０１を
ＲＰＣＶＤチャンバー２０３に搬送する。
供給し、ＲＦ電源２０９により、高周波電圧を印加して
電極２０６、２０７間に酸素プラズマを発生させること
により、図４（ａ）に示すように、活性層１０６の表面
を覆うようにして酸化膜１０４を形成する。この酸化膜
１０４中には既に述べたようにプラズマ酸素中の電荷１
０５が取り込まれている。次に、プラズマ酸化用チャン
バー内の酸素ガスを排気し、１０-7［Ｔｏｒｒ］以下の
高真空状態を維持したまま、予備室２０４を通ってガラ
ス基板１０１をドライエッチチャンバー２０２に搬送す
る。ドライエッチチャンバー２０２では、ガス導入ポー
ト２１２、２１３よりＣＦ4 と酸素を導入し、ＲＦ電源
２１４により高周波電圧を印加して電極２１０、２１１
間にプラズマを発生させ、図４（ｂ）に示すように、活
性層１０６上の酸化膜１０４をエッチングする。次に、
ドライエッチチャンバー２０２内のＣＦ4 および酸素ガ
スを排気し、１０-7［Ｔｏｒｒ］以下の高真空状態を維
持したまま、予備室２０５を通ってガラス基板１０１を
ＲＰＣＶＤチャンバー２０３に搬送する。
【００１８】高真空を維持しているために、活性層１０
６表面の酸化や、表面の汚染を防ぐことができる。ＲＰ
ＣＶＤチャンバー２０３ではガス導入ポート２１５、２
１６からシランガスと酸素ガスが供給し、ＲＦ電源２２
１により、電極２１７、２１８間にプラズマを発生させ
る。さらに、直流電源２２０によりメッシュ電極２１９
と電極２１７間に電圧を印加し、図４（ｃ）に示すよう
に、ガラス基板１０１と活性層１０６とを覆うようにし
てＳｉＯ2 膜からなるゲート絶縁膜１０７を形成する。
更に、図４（ｄ）に示すように、リンを高濃度に含有し
たポリシリコンからなる膜厚１５０ｎｍのゲート電極１
０８を形成した後、イオンドーピング法により活性層１
０６の一部にリンを加速エネルギー５０ｋｅＶ、ドーズ
量５×１０15ｃｍ-2の条件で注入し、ソース・ドレイン
領域１０９を形成する。
６表面の酸化や、表面の汚染を防ぐことができる。ＲＰ
ＣＶＤチャンバー２０３ではガス導入ポート２１５、２
１６からシランガスと酸素ガスが供給し、ＲＦ電源２２
１により、電極２１７、２１８間にプラズマを発生させ
る。さらに、直流電源２２０によりメッシュ電極２１９
と電極２１７間に電圧を印加し、図４（ｃ）に示すよう
に、ガラス基板１０１と活性層１０６とを覆うようにし
てＳｉＯ2 膜からなるゲート絶縁膜１０７を形成する。
更に、図４（ｄ）に示すように、リンを高濃度に含有し
たポリシリコンからなる膜厚１５０ｎｍのゲート電極１
０８を形成した後、イオンドーピング法により活性層１
０６の一部にリンを加速エネルギー５０ｋｅＶ、ドーズ
量５×１０15ｃｍ-2の条件で注入し、ソース・ドレイン
領域１０９を形成する。
【００１９】次に、プラズマＣＶＤ法によりゲート絶縁
膜１０７およびゲート電極１０８を覆う、窒化シリコン
膜からなる膜厚３００ｎｍの層間絶縁膜１１０を形成す
る。さらに、ゲート絶縁膜１０７および層間絶縁膜１１
０の一部をドライエッチング法により除去してコンタク
トホールを形成した後、Ａｌ電極１１１を形成する。最
後に、水素プラズマ雰囲気で基板温度３００℃でアニー
ルを行うことにより、活性層中の欠陥を水素により終端
する。
膜１０７およびゲート電極１０８を覆う、窒化シリコン
膜からなる膜厚３００ｎｍの層間絶縁膜１１０を形成す
る。さらに、ゲート絶縁膜１０７および層間絶縁膜１１
０の一部をドライエッチング法により除去してコンタク
トホールを形成した後、Ａｌ電極１１１を形成する。最
後に、水素プラズマ雰囲気で基板温度３００℃でアニー
ルを行うことにより、活性層中の欠陥を水素により終端
する。
【００２０】本実施例においては、酸化膜を除去した
後、真空を破らずにゲート絶縁膜を形成しているため、
良好なゲート絶縁膜／活性層界面を形成することがで
き、第１の実施例の効果に加えより高いオン電流を得る
ことができる。したがって、第１の実施例の場合より
も、高いオン／オフ電流比の薄膜トランジスタを得るこ
とができる。本実施例では、ゲート絶縁膜形成プロセス
としてＲＰＣＶＤ法を用いていたが、ＲＦプラズマＣＶ
Ｄ法、ＥＣＲプラズマＣＶＤ等、他の成膜方法を用いて
も同様の効果が得られる。
後、真空を破らずにゲート絶縁膜を形成しているため、
良好なゲート絶縁膜／活性層界面を形成することがで
き、第１の実施例の効果に加えより高いオン電流を得る
ことができる。したがって、第１の実施例の場合より
も、高いオン／オフ電流比の薄膜トランジスタを得るこ
とができる。本実施例では、ゲート絶縁膜形成プロセス
としてＲＰＣＶＤ法を用いていたが、ＲＦプラズマＣＶ
Ｄ法、ＥＣＲプラズマＣＶＤ等、他の成膜方法を用いて
も同様の効果が得られる。
【００２１】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において、適宜の変更が
可能なものである。例えば、上記実施例では、ｎチヤネ
ルｐｏｌｙ−Ｓｉ ＴＦＴについて説明したが、ｐチャ
ネルｐｏｌｙ−Ｓｉ ＴＦＴもソース・ドレイン領域の
イオンドーピング工程でボロンを注入することにより、
同様に作製することができる。また、絶縁基板上ばかり
でなく、ＳＯＩ構造のＭＯＳＦＥＴでも同様に作製する
ことが可能である。さらに、正スタガード型薄膜トラン
ジスタばかりでなく逆スタガード型のものにも本発明を
適用することができる。また、ポリシリコン層のプラズ
マ処理に用いるガスとしては、酸化窒素（Ｎ2 Ｏ）など
酸素を含むものであれば用いることができ、実施例の酸
素に限定されるものではない。
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において、適宜の変更が
可能なものである。例えば、上記実施例では、ｎチヤネ
ルｐｏｌｙ−Ｓｉ ＴＦＴについて説明したが、ｐチャ
ネルｐｏｌｙ−Ｓｉ ＴＦＴもソース・ドレイン領域の
イオンドーピング工程でボロンを注入することにより、
同様に作製することができる。また、絶縁基板上ばかり
でなく、ＳＯＩ構造のＭＯＳＦＥＴでも同様に作製する
ことが可能である。さらに、正スタガード型薄膜トラン
ジスタばかりでなく逆スタガード型のものにも本発明を
適用することができる。また、ポリシリコン層のプラズ
マ処理に用いるガスとしては、酸化窒素（Ｎ2 Ｏ）など
酸素を含むものであれば用いることができ、実施例の酸
素に限定されるものではない。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
活性層となるポリシリコン層のダングリングボンドを終
端するための酸素プラズマ工程で形成される酸化膜をゲ
ート絶縁膜形成前に除去しているので、プラズマ酸化工
程で混入した電荷により薄膜トランジスタのしきい値が
負側に振られたり不安定となったりするという問題を防
ぐことができる。また、本発明を逆スタガード型ＴＦＴ
に適用した場合には、酸化膜中に取り込まれた電荷に起
因するバックチャネル部でのリークを防止することがで
きる。したがって、本発明によれば、薄膜トランジスタ
のオフ電流を小さく抑えることができる。また、プラズ
マ酸化工程、酸化膜除去工程およびゲート酸化膜（また
はチャネル保護膜）形成工程を真空を破らずに連続して
行う実施例によれば、良好なゲート絶縁膜／活性層界面
（またはチャネル保護膜／活性層界面）を有する薄膜ト
ランジスタを形成することができ、薄膜トランジスタの
高性能化を図ることができる。
活性層となるポリシリコン層のダングリングボンドを終
端するための酸素プラズマ工程で形成される酸化膜をゲ
ート絶縁膜形成前に除去しているので、プラズマ酸化工
程で混入した電荷により薄膜トランジスタのしきい値が
負側に振られたり不安定となったりするという問題を防
ぐことができる。また、本発明を逆スタガード型ＴＦＴ
に適用した場合には、酸化膜中に取り込まれた電荷に起
因するバックチャネル部でのリークを防止することがで
きる。したがって、本発明によれば、薄膜トランジスタ
のオフ電流を小さく抑えることができる。また、プラズ
マ酸化工程、酸化膜除去工程およびゲート酸化膜（また
はチャネル保護膜）形成工程を真空を破らずに連続して
行う実施例によれば、良好なゲート絶縁膜／活性層界面
（またはチャネル保護膜／活性層界面）を有する薄膜ト
ランジスタを形成することができ、薄膜トランジスタの
高性能化を図ることができる。
【図１】本発明の第１の実施例を説明するための工程順
の断面図。
の断面図。
【図２】本発明の第１の実施例により製作された薄膜ト
ランジスタと従来例により製作された薄膜トランジスタ
との電気的特性図。
ランジスタと従来例により製作された薄膜トランジスタ
との電気的特性図。
【図３】本発明の第２の実施例において用いられる製造
装置の概略の断面図。
装置の概略の断面図。
【図４】本発明の第２の実施例を説明するための工程順
の断面図。
の断面図。
【図５】従来例を説明するための工程順の断面図。
１０１ ガラス基板 １０２ ポリシリコン層 １０３ 酸素プラズマ １０４ 酸化膜 １０５ 電荷 １０６ 活性層 １０７ ゲート絶縁膜 １０８ ゲート電極 １０９ ソース・ドレイン領域 １１０ 層間絶縁膜 １１１ Ａｌ電極 ２０１ プラズマ酸化チャンバー ２０２ ドライエッチチャンバー ２０３ リモートプラズマＣＶＤ（ＲＰＣＶＤ）チャン
バー ２０４、２０５ 予備室 ２０６、２０７、２１０、２１１、２１７、２１８ 電
極 ２０８ ガス導入ポート ２０９、２１４、２２１ ＲＦ電源 ２１２、２１３、２１５、２１６ ガス導入ポート ２１９ メッシュ電極 ２２０ 直流電源
バー ２０４、２０５ 予備室 ２０６、２０７、２１０、２１１、２１７、２１８ 電
極 ２０８ ガス導入ポート ２０９、２１４、２２１ ＲＦ電源 ２１２、２１３、２１５、２１６ ガス導入ポート ２１９ メッシュ電極 ２２０ 直流電源
Claims (5)
- 【請求項１】 （１）絶縁性基板上または絶縁膜上に多
結晶シリコン層を形成する工程と、 （２）前記多結晶シリコン層を島状形状にパターニング
して活性層を形成する工程と、 （３）前記多結晶シリコン層を酸素を含むプラズマ雰囲
気に晒す工程と、 （４）前記活性層上にゲート絶縁膜を形成する工程と、 （５）前記ゲート絶縁膜上にゲート電極を形成する工程
と、 （６）前記活性層の一部に不純物を高濃度にドープして
ソース・ドレイン領域を形成する工程と、を備え、この
順で若しくは前記第（２）の工程と前記第（３）の工程
の順序を入れ換えて行う薄膜トランジスタの製造方法に
おいて、 前記第（３）の工程の後前記第（４）の工程の前には前
記多結晶シリコン層をプラズマ雰囲気に晒すことによっ
て形成された酸化膜を除去する工程が付加されることを
特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 前記各工程がこの順で行われ、かつ、前
記第（３）の工程、前記酸化膜除去工程および前記第
（４）の工程が真空を破らずに連続的に行われることを
特徴とする請求項１記載の薄膜トランジスタの製造方
法。 - 【請求項３】 （１′）絶縁性基板上または絶縁膜上に
ゲート電極をする工程と、 （２′）前記ゲート電極上にゲート絶縁膜を形成する工
程と、 （３′）前記ゲート絶縁膜上に多結晶シリコン層を形成
する工程と、 （４′）前記多結晶シリコン層を島状形状にパターニン
グして活性層を形成する工程と、 （５′）前記多結晶シリコン層を酸素を含むプラズマ雰
囲気に晒す工程と、 （６′）前記活性層上にチャネル保護膜を形成する工程
と、 （７′）前記活性層の一部に不純物を高濃度にドープし
てソース・ドレイン領域を形成する工程と、を備え、こ
の順に若しくは前記第（４′）の工程と前記第（５′）
の工程、および／または、前記第（６′）の工程と前記
第（７′）の工程の順序を入れ換えて行う薄膜トランジ
スタの製造方法において、 前記第（５′）の工程の後で前記第（６′）の工程の前
に前記多結晶シリコン層をプラズマ雰囲気に晒すことに
よって形成された酸化膜を除去する工程が付加されるこ
とを特徴とする薄膜トランジスタの製造方法。 - 【請求項４】 前記第（５′）の工程、前記酸化膜除去
工程および前記第（６′）の工程が真空を破らずに連続
的に行われることを特徴とする請求項３記載の薄膜トラ
ンジスタの製造方法。 - 【請求項５】 前記第（１）の工程または前記第
（３′）の工程における多結晶シリコン層の形成工程
が、アモルファスシリコン層の形成工程と、該アモルフ
ァスシリコン層のアニーリング工程と、を含むものであ
ることを特徴とする請求項１または３記載の薄膜トラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1618997A JP2925007B2 (ja) | 1997-01-30 | 1997-01-30 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1618997A JP2925007B2 (ja) | 1997-01-30 | 1997-01-30 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10214972A true JPH10214972A (ja) | 1998-08-11 |
| JP2925007B2 JP2925007B2 (ja) | 1999-07-26 |
Family
ID=11909581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1618997A Expired - Fee Related JP2925007B2 (ja) | 1997-01-30 | 1997-01-30 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2925007B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002025739A1 (fr) * | 2000-09-21 | 2002-03-28 | Matsushita Electric Industrial Co.,Ltd. | Transistor en mince couche ainsi qu'un afficheur a cristaux liquides et un afficheur electroluminescent contenant ce transistor |
| KR100973800B1 (ko) | 2003-03-03 | 2010-08-03 | 삼성전자주식회사 | 박막 트랜지스터 기판의 제조 방법 |
| US11233073B2 (en) | 2018-11-14 | 2022-01-25 | Samsung Display Co., Ltd. | Display device including a patterned conductive layer |
| US12027533B2 (en) | 2018-11-14 | 2024-07-02 | Samsung Display Co., Ltd. | Display device including a patterned conductive layer |
-
1997
- 1997-01-30 JP JP1618997A patent/JP2925007B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002025739A1 (fr) * | 2000-09-21 | 2002-03-28 | Matsushita Electric Industrial Co.,Ltd. | Transistor en mince couche ainsi qu'un afficheur a cristaux liquides et un afficheur electroluminescent contenant ce transistor |
| KR100973800B1 (ko) | 2003-03-03 | 2010-08-03 | 삼성전자주식회사 | 박막 트랜지스터 기판의 제조 방법 |
| US11233073B2 (en) | 2018-11-14 | 2022-01-25 | Samsung Display Co., Ltd. | Display device including a patterned conductive layer |
| US11784192B2 (en) | 2018-11-14 | 2023-10-10 | Samsung Display Co., Ltd. | Display device including a patterned conductive layer |
| US12027533B2 (en) | 2018-11-14 | 2024-07-02 | Samsung Display Co., Ltd. | Display device including a patterned conductive layer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2925007B2 (ja) | 1999-07-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3187086B2 (ja) | 半導体装置および半導体装置の作製方法 | |
| US7018882B2 (en) | Method to form local “silicon-on-nothing” or “silicon-on-insulator” wafers with tensile-strained silicon | |
| CN101061587A (zh) | 应变全耗尽绝缘层上覆硅半导体装置及其制造方法 | |
| JPH05102483A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR100344845B1 (ko) | 반도체장치와 그 제조방법 | |
| JP2004007004A (ja) | 半導体装置 | |
| JP2925007B2 (ja) | 薄膜トランジスタの製造方法 | |
| US5827772A (en) | Fabrication process for thin film transistor | |
| JPH05243575A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH0590589A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPS62219574A (ja) | 半導体装置 | |
| KR101100423B1 (ko) | 실리콘 박막트랜지스터, 실리콘 박막트랜지스터의 게이트절연층 형성 방법 및 이를 이용한 실리콘 박막트랜지스터의제조방법 | |
| JPH0512852B2 (ja) | ||
| JPH11274508A (ja) | 薄膜トランジスタの製造方法 | |
| JP4278857B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH04186634A (ja) | 薄膜半導体装置の製造方法 | |
| JP2001028449A (ja) | 半導体装置 | |
| JP2003197638A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP3133861B2 (ja) | 半導体装置の製造方法 | |
| JP3352998B2 (ja) | 半導体装置の作製方法 | |
| JP3310654B2 (ja) | 半導体装置 | |
| JPH11150277A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH07221318A (ja) | 薄膜トランジスタとその製造方法 | |
| JP2877129B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2000114541A (ja) | 半導体素子の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |