KR101100423B1 - 실리콘 박막트랜지스터, 실리콘 박막트랜지스터의 게이트절연층 형성 방법 및 이를 이용한 실리콘 박막트랜지스터의제조방법 - Google Patents

Abstract

개시된 실리콘 박막트랜지스터는: 기판에 형성되는 실리콘 채널과; 상기 실리콘 채널 위에 형성되는 게이트 절연층과; 상기 게이트 절연층 위에 마련되는 게이트를; 구비하고, 상기 게이트 절연층은 상기 실리콘 채널의 플라즈마 저온산화에 의한 산화막 및 상기 채널에 별도로 증착된 산화막을 포함하는 구조를 가진다. 이러한 박막트랜지스터는 게이트절연층과 채널간의 개선된 인터페이스특성을 가지며, 특히 낮은 구동전압을 가진다.

다결정, 실리콘, 게이트 절연층, 플라즈마 산화, 저온산화

Description

실리콘 박막트랜지스터, 실리콘 박막트랜지스터의 게이트 절연층 형성 방법 및 이를 이용한 실리콘 박막트랜지스터의 제조방법{Silicon thin film transistor and manufacturing method of gate insulator and the same adopting the method}

도 1은 종래 박막트랜지스터(TFT)의 개략적 단면도이다.

도 2는 본 발명에 따른 박막트랜지스터의 개략적 단면도이다.

도 3a 내지 도 3l는 본 발명에 따른 TFT의 제조방법의 개략적 공정 흐름도이다.

도 4 은 본 발명의 게이트 절연층 제조방법에 있어서, 실리콘 박막의 플라즈마 산화 시 압력-산화막 두께의 변화를 보이는 그래프이다.

도 5는 본 발명에 따라 플라즈마 산화를 실시할 때, 출력-압려그이 변화에 따른 기판의 온도 분포를 보이는 그래프이다.

도 6은 본 발명에 따른 박막트랜지스터와 종래 방법에 따른 박막트랜지스터의 플랫밴도전압의 변화를 비교해 보이는 그래프이다.

도 7은 본 발명에 따른 박막트랜지스터의 게이트전압-드레인전류변화를 보이는 그래프이다.

본 발명은 인터페이스 특성 향상으로 동작 전압이 감소된 실리콘 박막트랜지스터 실리콘 박막트랜지스터, 이러한 실리콘 박막트랜지스터의 게이트 절연층 형성 방법 및 이를 이용한 실리콘 박막트랜지스터의 제조방법에 관한 것이다.

다결정 실리콘(poly crystalline Si, poly-Si)은 비정질 실리콘(amorphous Si, a-Si)에 비해 높은 이동도(mobility)를 가지기 때문에 평판 디스플레이 소자 뿐 아니라 태양전지 등 다양한 전자 소자등에 응용된다.

일반적으로 양질의 다결정 실리콘 결정을 얻기 위해서는 열에 강한 재료 예를 들어 유리 등이 이용된다. 유리와 같이 열에 강한 재료에 형성되는 다결정 실리콘의 제조에는 CVD 또는 PECVD 와 같은 고온하에서의 a-Si 증착법이 이용되며 이러한 종래 방법에 의해 얻을 수 있는 결정입자의 최대 크기는 약 3000 ~ 4000Å 정도이며 그 이상의 크기는 얻기 매우 어려운 것으로 알려져 있다. 따라서, 보다 큰 입경을 가지는 다결정 실리콘의 제조 기술의 개발은 하나의 과제로 남아 있다.

한편, 최근에는 플라스틱 기판에 다결정 실리콘 전자소자를 형성하는 방법이 연구되고 있다. 플라스틱의 열변형을 방지하기 위하여 다결정 실리콘 전자소자를 형성하기 위한 스퍼터링과 같은 소위 저온 공정(low temperature process)의 도입이 불가피하다. 이러한 저온 공정은 기판에 대한 열충격을 방지하기 위해서도 필요하고 나아가서는 소자 제조시 고온 공정에서 발생되는 공정 결함을 억제하기 위해서도 필요하다. 플라스틱 기판은 열에 약한 단점 외에 가볍고 유연하면서도 튼튼한 장점을 가지기 때문에 최근에 평판 디스플레이 소자의 기판으로서 연구되고 있 다.

캐리 등(Carry et. al, 미국특허 5,817,550호)은 실리콘 채널을 플라스틱 기판에 형성하는 공정에서 플라스틱의 손상을 방지할 수 있는 방법을 제시한다.

다결정 실리콘 TFT의 게이트절연층으로 사용되는 SiO₂는 상호컨덕턴스(gm)이 3.8 정도로 제한된다. 이러한 게이트 절연층은 전류누설이 크고 항복 전압이 낮기 때문에 저온성장 다결정실리콘(LTPS) TFT에는 적용되기 어렵다.

도 1은 종래 TFT의 적층구조를 개략적으로 보인다.

유리(glass) 또는 플라스틱 기판 위에 SiO₂ 절연층이 마련되고 이 위에 실리콘 채널(channel)이 마련된다. 실리콘 채널의 양측에는 도핑에 의한 소스(source) 및 드레인(drain) 영역이 마련되어 있다. 상기 채널층의 위에는 SiO₂ 게이트 절연층이 마련되고, 이 위의 중앙에 게이트(gate)가 형성되어 있다. 게이트의 위에는 SiO₂ ILD(interlayer dielectric)이 형성되어 있다. 상기 소오스 전극(source electrode)은 다결정 실리콘의 소오스에 연결되어 있고, 드레인 전극(drain electrode)은 다결정 실리콘의 드레인에 연결되어 있다.

이러한 구조를 가지는 TFT의 중요 요소인 게이트 절연막은 TFT의 동작 특성에 크게 그리고 직접적으로 영향을 미치며, 따라서 현재 차세대 TFT의 게이트 절연막에 대한 광범위한 연구가 진행되고 있다.

종래의 방법에 따르면 게이트 절연층은 ICP-CVD 등에 의해 증착되는데, 이때에 게이트절연층과 채널층 사이의 인터페이스에 손상(demage)가 발생된다. 인터페이스의 손상은 SiO₂ 증착시 가해지는 고출력, 저압 환경에 의해 발생된 이러한 계면의 손상은 플랫밴드전압(flat band voltage, Vfb)가 낮아 지고 따라서 문턱전압(threshold voltage)가 높아진다.

따라서, 채널과 게이트 절연막 사이의 계면에서 발생하는 결함, 즉 인터페이스 트랩(interface trap)을 최소화시켜 TFT의 트랜스컨덕턴스(transconductance)를 향상시키고, 구동전압(driving voltage)을 낮추기 위한 높일 수 있는 공정개발이 요구된다.

실리콘 박막트랜지스터 실리콘 박막트랜지스터, 이러한 실리콘 박막트랜지스터의 게이트 절연층 형성 방법 및 이를 이용한 실리콘 박막트랜지스터의 제조방법 그 목적이 있다.

본 발명에 따른 실리콘 TFT는:

기판;

상기 기판에 형성되는 실리콘 채널;

상기 실리콘 채널 위에 형성되는 게이트 절연층; 그리고

상기 게이트 절연층 위에 마련되는 게이트;를 구비하고,

상기 게이트 절연층은 상기 실리콘 채널의 플라즈마 저온산화에 의한 산화막 및 상기 별도 증착에 의한 실리콘 산화막을 갖는 구조를 갖는다.

본 발명의 바람직한 실시예에 따르면, 상기 실리콘 채널은 다결정 실리콘으로 형성된다.

본 발명의 바람직한 다른 실시예에 따르면,

상기 산화에 의한 산화막의 두께는 50nm 이하의 두께, 상기 증착에 의한 산화막의 두께는 100nm 이하의 두께를 각각 가진다.

본 발명에 따른 게이트 절연층의 형성방법은:

기판 상에 실리콘 박막을 형성하는 단계;

상기 실리콘 박막을 저온 산소플라즈마에 의해 산화에 의한 절연막을 형성하는 단계; 그리고

상기 산화에 의한 산화막 위에 실리콘 산화물의 증착에 의한 절연막을 형성하는 단계;를 포함한다.

본 발명에 따른 박막트랜지스터의 제조방법은:

기판 상에 실리콘 박막을 형성하는 단계;

상기 실리콘 박막을 저온 산소플라즈마에 의해 산화에 의한 절연막을 형성하는 단계; 그리고

상기 산화에 의한 산화막 위에 실리콘 산화물의 증착에 의한 절연막을 단형성하여 상기 산화에 의한 절연막 및 증착에 의한 절연막을 갖는 게이트 절연층을 얻는 단계;를 포함한다.

상기 본 발명의 박막트랜지스터의 제조방법은:

게이트 절연층 위에 게이트 물질층을 형성하는 단계;

게이트 물질층과 게이트 절연층을 패터닝하여 게이트와 그 하부의 게이트절연층을 형성하는 단계;

게이트(21)에 덮히지 않은 상기 실리콘박막에 불순물을 도핑하는 단계;

상기 실리콘 박막을 패터닝하여 상기 게이트에 덮힌 채널과 채널 양측의 소스와 드레인을 형성하는 단계;

상기 적층 위에 ILD(interlayer dielectric)층을 형성하는 단계;

상기 ILD 층에 상기 소스와 드레인이 노출되는 콘택홀을 형성하는 단계; 그리고

상기 ILD 층 위에 상기 콘택홀을 통해 상기 소스와 드레인에 전기적으로 연결되는 소스 전극과 드레인 전극을 형성하는 단계;를 더 포함한다.

본 발명의 실시예에 따른 박막트랜지스터의 제조방법은:

상기 실리콘 박막을 형성하는 단계는:

비정질실리콘을 형성하는 단계;와

상기 비정질실리콘을 열처리하여 다결정화하는 단계;를 포함한다.

이하 첨부된 도면을 참조하면서 본 발명에 따른 다결정 실리콘 TFT의 바람직한 실시예를 상세히 설명한다.

도 2는 본 발명에 따른 다결정 실리콘 TFT의 개략적 단면도이다.

도 2를 참조하면, 유리(glass) 또는 플라스틱 기판(10) 위에 절연층(11)이 마련되고 이 위에 실리콘 채널층(12)이 마련된다. 실리콘 채널층(12)의 양측에는 도핑에 의한 소스(12a) 및 드레인(12b) 영역이 마련되어 있다. 상기 채널층(12)의 위에는 본 발명을 특징지우는 게이트 절연층(13)이 마련되고, 이 위의 중앙에 게이트(14)가 형성되어 있다. 게이트(14)의 위에는 ILD(interlayer dielectric, 15)이 형성되어 있다. ILD에서 역시 상기 소오스 전극(Source Electrode)과 드레인 전극(Drain Electrode) 대응하는 부분에 관통공이 형성되어 있다. 소오스 전극(16)은 다결정 실리콘의 소오스에 연결되어 있고, 드레인 전극(17)은 다결정 실리콘의 드레인에 연결되어 있다.

위에서 본 발명을 특징지우는 게이트 절연층(13)은 하부의 산화(Oxidation)에 의한 SiO₂층(13a) 과 증착(deposition) 에 의한 SiO₂ 층(13b)구비한다.

이하 첨부된 도면을 참조하면서 본 발명에 따른 TFT의 제조방법의 일례를 설명하다.

도 3a에 도시된 바와 같이, 다결정 실리콘 박막 형성을 위한 Si, 유리 또는 플라스틱 기판(10)을 준비한다. 기판(10) 위에는 전기적 절연 등을 위한 SiO₂ 산화막(11)이 형성되어 있고, Si 웨이퍼의 경우에는 자연적인 산화막이 형성되어 있다.

도 3b에 도시된 바와 같이, 상기 기판(10)의 절연층(11) 위에 비정질 실리콘 박막(a-Si, 12)을 형성한다. 비정질 실리콘 박막(12)은 스퍼터링 법등의 물리적 증착법(PVD, Physical Vapor Deposition)에 의해 형성한다. 이때에 저온 증착이 가능한 스퍼터링 법을 이용하는 스퍼터링 가스는 희가스 예를 들어 Ar을 이용한다. a-Si 의 두께는 50nm 가 되도록 조절한다. 스퍼터링 파워는 200W 그리고 가스압력은 5mTorr로 조절한다.

도 3c에 도시된 바와 같이 비정질 실리콘 박막(12)을 퍼니스(furnace)나 ELA(Eximer Laser Annealling)에 의해 열처리하여 목적하는 다결정 실리콘(p-Si) 박막을 얻는다. 바람직하게는 열처리는 ELA를 이용한다.

TFT의 기판이 유리가 아닌 플라스틱 재료로 되었을 경우 SiO₂ 박막 열처리시 가해지는 열에 의해 기판이 변형되는 것은 방지되어야 하므로 SiO₂ 박막 열처리시의 온도는 적절히 절충되어야 한다.

도 3d에 도시된 바와 같이, 상기 실리콘 박막(12)을 저온산화법의 일종인 산소 플라즈마에 의해 산화시켜 실리콘 박막(12) 위에 게이트 절연층(13)의 한 부분인 SiO₂ 박막(13a)을 형성한다. 여기에서 SiO₂ 박막(13a)의 두께는 100nm 이하 바람직하게 50nm 이하의 두께가 되도록 상기 실리콘 박막(12)의 산화두께를 조절한다.

도 3e에 도시된 바와 같이, 상기 실리콘 박막(12)의 산화에 이어 동일챔버 내에서, 산화에 SiO₂ 박막(13a) 위에 게이트 절연층(13)의 증착에 의한 SiO₂ 박막(13b)을 연속 형성한다. 여기에서 증착에 의한 SiO₂ 박막(13b)의 두께는 바람직하게 100nm 정도의 두께로 ICP-CVD, PE-CVD, 스퍼터링 법등에 의해 형성하여 상기 두 SiO₂ 박막(13a, 13b)에 의한 게이트 절연층(13)을 얻는다.

도 3f에 도시된 바와 같이 상기 게이트 절연층(13) 위에 Al 등으로 게이트 (14)를 형성한다. 여기에서 위의 게이트 절연층(13)과 게이트(14)는 아직 형태상 주어진 기능을 수행할 수 형상을 가지면 후속되는 과정을 통해서 목적하는 최종 형 태로 패터닝된다.

도 3g에 도시된 바와 같이, 제1마스크(M1)를 이용한 건식식각법에 의해 상기 게이트(14)와 게이트 절연층(13)을 식각한다. 상기 마스크(M)는 게이트의 형상에 대응하는 패턴을 가진다. 이러한 패턴에 의해 상기 게이트(21)가 패터닝되고 그 하부의 게이트 절연층(13)도 동일한 형상으로 패터닝된다. 이를 통해서 게이트(14)에 덮히지 않은 부분을 통해 실리콘 박막(12)이 노출된다.

도 3h에 도시된 바와 같이, 이온 샤워를 통해 게이트(21)에 덮히지 않은 부분을 도핑하고 이에 이어 308nm XeCl 엑시머 레이저에 의해 활성화한다.

도 3i에 도시된 바와 같이, 제2마스크(M2)를 이용한 건식식각법에 의해 상기 게이트에 덮이지 않은 실리콘 박막(12) 을 패터닝하여 소스(12a)와 드레인(12b)을 형성한다. 상기 게이트(21)의 하부에는 p-Si가 도핑되지 않은 상태로 잔류하며 이후 채널로서의 기능을 하게 된다.

도 3j에 도시된 바와 같이 ICP-CVD, PE-CVD, 스퍼터링 등에 의해 상기 적층물 위에 ILD(interlayer dielectric)으로서 SiO₂ 제3절연층(15)을 약 3000nm의 두께로 형성한다.

도 3k에 도시된 바와 같이, 제3마스크(M3)를 이용하여 상기 SiO₂ 제3절연층(15)에 소스 콘택홀(15a) 및 드레인 콘택홀(15b)을 형성한다.

도 3l에 도시된 바와 같이, 상기 소스 콘택홀(15a) 및 드레인 콘택홀(15b)위에 소스 전극(16) 및 드레인 전극(17)을 형성하여 목적하는 TFT를 얻는다.

도 4는 산소 플라즈마에 의한 실리콘 박막(13)의 산화 시, 압력 및 파워의 변화에 따른 산화막 두께의 변화를 보인다. 이때의 조건은 출력이 1,000 W 및 500 와트로 변화시키고 기압은 20, 100, 200(mTorr)이다. 산화시간은 60 분이며 이때의 산소공급률은 200sccm이었다. 도 4에 도시된 바와 같이 출력이 높을 수 록 산화막의 두께가 크고 그리고 압력이 낮은 수록 산화막의 두께가 커짐을 알수 있다.

도 5는 산소 플라즈마에 의한 산화공정시 플라즈마 출력 및 압력 변화에 따른 기판의 온도 분포를 보인다. 도 5를 통해 플라즈마 공정시 기판의 온도가 200 ℃ 이하이며, 따라서, 플라스틱과 같은 열에 약한 기판에 대한 플라즈마 산화 공정이 가능함을 알 수 있다.

도 6은 종래의 방법에 의해 제조된 TFT와 본 발명에 의해 제조된 TFT의 절연층 용량-플랫밴드전압변화를 비교해 보인 그래프이다.

도 6에 도시된 바와 같이 본 발명에 따른 TFT와 종래 방법에 따른 TFT의 플랜밴드전압차(△V_FB)가 약 20볼트 정도이다. 구체적으로 종래 방법에 따른 TFT는 플랫밴드전압이 0 보다 훨씬 작은 -20 ~ -10 볼트의 범위에서 변화되는 한편, 본 발명에 따른 TFT는 CMOS 소자의 에서 볼 수 있는 바와 같이 플랫밴드전압이 0 ~ 5 볼트에 가까운 영역에서 변화됨을 알 수 있다. 따라서, 종래 방법에 의한 TFT는 구동전압이 높고, 본 발명에 따른 TFT는 구동전압이 낮음을 알 수 있다.

도 7은 본 발명에 따른 TFT의 게이트전압-드레인전류의 변화를 보인다. 도 7에 도시된 바와 같이 본 발명에 따른 TFT는 2 ~ 8 볼트의 게이트 전압 하에서 직선 적인 드레인 전류 변화를 보인다.

최종 제작된 본 발명에 따른 TFT에서 이동도는 46.1 cm²/Vs 이며, 스윙슬럽(Subthreshold Slop) 는 약 0.55로 측정되었다.

상기와 같은 적층 구조의 게이트 절연층을 가지는 본 발명에 따른 TFT는 양호한 계면특성을 가지는 게이트절연층을 구비하고 따라서 낮은 동작 전압을 갖는다.

이러한 본 발명의 TFT는 Si 기판 뿐 아니라 플라스틱이나 유리와 같은 열에 약한 재료에 형성될 수 있으며, 평판 표시소자, 예를 들어 AMLCD, AMOLED, 태양전지, 반도체 메모리 소자 등에 적용되기에 적합하다.

이러한 본원 발명의 이해를 돕기 위하여 몇몇의 모범적인 실시예가 설명되고 첨부된 도면에 도시되었으나, 이러한 실시예들은 단지 넓은 발명을 예시하고 이를 제한하지 않는다는 점이 이해되어야 할 것이며, 그리고 본 발명은 도시되고 설명된 구조와 배열에 국한되지 않는다는 점이 이해되어야 할 것이며, 이는 다양한 다른 수정이 당 분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.

Claims (13)

1. 기판;

   상기 기판에 형성되는 실리콘 채널;

   상기 실리콘 채널 위에 형성되는 게이트 절연층; 그리고

   상기 게이트 절연층 위에 마련되는 게이트;를 구비하고,

   상기 게이트 절연층은 상기 실리콘 채널의 플라즈마 저온산화에 의한 산화막 및 증착에 의한 실리콘 산화막을 갖는 것을 특징으로 하는 실리콘 박막트랜지스터.
2. 제 1 항에 있어서,

   상기 실리콘 채널은 다결정 실리콘으로 형성된 것을 특징으로 하는 실리콘 박막트랜지스터.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 산화에 의한 산화막의 두께는 50nm 이하의 두께를 가지는 것을 특징으로 하는 실리콘 박막트랜지스터.
4. 제 3 항에 있어서,

   상기 증착에 의한 산화막의 두께는 100nm 이하의 두께를 가지는 것을 특징으 로 하는 실리콘 박막트랜지스터.
5. 제 1 항 또는 제 2 항에 있어서,

   상기 증착에 의한 산화막의 두께는 100nm 이하의 두께를 가지는 것을 특징으로 하는 실리콘 박막트랜지스터.
6. 기판 상에 실리콘 박막을 형성하는 단계;

   상기 실리콘 박막을 저온 산소플라즈마에 의해 산화에 의한 산화막을 형성하는 단계; 그리고

   상기 산화에 의한 산화막 위에 실리콘 산화물의 증착에 의한 산화막을 형성하는 단계;를 포함하는 것을 특징으로 하는 박막트랜지스터의 게이트 절연층 형성방법.
7. 제 6 항에 있어서,

   상기 기판은 플라스틱인 것을 특징으로 하는 박막트랜지스터의 게이트 절연층 형성방법.
8. 제 6 항 또는 제 7 항에 있어서,

   상기 산화에 의한 산화막의 두께는 50nm 이하의 두께를 가지는 것을 특징으로 하는 박막트랜지스터의 게이트 절연층 형성방법.
9. 제 8 항에 있어서,

   상기 증착에 의한 산화막의 두께는 100nm 이하의 두께를 가지는 것을 특징으로 하는 박막트랜지스터의 게이트 절연층 형성방법.
10. 제 6 항 또는 제 7 항에 있어서,

    상기 증착에 의한 산화막의 두께는 100nm 이하의 두께를 가지는 것을 특징으로 하는 박막트랜지스터의 게이트 절연층 형성방법.
11. 기판 상에 실리콘 박막을 형성하는 단계;

    상기 실리콘 박막을 저온 산소플라즈마에 의해 산화에 의한 산화막을 형성하는 단계; 그리고

    상기 산화에 의한 산화막 위에 실리콘 산화물의 증착에 의한 산화막을 단형성하여 상기 산화에 의한 산화막 및 증착에 의한 산화막을 갖는 게이트 절연층을 얻는 단계;를 포함하는 것을 특징으로 하는 실리콘 박막트랜지스터의 제조방법.
12. 제 11 항에 있어서,

    게이트 절연층 위에 게이트 물질층을 형성하는 단계;

    게이트 물질층과 게이트 절연층을 패터닝하여 게이트와 그 하부의 게이트절연층을 형성하는 단계;

    게이트(21)에 덮히지 않은 상기 실리콘박막에 불순물을 도핑하는 단계;

    상기 실리콘 박막을 패터닝하여 상기 게이트에 덮힌 채널과 채널 양측의 소스와 드레인을 형성하는 단계;

    상기 게이트, 소스 및 드레인을 덮는 ILD(interlayer dielectric)층을 형성하는 단계;

    상기 ILD 층에 상기 소스와 드레인이 노출되는 콘택홀을 형성하는 단계; 그리고

    상기 ILD 층 위에 상기 콘택홀을 통해 상기 소스와 드레인에 전기적으로 연결되는 소스 전극과 드레인 전극을 형성하는 단계;를 더 포함하는 실리콘 박막트랜지스터의 제조방법.
13. 제11항 또는 제12항에 있어서,

    상기 실리콘 박막을 형성하는 단계는:

    비정질실리콘을 형성하는 단계;와

    상기 비정질실리콘을 열처리하여 다결정화하는 단계;를 포함하는 것을 특징으로 하는 실리콘 박막트랜지스터의 제조방법.

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