JP2006278724A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2006278724A JP2006278724A JP2005095551A JP2005095551A JP2006278724A JP 2006278724 A JP2006278724 A JP 2006278724A JP 2005095551 A JP2005095551 A JP 2005095551A JP 2005095551 A JP2005095551 A JP 2005095551A JP 2006278724 A JP2006278724 A JP 2006278724A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- manufacturing
- wiring
- electrical connection
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
Landscapes
- Wire Bonding (AREA)
Abstract
【解決手段】 半導体装置の製造方法は、ベース基板12と配線20とを有する配線基板10の半導体チップを搭載するための領域31に、電極32を有する半導体チップ30を搭載して、配線20の電気的接続部22と電極32とを対向させて電気的に接続することを含む。配線20は、電気的接続部22と、領域31の外周から外側に向かって延びるリード部24と、電気的接続部22とリード部24とをつなぐ延設部26とを含む。延設部26は、リード部24よりも厚みの薄い薄肉部28を有する。
【選択図】 図2
Description
前記配線は、前記電気的接続部と、前記半導体チップを搭載するための領域の外周から外側に向かって延びるリード部と、前記電気的接続部と前記リード部とをつなぐ延設部とを含み、
前記延設部は、前記リード部よりも厚みの薄い薄肉部を有する。本発明によれば、薄肉部を起点にして、容易に配線基板を屈曲させることができる。すなわち、容易に、屈曲の起点を制御することが可能な半導体装置を製造することができる。
(2)この半導体装置の製造方法において、
前記配線基板は複数の前記配線を有し、
それぞれの前記配線の前記薄肉部は、少なくとも一部が、すべての前記配線の前記電気的接続部を囲む最も小さい矩形よりも外側の領域とオーバーラップするように形成されていてもよい。
(3)この半導体装置の製造方法において、
前記薄肉部は、前記矩形の外側の領域のみに形成されていてもよい。
(4)この半導体装置の製造方法において、
前記薄肉部は、前記矩形の内側の領域に至るように形成されていてもよい。
(5)この半導体装置の製造方法において、
前記薄肉部は、前記電気的接続部に至るように形成されていてもよい。
(6)この半導体装置の製造方法において、
前記薄肉部は、前記電気的接続部よりも厚みが薄くてもよい。
(7)この半導体装置の製造方法において、
前記薄肉部は、前記電気的接続部と同じ厚みをなしていてもよい。
(8)この半導体装置の製造方法において、
前記ベース基板には、少なくとも一部が、前記半導体チップを搭載するための領域の内側であって、前記矩形よりも外側の領域とオーバーラップするように配置された凹部が形成されていてもよい。
(9)この半導体装置の製造方法において、
前記配線基板を屈曲させて、前記矩形に囲まれた領域を、前記半導体チップが搭載される面側に突出させることをさらに含んでもよい。これによれば、配線の薄肉部を起点にして、容易に配線基板を屈曲させることができる。そのため、信頼性の高い半導体装置を効率よく製造することができる。
(10)この半導体装置の製造方法において、
前記配線基板を屈曲させて、前記配線基板の前記半導体チップが搭載される面に、前記半導体チップを搭載するための領域の外周に沿って延びる溝状凹部を形成することをさらに含んでもよい。これによれば、配線の薄肉部を起点にして、容易に配線基板を屈曲させることができる。そのため、信頼性の高い半導体装置を効率よく製造することができる。
(11)この半導体装置の製造方法において、
前記配線基板に前記半導体チップを搭載してから、前記配線基板を屈曲させてもよい。
(12)この半導体装置の製造方法において、
前記配線基板を屈曲させてから、前記配線基板に前記半導体チップを搭載してもよい。
(13)この半導体装置の製造方法において、
前記配線基板を屈曲させる工程の後に、前記配線基板と前記半導体チップとの間に設けられた樹脂を硬化させることをさらに含んでもよい。
(14)本発明に係る半導体装置は、上記方法によって製造されてもよい。
(15)本発明に係る半導体装置は、配線を有する配線基板と、
電極を有し、前記電極が前記配線の電気的接続部と対向するように前記配線基板に搭載された半導体チップと、
を含み、
前記配線は、前記電気的接続部と、前記半導体チップとオーバーラップする領域の外周から外側に向かって延びるリード部と、前記電気的接続部と前記リード部とをつなぐ延設部とを含み、
前記延設部は、前記リード部よりも厚みの薄い薄肉部を有する。本発明によれば、容易に、屈曲の起点を制御することが可能な半導体装置を提供することができる。
(16)この半導体装置において、
前記配線基板は複数の前記配線を有し、
それぞれの前記配線の前記薄肉部は、少なくとも一部が、すべての前記配線の前記電気的接続部を囲む最も小さい矩形よりも外側の領域とオーバーラップするように形成されていてもよい。
(17)この半導体装置において、
前記薄肉部は、前記矩形の外側の領域のみに形成されていてもよい。
(18)この半導体装置において、
前記薄肉部は、前記矩形の内側の領域に至るように形成されていてもよい。
(19)この半導体装置において、
前記薄肉部は、前記電気的接続部に至るように形成されていてもよい。
(20)この半導体装置において、
前記薄肉部は、前記電気的接続部よりも厚みが薄くてもよい。
(21)この半導体装置において、
前記薄肉部は、前記電気的接続部と同じ厚みをなしていてもよい。
(22)この半導体装置において、
前記ベース基板には、少なくとも一部が、前記半導体チップとオーバーラップする領域の内側であって、前記矩形よりも外側の領域とオーバーラップするように配置された凹部が形成されていてもよい。
図1(A)〜図4(B)は、本発明を適用した第1の実施の形態に係る半導体装置の製造方法について説明するための図である。
以下、本発明を適用した第1の実施の形態の変形例に係る半導体装置の製造方法について説明する。なお、以下の変形例でも、既に説明した内容を可能な限り適用するものとする。図5(A)及び図5(B)は、本発明を適用した第1の実施の形態の変形例に係る半導体装置の製造方法について説明するための図である。
以下、本発明を適用した第2の実施の形態に係る半導体装置の製造方法について説明する。図6〜図9は、本発明を適用した第2の実施の形態に係る半導体装置の製造方法について説明するための図である。
以下、本発明を適用した第3の実施の形態に係る半導体装置の製造方法について説明する。図10〜図12は、本発明を適用した第3の実施の形態に係る半導体装置の製造方法について説明するための図である。
以下、本発明を適用した第3の実施の形態の変形例に係る半導体装置の製造方法について説明する。図13及び図14は、本発明を適用した第3の実施の形態の変形例に係る半導体装置の製造方法について説明するための図である。
Claims (22)
- ベース基板と前記ベース基板に設けられた配線とを有する配線基板の半導体チップを搭載するための領域に、電極を有する半導体チップ搭載して、前記配線の電気的接続部と前記電極とを対向させて電気的に接続することを含み、
前記配線は、前記電気的接続部と、前記半導体チップを搭載するための領域の外周から外側に向かって延びるリード部と、前記電気的接続部と前記リード部とをつなぐ延設部とを含み、
前記延設部は、前記リード部よりも厚みの薄い薄肉部を有する半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記配線基板は複数の前記配線を有し、
それぞれの前記配線の前記薄肉部は、少なくとも一部が、すべての前記配線の前記電気的接続部を囲む最も小さい矩形よりも外側の領域とオーバーラップするように形成されてなる半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記薄肉部は、前記矩形の外側の領域のみに形成されてなる半導体装置の製造方法。 - 請求項2記載の半導体装置の製造方法において、
前記薄肉部は、前記矩形の内側の領域に至るように形成されてなる半導体層装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
前記薄肉部は、前記電気的接続部に至るように形成されてなる半導体装置の製造方法。 - 請求項1から請求項5のいずれかに記載の半導体装置の製造方法において、
前記薄肉部は、前記電気的接続部よりも厚みが薄い半導体装置の製造方法。 - 請求項1から請求項5のいずれかに記載の半導体装置の製造方法において、
前記薄肉部は、前記電気的接続部と同じ厚みをなす半導体装置の製造方法。 - 請求項2から請求項7のいずれかに記載の半導体装置の製造方法において、
前記ベース基板には、少なくとも一部が、前記半導体チップを搭載するための領域の内側であって、前記矩形よりも外側の領域とオーバーラップするように配置された凹部が形成されてなる半導体装置の製造方法。 - 請求項2から請求項8のいずれかに記載の半導体装置の製造方法において、
前記配線基板を屈曲させて、前記矩形に囲まれた領域を、前記半導体チップが搭載される面側に突出させることをさらに含む半導体装置の製造方法。 - 請求項1から請求項8のいずれかに記載の半導体装置の製造方法において、
前記配線基板を屈曲させて、前記配線基板の前記半導体チップが搭載される面に、前記半導体チップを搭載するための領域の外周に沿って延びる溝状凹部を形成することをさらに含む半導体装置の製造方法。 - 請求項9又は請求項10記載の半導体装置の製造方法において、
前記配線基板に前記半導体チップを搭載してから、前記配線基板を屈曲させる半導体装置の製造方法。 - 請求項9又は請求項10記載の半導体装置の製造方法において、
前記配線基板を屈曲させてから、前記配線基板に前記半導体チップを搭載する半導体装置の製造方法。 - 請求項9から請求項12のいずれかに記載の半導体装置の製造方法において、
前記配線基板を屈曲させる工程の後に、前記配線基板と前記半導体チップとの間に設けられた樹脂を硬化させることをさらに含む半導体装置の製造方法。 - 請求項1から請求項13のいずれかに記載の方法によって製造された半導体装置。
- 配線を有する配線基板と、
電極を有し、前記電極が前記配線の電気的接続部と対向するように前記配線基板に搭載された半導体チップと、
を含み、
前記配線は、前記電気的接続部と、前記半導体チップとオーバーラップする領域の外周から外側に向かって延びるリード部と、前記電気的接続部と前記リード部とをつなぐ延設部とを含み、
前記延設部は、前記リード部よりも厚みの薄い薄肉部を有する半導体装置。 - 請求項15記載の半導体装置において、
前記配線基板は複数の前記配線を有し、
それぞれの前記配線の前記薄肉部は、少なくとも一部が、すべての前記配線の前記電気的接続部を囲む最も小さい矩形よりも外側の領域とオーバーラップするように形成されてなる半導体装置。 - 請求項16記載の半導体装置において、
前記薄肉部は、前記矩形の外側の領域のみに形成されてなる半導体装置。 - 請求項16記載の半導体装置において、
前記薄肉部は、前記矩形の内側の領域に至るように形成されてなる半導体層装置。 - 請求項18記載の半導体装置において、
前記薄肉部は、前記電気的接続部に至るように形成されてなる半導体装置。 - 請求項15から請求項19のいずれかに記載の半導体装置において、
前記薄肉部は、前記電気的接続部よりも厚みが薄い半導体装置。 - 請求項15から請求項19のいずれかに記載の半導体装置において、
前記薄肉部は、前記電気的接続部と同じ厚みをなす半導体装置。 - 請求項16から請求項21のいずれかに記載の半導体装置において、
前記ベース基板には、少なくとも一部が、前記半導体チップとオーバーラップする領域の内側であって、前記矩形よりも外側の領域とオーバーラップするように配置された凹部が形成されてなる半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005095551A JP2006278724A (ja) | 2005-03-29 | 2005-03-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005095551A JP2006278724A (ja) | 2005-03-29 | 2005-03-29 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006278724A true JP2006278724A (ja) | 2006-10-12 |
Family
ID=37213168
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005095551A Pending JP2006278724A (ja) | 2005-03-29 | 2005-03-29 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006278724A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013025542A (ja) * | 2011-07-20 | 2013-02-04 | Toshiba Corp | 半導体装置及びその製造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0491450A (ja) * | 1990-08-02 | 1992-03-24 | Shindo Denshi Kogyo Kk | Tab用フィルムキャリア |
JP2001035886A (ja) * | 1999-07-23 | 2001-02-09 | Nec Corp | 半導体装置及びその製造方法 |
JP2002009108A (ja) * | 2000-06-23 | 2002-01-11 | Seiko Epson Corp | 半導体装置及びその製造方法、回路基板並びに電子機器 |
JP2002012988A (ja) * | 2000-06-30 | 2002-01-15 | Seiko Epson Corp | 金属箔のパターニング方法、配線基板及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器 |
-
2005
- 2005-03-29 JP JP2005095551A patent/JP2006278724A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0491450A (ja) * | 1990-08-02 | 1992-03-24 | Shindo Denshi Kogyo Kk | Tab用フィルムキャリア |
JP2001035886A (ja) * | 1999-07-23 | 2001-02-09 | Nec Corp | 半導体装置及びその製造方法 |
JP2002009108A (ja) * | 2000-06-23 | 2002-01-11 | Seiko Epson Corp | 半導体装置及びその製造方法、回路基板並びに電子機器 |
JP2002012988A (ja) * | 2000-06-30 | 2002-01-15 | Seiko Epson Corp | 金属箔のパターニング方法、配線基板及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013025542A (ja) * | 2011-07-20 | 2013-02-04 | Toshiba Corp | 半導体装置及びその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100296834B1 (ko) | 반도체장치 | |
JP2002110898A (ja) | 半導体装置 | |
US9899300B2 (en) | Semiconductor device | |
JPH08306724A (ja) | 半導体装置およびその製造方法ならびにその実装方法 | |
JP2006278724A (ja) | 半導体装置及びその製造方法 | |
JP4678223B2 (ja) | 半導体装置及びその製造方法 | |
JP4072693B2 (ja) | 半導体装置の製造方法 | |
JP7269755B2 (ja) | 電子装置および電子装置の製造方法 | |
JP4692720B2 (ja) | 配線基板、半導体装置及びその製造方法 | |
JP4692719B2 (ja) | 配線基板、半導体装置及びその製造方法 | |
JPWO2009096254A1 (ja) | 半導体集積回路装置、半導体集積回路装置の実装構造および半導体集積回路装置の製造方法 | |
JP7022784B2 (ja) | 半導体装置 | |
JP4491380B2 (ja) | 半導体装置の製造方法 | |
JP2004363319A (ja) | 実装基板及び半導体装置 | |
JP4442426B2 (ja) | 半導体装置及びその製造方法 | |
JP4332749B2 (ja) | 電子デバイスの製造方法及び支持部材 | |
JP7017202B2 (ja) | 半導体装置 | |
JP2006093304A (ja) | 半導体装置の製造方法及び半導体モジュール | |
JP4544407B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
JP2006108353A (ja) | 半導体装置及びその製造方法 | |
JP2005117074A (ja) | 半導体装置の製造方法 | |
JP2009176931A (ja) | 半導体装置および電子機器 | |
JP2011164003A (ja) | 圧電デバイス及び圧電デバイスの製造方法 | |
JP2006245186A (ja) | 半導体装置及びその製造方法 | |
JP2006332429A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071221 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080626 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091021 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091225 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100609 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100809 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110105 |