JP2006261218A - 半導体装置、半導体ユニット、ｌｅｄヘッド及び画像形成装置 - Google Patents

Abstract

【課題】 半導体装置の電極パッドを利用してプロービングを行う場合、電極パッドが酸化している場合、酸化膜を破って低接触抵抗とするためにプローブ針の針圧を高くする必要があった。この場合、それだけ針先端のパッド上での移動量が大きくなり、その分だけパッド面積を大きくする必要があった。そのため、半導体素子形成領域外に、面積の大きな電極パッドを設ける必要があり、それだけ半導体素子チップのチップ幅が大きくなって、チップ幅の縮小（チップシュリンク）が困難になるという課題があった。
【解決手段】 半導体装置１０のＳｉ基板１１上に設けた入力電極パッド１４，１５及び出力電極パッド１６を、貴金属等の酸化しにくい被覆層１７で覆うように形成する。
【選択図】 図１

Description

本発明は、ＬＥＤ装置等の半導体装置、この半導体装置を用いた半導体ユニット、ＬＥＤヘッド、及び画像形成装置に関する。

従来、例えば特許文献１に開示されているような、Ｓｉ基板上に形成する半導体素子の電極パッド表面は、酸化しやすく、プロービングを行う際に、酸化膜を破って低接触抵抗とするためにプローブ針の針圧を高くする必要があった。

特開２００４−１７９６４１号公報（第１９−２０頁、図３９）

このため、電極パッドを半導体素子形成領域上に設けようとしても、プロービング時に電極パッド領域下の半導体素子形成領域にダメージを与える危険性があり、電極パッドを半導体素子形成領域上に設けることができなかった。また、プロービング針の針圧を高くするとそれだけ針先端のパッド上での移動量が大きくなり、その分だけパッド面積を大きくする必要があった。そのため、半導体素子形成領域外に、面積の大きな電極パッドを設ける必要があり、それだけ半導体素子チップのチップ幅が大きくなって、チップ幅の縮小（チップシュリンク）が困難になるという課題があった。

本発明は、上記課題を解決し、例えばＳｉ基板上に形成する半導体素子を含む半導体装置のチップ幅の縮小（チップシュリンク）が可能な半導体装置を提供することを目的とする。

本発明の半導体装置は、
基板と、前記基板に形成された半導体素子を含む所定の素子領域と、前記半導体素子の、金属材料で形成された入力電極パッド及び／又は出力電極パッドとを有し、前記電極パッドが、該電極パッドを形成する前記金属材料と異なる金属材料で被覆されていることを特徴とする。

本発明による半導体ユニットは、
実装基板と、前記実装基板に形成されて、少なくとも外部から入力信号及び電源を入力する配線領域と、前記実装基板上に実装された上記の半導体装置と、前記配線領域の所定の接続パッドと前記半導体装置の前記入力電極パッドとを電気的に接続するボンディングワイヤとを有することを特徴とする。

本発明によるＬＥＤヘッドは、
上記の半導体装置、又は半導体ユニットと、前記発光ダイオードアレイから出射した光を導く光学系とを有することを特徴とする。

本発明による画像形成装置は、
像担持体と、前記像担持体の表面を帯電する帯電手段と、帯電された前記表面に選択的に光を照射して静電潜像を形成する露光手段と、前記静電潜像を現像する現像手段とを有し、前記露光手段として、上記のＬＥＤヘッドを用いたことを特徴とする。

本発明による半導体装置によれば、電極パッド表面を酸化されにくい被覆層で形成することが可能となるためにプロービングの際に針圧を低減できる。このため、針のずれ量が小さくなるため電極パッドの面積を小さくできる。

実施の形態１．
図１は、本発明による実施の形態１の半導体装置１０の要部構成を概略的に示す平面図であり、図２は、図１に示す半導体装置１０を、Ａ−Ａ線で切る断面を概略的に示す要部断面図である。尚、図１では説明のため、後述する被覆層１７を一部欠いた状態で示している。

図１に示すように、半導体装置１０は、Ｓｉ基板１１、多層配線層１２，１３、入力電極パッド１４，１５、出力電極パッド１６、被覆層１７を有する。

半導体装置１０は、例えば発光ダイオードや受光センサーなどの光素子或いは光素子アレイを駆動制御する駆動集積回路チップである。多層配線層１２及び多層配線層１３はそれぞれ別の領域、即ち多層配線層１２が半導体素子形成領域２１に、多層配線層１３が出力パッド形成領域２２にそれぞれ形成されている。後述するように、多層配線層１２内に形成された入力電極パッド１４，１５、及び多層配線層１３内に形成された出力電極パッド１６は、例えばＡｌを含む電極パッドである。被覆層１７は、出力電極パッド１６及び入力電極パッド１４，１５を被覆する貴金属等の酸化しにくい被覆層で、電極パッドとは異なる例えば、Ｔｉ、Ｐｔ、Ａｕ、Ｇｅ、Ｎｉ、Ｃｒ、Ｗの中の、一つ或いは複数の元素を含む単層或いは積層金属膜によって構成される。また、Ｔｉ−Ｐｔ−Ａｕ等の複合層でも良い。またこの被覆層１７は、例えば層厚が０．１μｍ〜１μｍ程度に形成される。

図２の断面図に示すように、半導体装置１０は、Ｓｉ基板１１上において、半導体素子形成領域２１に多層配線層１２が形成され、出力パッド形成領域２２に多層配線層１３が形成されている。Ｓｉ基板１１内には、その上側面を含む所定領域に、例えば発光ダイオードや受光センサーなどの光素子或いは光素子アレイを駆動制御する駆動集積回路などの半導体素子を備えた素子領域２５が形成されている。尚、図１に示す半導体素子形成領域２１は、この素子領域２５の平面図で見た領域に相当する。

多層配線層１２，１３には配線部材２３が形成されている。この配線部材２３は、素子領域２５に形成された図示しない半導体素子に接続する所定の端子（図示せず）に接続して素子領域２５の上面に略垂直に植立する垂直配線部２３ａと、この垂直配線部２３ａの上端部から延在して半導体素子形成領域２１から出力パッド形成領域２２にかけて素子領域２５の上面と略平行に形成され、出力パッド形成領域２２に配設された出力電極パッド１６に接続する水平配線部２３ｂとからなる。また配線部材２３は、例えば多層配線材料と同等の材料から構成されており、例えば、Ａｌを含む金属材料である。

出力電極パッド１６は、多層配線層１３内に形成されているが、多層配線層１３の、この出力電極パッド１６に対向する位置には開口部１３ａが形成されている。そして、この出力電極パッド１６上には、出力電極パッド１６を被覆する被覆層１７が、開口部１３ａを含む所定領域にわたって形成されている。一方、入力電極パッド１４，１５は、多層配線層１２内に形成されているが、同様にして、多層配線層１２の、この入力電極パッド１４，１５に対向する位置には開口部１２ａ（図１）が形成され、各入力電極パッドを被覆する被覆層１７が、開口部１２ａを含む所定領域にわたって形成されている。

以上のように構成された，入力電極パッド１４，１５と被覆層１７を有する入力電極形成部２６、及び出力電極パッド１６と被覆層１７を有する出力電極形成部２７を備える場合、例えば、図１に示すように、出力電極形成部２７を半導体装置１０の長手方向に沿って一列配置し、できるだけ半導体１０のチップ幅が広がらないようにすることが望ましい。この時、出力電極形成部２７は、例えば５０μｍ以下の配列ピッチで配列する。

次に、以上のように構成された半導体装置１０の製造方法について説明する。

先ず、図２に示すＳｉ基板１１の素子領域２５、及び多層配線層１２，１３に、熱酸化膜形成、不純物インプランテーション及び不純物活性化、層間絶縁膜形成及びエッチング、配線形成及びエッチングなどの工程を経て駆動集積回路及び入出力電極パッド１４，１５、１６を形成する。次に駆動集積回路の入力電極パッド１４，１５及び出力電極パッド１６を露出するように、リフトオフレジストパターンを形成する。次に酸素プラズマなどによる各電極パッド表面のクリーニングを行い、続いて例えばバッファード弗酸によるパッド表面の酸化膜を除去する。バッファード弗酸によるパッド表面の酸化膜除去では、例えば数秒〜１０秒程度バッファード弗酸に浸漬する。

次いで、例えば電子ビーム蒸着により、被腹膜１７、例えば貴金属等の酸化しにくいＴｉ／Ｐｔ／Ａｕ等による積層膜を形成する。ここでは、被覆層最表面は酸化されにくいＡｕ層とする。次に、リフトオフレジストの剥離処理、洗浄処理を行って、最後に各電極パッド１４，１５，１６と被覆層１７間の接触抵抗をできるだけ低減するための、例えば２００℃〜４００℃の範囲のシンター処理を行う。

以上のように、本実施の形態の半導体装置１０によれば、半導体集積回路チップのパッド表面を酸化されにくい被覆層１７で被覆したので、プロービングの際に針圧を低減できる。このため、針のずれ量も小さくすることができ、所定のパターンで配列されたピッチパッドの面積を低減できる。例えば電極パッドの配列ピッチが５０μｍ以下となるように、一列に配置することができる。

図３は、実施の形態１の変形例を示す図である。前記した本実施の形態１の半導体装置１０（図１）では、各電極パッド１４，１５，１６を酸化し難いメタル層で被覆すると共に、出力電極パッド１６を狭いピッチ（例えば５０μｍ以下）で一列に配置する構成を示したが、図３に示すように、複数の出力電極パッド１６の隣接する電極同士が交互にずれて配置される千鳥配置としてもよい。尚、出力電極パッド数が少なくて高密度で配置する必要がない場合には、当然出力電極パッド１６を狭いピッチ（例えば５０μｍ以下）にする必要はない。

図４は、実施の形態１の更に別の変形例を示す図である。前記した本実施の形態１の半導体装置１０（図１）では、出力電極パッド１６と共に入力電極パッド１４，１５の面積も小さくした例を示したが、これに限定されるものではなく、スペース的に余裕がある場合には入力電極パッド１４，１５の面積だけを大きくしてもよい（図３）。

また、図示はしないが、例えば入力側のパッドをワイヤで外部回路と接続する場合、ワイヤボンドでは多少表面積が酸化されていてもその酸化層を突き破ることができる条件を選ぶこともできるので、その場合には出力側のパッドのみを酸化し難いメタル層で被覆するようにしてもよい。ここで酸化し難いメタルとは、以下のことを意味する。即ち、
［メタル］＋［酸素］←→［酸素メタル］
の反応の相図において、室温から、薄膜形成工程、フォトリソグラフィー／エッチング工程や電極シンター工程などの半導体プロセスにおける最高処理温度、例えば４５０℃以下の温度領域及び大気圧の酸素分圧の領域において、［メタル］相にあるメタルを意味する。或いは、室温で大気圧の空気に曝された状態で、メタル表面に３ｎｍ以上の表面を被覆するメタル酸化層が形成されないメタルを意味する。

実施の形態２．
図５は、本発明による実施の形態２の半導体装置３０の要部構成を概略的に示す平面図であり、図６は、図５に示す半導体装置３０を、Ｂ−Ｂ線で切る断面を概略的に示す要部断面図である。尚、説明のため、後述する被覆層３７を一部欠いた状態で示している。

この半導体装置３０が、前記した図１に示す実施の形態１の半導体装置１０と主に異なる点は、出力電極パッド３６が半導体形成領域４１に形成されている点であり、更にこのために、出力電極パッド３６を形成する出力パッド形成領域４２に平坦化層３８を新たに設けた点である。従って、この半導体装置３０が、前記した実施の形態１の半導体装置１０（図１）と共通する部分には同符号を付してここでの説明を省略し、異なる点を重点的に説明する。

図６の断面図に示すように、半導体装置３０のＳｉ基板３１内には、その上側面を含む略全領域にわたって、例えば発光ダイオードや受光センサーなどの光素子或いは光素子アレイを駆動制御する駆動集積回路などの半導体素子を備えた素子領域４５が形成されている。尚、図５に示す半導体素子形成領域４１は、この素子領域４５の平面図で見た領域に相当する。素子領域４５の上には多層配線層３２が形成され、この多層配線層３２上において、出力電極パッド３６を形成する出力パッド形成領域４２には、平坦化層３８が形成されている。ここで、平坦化層とは、ある凹凸或いはラフネスを持つ表面Ａに、領域Ｒにある層Ｂを形成したとき、その領域Ｒに形成された層Ｂ表面の凹凸或いはラフネスが、領域Ｒの表面Ａの凹凸或いはラフネスよりも、少なくとも小さくなる層Ｂを意味する。

この平坦化層３８は、図５に示すように、半導体装置３０の長手方向に沿って延在するように形成される。この平坦化層３８としては、例えば、ＳＯＧ膜（スピン・オン・グラス膜）、ポリイミド膜、有機絶縁膜などの塗布膜を使うことができる。また平坦化層３８は、図５に示したように出力パッド形成領域４２付近にのみ設けても、その他領域全面に設けても良い。

多層配線層３２には配線部材４３が形成されている。この配線部材４３は、素子領域４５に形成された図示しない半導体素子に接続する所定の端子（図示せず）に接続して素子領域４５の上面に略垂直に植立する垂直配線部４３ａと、この垂直配線部４３ｂの上端部から延在して形成され、出力パッド形成領域４２に配設された後述する出力電極パッド３６に接続する水平パッド部４３ｂとからなる。また配線部材４３は、例えば多層配線材料と同等の材料から構成されており、例えば、Ａｌを含む金属材料である。

出力電極パッド３６は、例えばＡｌを含む電極パッドで平坦化層３８上に形成され、平坦化層３８上にあって方形上に形成された出力パッド部３６ａとこの出力パッド部３６ａから延在して、配線部材４３の水平パッド部４３ｂに対応して多層配線層３２及び平坦化層３８に形成された開口３８ａ（図６）を介してこの水平パッド部４３ｂに接続する端子部３６ｂとからなる。出力電極パッド３６の上には、出力パッド部３６ａを覆うように被覆層３７が形成されている。この被覆層３７は、例えばＴｉ、Ｐｔ、Ａｕ、Ｇｅ、Ｎｉ、Ｃｒ、Ｗの中の一つ或いは複数の元素を含む単層或いは積層金属膜から構成される。

以上のように構成された出力電極形成部４７は、例えば図５に示すように半導体装置３０の長手方向に沿って一列配置し、できるだけ半導体４０のチップ幅が広がらないようにすることが望ましい。この時、出力電極形成部２７は、例えば５０μｍ以下の配列ピッチで配列する。

以上の構成において、半導体素子形成領域４１の多層配線層３２の表面は、例えば多層配線層３２の多層配線構造のために必ずしも平坦領域が広く存在するとは限らず、例えば１μｍ〜数μｍ程度の凹凸が存在する。平坦化層３８は、出力電極パッド３６を形成する出力パッド形成領域４２に形成されることにより、このような凹凸面を出来る限り平坦化するものである。例えば表面に大きな凹凸が存在する層上に出力電極パッド３６を設けた場合、プロービングの際には、プローブ針がコンタクトする面の凹凸によって接触状態にばらつきが生じ、常に良好なコンタクトがとれるとは限らない。しかし、平坦化された平坦化層３８上に出力電極パッド３６を設けることによって、このような問題を解消することができる。

次に、以上のように構成された半導体装置３０の製造方法について説明する。

前記した実施の形態１で説明したのと同様の方法で、素子領域４５、及び多層配線層３２に駆動集積回路及び入出力電極パッド１４，１５、１６を形成した後、平坦化膜３８、例えば感光性ポリイミド膜を多層配線層３２上の全領域に、例えばスピンコートによって塗布する。その後、前記した所定の領域、例えば出力パッド形成領域４２上にポリイミド層が残るように、露光、現像した後、例えば４００℃でキュアリングする。

次に、配線部部材４３の水平パッド部４３ｂに接続する端子部３６ｂと出力パッド部３６ａとからなる出力電極パッド３６を形成する。この工程では、例えばＡｌＳｉＣｕ層をスパッタ法によって形成し、フォトリソ・エッチングによってパターン形成を行う。次に前記した実施の形態１で説明したのと同じ処理工程、例えばリフトオフ工程などによって被覆層３７のパターンを形成する。被覆層材料として、ここでは例えばＴｉ／Ｐｔ／Ａｕ積層膜を形成する。

以上のように、本実施の形態の半導体装置３０によれば、入出力のパッド表面を酸化しにくい金属層で被覆すると共に、半導体素子形成領域４１内に平坦化層３８を設けて出力パッド形成領域４２を配置したので、実施の形態１で得られる効果に加えて、半導体装置３０のチップ幅をより一層縮小することができる。

実施の形態３．
図７は、本発明による実施の形態３の半導体装置５０の要部構成を概略的に示す平面図であり、図８は、図７に示す半導体装置５０を、Ｃ−Ｃ線で切る断面を概略的に示す要部断面図であり、図９は、図７に示す半導体装置５０を、Ｄ−Ｄ線で切る断面を概略的に示す要部断面図である。尚、図７では、説明のため後述する被覆層１７，５７を一部欠いた状態で示し、更に簡単のため層間絶縁膜５９（図８）を、その外形及び開口部５９ａのみ点線で示している。

この半導体装置５０が前記した実施の形態１の半導体装置１０（図１）と主に異なる点は、半導体薄膜形成領域５２（実施の形態１の半導体装置１０の出力パッド形成領域２２に相当）に後述する半導体薄膜６２が形成されている点と、この半導体薄膜６２に接続する構成要素が追加されている点である。従って、この半導体装置５０が、前記した実施の形態１の半導体装置１０（図１）と共通する部分には同符号を付してここでの説明を省略し、異なる点を重点的に説明する。

図７及び図８に示すように半導体装置５０には、Ｓｉ基板５１上において、素子領域２５上の半導体素子形成領域２１には多層配線層１２が形成され、この半導体素子形成領域２１とは別領域の半導体薄膜形成領域５２には多層配線層５３が形成されている。半導体薄膜形成領域５２の多層配線層５３上には、図７に示すように半導体装置５０の長手方向に延在する導通層６１が形成されている。この導通層６１は、例えばメタル層で、例えばＴｉ，Ｐｔ，Ａｕ，Ｎｉ，Ｇｅ，Ｃｒ，Ｉｎの中の一つ又は複数の元素を含む単層又は積層膜である。

導通層６１の上には、半導体薄膜６２が形成されている。この半導体薄膜６２は、後述するように例えば他の基板上で形成した半導体薄膜であって、その基板から剥離した半導体薄膜を導通層６１上に接着した構成とすることができる。

半導体薄膜６２は、例えば、ＧａＡｓ、ＡｌＧａＡｓ，ＩｎＰ．ＩｎＧａＡｓＰ、ＡｌＧａＩｎＰ，ＧａＮ，ＡｌＧａＮ，ＡｌＩｎＮなどの化合物半導体の中の一つ又は複数の材料の単層又は複数の半導体の積層構造を備え、一つ又は複数の半導体素子を備えている。この半導体素子は、例えば発光ダイオード、半導体レーザ、受光素子などの光素子であり、本実施の形態では、半導体薄膜６２が、一例として複数の発光ダイオード６３を、例えば４２．４μｍ（６００ｄｐｉ）以上の高密度に一列に配置した発光ダイオードアレイを備えた構成を有するものとする。尚、図７に示すように、この発光ダイオード６３と前記した複数の出力電極パッド１６とは、例えば互いに１対１で対応するように形成されるものとする。

図８は、図７に示すように、半導体装置５０の発光ダイオード６３が形成されている領域を含むＣ−Ｃ線で切る断面を示す断面図であり、図１０は、図８に示す半導体薄膜６２及びその下層部分を拡大した部分拡大図である。

図１０に示すように、導通層６１上に形成された半導体薄膜６２は、下から順にｎ−ＧａＡｓ下側コンタクト層６２ａ、ｎ−Ａｌ_ｘＧａ_１−ｘＡｓ下側クラッド層６２ｂ、ｎ−Ａｌ_ｙＧａ_１−ｙＡｓ活性層６２ｃ、ｐ−Ａｌ_ｚＧａ_１−ｚＡｓ上クラッド層６２ｄ、ｐ−ＧａＡｓ上コンタクト層６２ｅであり、０≦ｘ、ｙ、ｚ≦１で、例えばｙ＜ｘ、ｚである。半導体薄膜６２は個別発光ダイオードを形成するために、少なくとも活性層６２ｃが個別に分離されている。このうち素子分離されて個別の発光ダイオード６３の形成領域に相当する部分を上部領域６２ｆとし、その下の領域を下部領域６２ｇとする。尚、図７、８には、この上部領域６２ｆと上部領域６２ｆの最上層の上コンタクト層６２ｅ、及び下部領域６２ｇを示す。

図７及び図８に示すように、以上のような構成の半導体薄膜６２上には、層間絶縁膜５９が形成されている。この層間絶縁膜５９は、半導体薄膜６２の各上部領域６２ｆに対応する部分に開口５９ａを有し、図８に示すように出力電極パッド１６の端部に掛かる位置まで延在するように形成されている。各出力電極パッド１６にはそれぞれ電極パッドを覆う被覆層５７が、実施の形態１における被覆層１７と同様に形成され、この被覆層５７からは、後述するように、半導体薄膜６２に至る個別配線５８が連続して形成さている。被覆膜５７は、実施の形態１における被覆層１７と同様に、例えば、Ｔｉ、Ｐｔ、Ａｕ、Ｇｅ、Ｎｉ、Ｃｒ、Ｗの中の、一つ或いは複数の元素を含む単層或いは積層金属膜とすることができる。

被覆層５７から延在する個別配線５８は、層間絶縁膜５９上に形成され、層間絶縁膜５９に形成された開口５９ａを介して、半導体薄膜６２の対応する上部領域６２ｆのコンタクト層６２ｅ（図１０）と電気的に接続されている。

以上の構成において、例えば、個別配線５８の層厚は０．５μｍ〜１μｍであり、半導体薄膜層６２は、各層の合計で１０μｍ以下、好ましくは３μｍ以下に形成される。被覆層５７は、後述するように、個別配線５８形成時に同じ配線層で形成されるので、同様に０．５μｍ〜１μｍで形成される。

図９は、図７に示すように、半導体装置５０の発光ダイオード６３が形成されていない領域を含むＤ−Ｄ線で切る断面を示す断面図である。

同図に示すように、この領域は、半導体薄膜６２の素子分離によって半導体薄膜６２の上部領域６２ｆが除去された部分に相当するため、導通層６１上には、半導体薄膜６２の下部領域６２ｇのみが存在する。一方、この位置には、同図に示すように、導通層６１と所定の入力電極形成部２６の入力電極パッド１４とを電気的に接続するための配線層６５が形成されている。この配線層６５は、例えば入力電極パッド１４から連続して形成され、多層配線層１２，５３中を導通層６１の下部まで延在する。導通層６１には、配線層６５の端部に対応して多層配線層５３に形成された開口５３ａを介して、配線層６５に電気的に接続する接続端子６１ａが形成されている。

次に、以上のように構成された半導体装置５０の製造方法について説明する。

前記した実施の形態１で説明したのと同様の方法で、素子領域２５、及び多層配線層１２に駆動集積回路及び入出力電極パッド１４，１５、１６を形成した後、例えばリフトオフ法を使って導通層（メタル層）６１を形成する。一方、図１１に示すように、前記したＳｉ基板１１とは別の第２の基板６７上に、半導体薄膜層６２´を、例えばＭＯＣＶＤ法によって形成する。このとき、半導体薄膜層６２´と第２の基板６７の間にバッファ層６８及び剥離層６９を設ける。

尚、図７に示す導通層６１上に形成されるまでの半導体薄膜には符号６２´を付し、個別領域に素子分離された段階の半導体薄膜には符号６２を付して区別している。

第２の基板６７は例えばＧａＡｓ層、バッファ層６８は例えばＧａＡｓバッファ層、剥離層６９は例えばＡｌＡｓ層である。半導体薄膜６２´は、バッファ層６８に接する側から順に、例えばｎ−ＧａＡｓ下側コンタクト層６２ａ、ｎ−Ａｌ_ｘＧａ_１−ｘＡｓ下側クラッド層６２ｂ、ｎ−Ａｌ_ｙＧａ_１−ｙＡｓ活性層６２ｃ、ｐ−Ａｌ_ｚＧａ_１−ｚＡｓ上クラッド層６２ｄ、ｐ−ＧａＡｓ上コンタクト層６２ｅであり、０≦ｘ、ｙ、ｚ≦１である。

第２の基板６７に形成した半導体薄膜層６２´を、図７に示す半導体薄膜６２のサイズにメサエッチングによって分離し、各半導体薄６２´上に図示しない第１の支持体を設け、第１の支持体を連結するための図示しない第２の支持体を更に設け、剥離層６９のみを選択的にエッチングするエッチング液、例えば希釈した弗酸に浸漬して半導体薄膜６２´を第２の基板６７から剥離し、剥離した半導体薄膜６２´を図７に示す導通層６１上にボンディングする。

ボンディングは、例えば分子間力を使ってボンディングを行う。ボンディングした後に例えば２００℃でシンターし、導電層６１と半導体薄膜６２´とのボンディングのボンディング力を高める。次に半導体薄膜６２´の半導体層を所定の個別素子領域に素子分離すべくメサエッチングし、層間絶縁膜５９を設ける。層間絶縁膜５９にコンタクトのための開口５９ａを形成し、個別配線５８を形成する。この時、例えば個別配線５８と同時にパッド被覆層５７を形成する。

尚、ここで形成される出力電極パッド１６は、Ｓｉ基板５１上に形成された駆動集積回路などの集積回路を単独で、又は被駆動の半導体装置である半導体薄膜６２を単独でテストするために用いる検査用パッドである。

図１２は、実施の形態３の半導体装置５０の変形例を示す図である。前記した実施の形態３の半導体装置５０では図１０に示すように、素子分離によって個々の発光ダイオード６３を形成したが、図１２に示すように、選択拡散型で形成した発光ダイオードで構成しても良い。即ち、図１２で、７０が半導体薄膜の領域、６１が導通層、５３が多層配線層、５１がＳｉ基板を示している。半導体薄膜７０は、下から順に例えば第１導電型、ここではｎ型のｎ−ＧａＡｓ層７０ａ、ｎ−Ａｌ_ｘＧａ_１−ｘＡｓ層７０ｂ、ｎ−Ａｌ_ｙＧａ_１−ｙＡｓ層７０ｃ、ｎ−Ａｌ_ｚＧａ_１−ｚＡｓ層７０ｄ、ｎ−ＧａＡｓ層７０ｅであり、０≦ｘ、ｙ、ｚ≦１、で、例えばｙ＜ｘ、ｚである。半導体薄膜７０の所定領域に、例えば第２導電型、ここではｐ型の不純物を選択的に拡散する不純物選択拡散によって、不純物拡散領域７２を形成する。不純物拡散領域７２の拡散フロントは活性層７０ｃ内にあり、この領域で発光する。第２導電型不純物は例えば、Ｚｎである。

以上のように、本実施の形態の半導体装置５０によれば、半導体素子を形成した半導体薄膜を駆動集積回路付近に設け、駆動集積回路の出力電極パッドと半導体薄膜に形成された個別素子を薄膜配線によって接続する形態としたので、前記した実施の形態１で得られる効果に加えて、駆動素子と半導体素子を複合したチップ幅を縮小することができる。また、このパッドにもプローブの針が接触するが、前述のように針圧を小さくすることができるので、このパッドを小さくすることができる。特に半導体薄膜がプリンタ用のＬＥＤアレイである場合には、ＬＥＤの数に合わせてパッドも多数必要になるので、このパッドを小さく維持することは非常に重要である。

尚、前記した実施の形態１の半導体装置（図１）のように、出力パッド上に予め被覆層が形成されている場合は、半導体薄膜を接着する前に、駆動集積回路などの集積回路単独のテストをする際に、パッド１０４（１０７）によるプローブテストを小さなプローブ針圧で行うことができるので、パッド１０４を小さくすることができる。他方、本実施の形態のように、半導体薄膜を接着した後に被覆層を形成する場合は、個別配線などの半導体薄膜上への配線層と同時に配線層による被覆層を形成することができるので、フォトリソ工程が少なくなり、工数削減及び歩留まり向上に貢献することができる。

実施の形態４．
図１３は、本発明による実施の形態４の半導体装置８０の要部構成を概略的に示す平面図であり、図１４は、図１３に示す半導体装置８０をＥ−Ｅ線で切る断面を概略的に示す要部断面図である。尚、図１３では、説明のため後述する被覆層１７，８７を一部欠いた状態で示し、更に簡単のため層間絶縁膜８９（図１４）を、その外形及び開口部８９ａのみ点線で示している。

この半導体装置８０が、前記した実施の形態３の半導体装置５０（図７）と主に異なる点は、半導体薄膜及び出力電極パッドを含む半導体薄膜形成領域９３が半導体素子形成領域９２と重なるように形成されている点であり、更にこのため半導体薄膜形成領域９３に平坦化層９４を新たに設け、半導体薄膜形成領域９３内のレイアウトが変更されている点である。従って、この半導体装置８０が、前記した実施の形態３の半導体装置５０（図７）と共通する部分には同符号を付してここでの説明を省略し、異なる点を重点的に説明する。ここで、平坦化層９４は、半導体薄膜形成領域９３にボンディングされた半導体薄膜６２で、形成されたデバイスの信頼性が確保されるボンディング強度が得られるに必要十分な表面平坦性を提供する層であることを意味する。

図１４の断面図に示すように、半導体装置８０のＳｉ基板８１内には、その上側面を含む略全域にわたって、例えば発光ダイオードや受光センサーなどの光素子或いは光素子アレイを駆動制御する駆動集積回路などの半導体素子を備えた素子領域８５が形成されている。尚、図１３に示す半導体素子形成領域９２は、この素子領域８５の平面図で見た領域に相当する。素子領域８５の上には多層配線層８２が形成され、この多層配線層８２上において、半導体薄膜６２及び出力電極パッド３６を含む半導体薄膜形成領域９３には、平坦化層９４が形成されている。この平坦化層９４は、図１３に示すように、半導体装置８０の長手方向に沿って延在するように形成される。この平坦化層９４としては、例えば、ＳＯＧ膜（スピン・オン・グラス膜）、ポリイミド膜、有機絶縁膜などの塗布膜を使うことができる。

半導体薄膜形成領域９３の平坦化層９４上には、図１３に示すように半導体装置８０の長手方向に延在する導通層９１が形成されている。この導通層９１は、例えばメタル層で、例えばＴｉ，Ｐｔ，Ａｕ，Ｎｉ，Ｇｅ，Ｃｒ，Ｉｎの中の一つ又は複数の元素を含む単層又は積層膜である。導通層９１の上には、半導体薄膜６２が形成されている。この半導体薄膜６２については、図１０の拡大図を参照して実施の形態３の中で説明したので、ここでの説明は省略すが、例えば他の基板上で形成した半導体薄膜であって、その基板から剥離した半導体薄膜を導通層９１上に接着した構成となっている。

多層配線層８２には配線部材４３が形成されている。この配線部材４３は、素子領域８５に形成された図示しない半導体素子に接続する所定の端子（図示せず）に接続して素子領域８５の上面に略垂直に植立する垂直配線部４３ａと、この垂直配線部４３ｂの上端部から延在して形成され、出力電極パッド８６に接続する水平パッド部４３ｂとからなる。また配線部材４３は、例えば多層配線材料と同等の材料から構成されており、例えば、Ａｌを含む金属材料である。

出力電極パッド８６は、例えばＡｌを含む電極パッドで平坦化層９４上に形成され、平坦化層９４上にあって方形上に形成された出力パッド部８６ａとこの出力パッド部８６ａから延在して、配線部材４３の水平パッド部４３ｂに対応して多層配線層３２及び平坦化層９４に形成された開口９４ａ（図１４）を介してこの水平パッド部４３ｂに接続する端子部８６ｂとからなる。尚、図１３に示すように、半導体薄膜６２に形成された複数の発光ダイオード６３とこの出力電極パッド部８６とは、例えば互いに１対１で対応するように形成されるものとする。

前記した半導体薄膜６２上には、層間絶縁膜８９が形成されている。この層間絶縁膜８９は、半導体薄膜６２の各上部領域６２ｆに対応する部分に開口８９ａを有し、半導体薄膜６２と導通層９１の略全域を覆うように形成されている。各出力電極パッド８６の上には、出力パッド部８６ａを覆うように被覆層８７が形成され、この被覆層８７からは後述するように、半導体薄膜６２に至る個別配線８８が連続して形成さている。被覆膜８７は、実施の形態３における被覆層５７と同様に、例えば、Ｔｉ、Ｐｔ、Ａｕ、Ｇｅ、Ｎｉ、Ｃｒ、Ｗの中の、一つ或いは複数の元素を含む単層或いは積層金属膜とすることができる。

被覆層８７から延在する個別配線８８は、層間絶縁膜８９上に形成され、層間絶縁膜８９に形成された開口８９ａを介して、半導体薄膜６２の対応する上部領域６２ｆのコンタクト層６２ｅ（図１０）と電気的に接続されている。

一方、図１４に示す断面位置には、同図に示すように、導通層９１と所定の入力電極形成部２６の入力電極パッド１４とを電気的に接続するための配線層６５が形成されている。この配線層６５は、例えば入力電極パッド１４から連続して形成され、多層配線層８２中を導通層９１の下部まで延在する。導通層９１には、配線層６５の端部に対応して多層配線層８２に形成された開口８２ａを介して、配線層６５に電気的に接続する接続端子９１ａが形成されている。

次に、以上のように構成された半導体装置８０の製造方法については、その平坦化層９４を形成するまでは前記した実施の形態２で説明した製造方法と略同様に形成でき、またそれ以後は前記した実施の形態３で説明した方法で、半導体薄膜６２及び発光ダイオード６３、層間絶縁膜８９、個別配線８８及びパッド被覆層８７をそれぞれ形成できるので、ここで詳細な説明は省略する。

以上のように、本実施の形態の半導体装置８０によれば、半導体素子形成領域９２内に平坦化層９４を設けて、半導体薄膜及び出力電極パッドを含む半導体薄膜形成領域９３を配置したので、実施の形態３で得られる効果に加えて、半導体装置８０のチップ幅をより一層縮小することができる。

実施の形態５．
図１５は、本発明による実施の形態５の半導体装置１００の要部構成を概略的に示す平面図であり、図１６は、図１５に示す半導体装置１００をＦ−Ｆ線で切る断面を概略的に示す要部断面図である。尚、図１５では、説明のため後述する被覆層１７，１０７を一部欠いた状態で示し、更に簡単のため層間絶縁膜８９（図１６）を、その外形及び開口部８９ａのみ点線で示している。

この半導体装置１００が、前記した実施の形態４の半導体装置８０（図１３）と主に異なる点は、出力電極パッド１６及び被覆層１０７を有する出力電極形成部２７が半導体素子形成領域１１２ではなく、それ以外の出力パッド形成領域１１３に形成されている点である。従って、この半導体装置１００が、前記した実施の形態４の半導体装置８０（図１３）と共通する部分には同符号を付してここでの説明を省略し、異なる点を重点的に説明する。

図１５及び図１６に示すように半導体装置１００には、Ｓｉ基板１０１上において、例えば発光ダイオードや受光センサーなどの光素子或いは光素子アレイを駆動制御する駆動集積回路などの半導体素子を備えた素子領域１０５上の半導体素子形成領域１１２には多層配線層１０２が形成され、この半導体素子形成領域１１２とは別領域の出力パッド形成領域１１３には多層配線層１０３が形成されている。半導体素子形成領域１１２には、平坦化層１１４、導通層９１、半導体薄膜６２、層間絶縁膜８９、配線層６５、入力電極形成部２６が形成されているが、これらの構成は、平坦化層１１４の形成領域が出力電極形成部２７までカバーしていない点を除いて、前記した実施の形態４で説明した半導体装置８０と同じ構成であるため、ここでの説明は省略する。

尚、平坦化層１１４は、例えばＳＯＧ膜（スピン・オン・グラス膜）、ポリイミド膜、有機絶縁膜などの塗布膜を使うことができる。また、半導体薄膜６２については、図１０の拡大図を参照して実施の形態３の中で説明したので、ここでの説明は省略すが、例えば他の基板上で形成した半導体薄膜であって、その基板から剥離した半導体薄膜を導通層９１上に接着した構成となっている。

多層配線層１０２，１０３には配線部材２３が形成されている。この配線部材２３は、素子領域１０５に形成された図示しない半導体素子に接続する所定の端子（図示せず）に接続して素子領域１０５の上面に略垂直に植立する垂直配線部２３ａと、この垂直配線部２３ａの上端部から延在して半導体素子形成領域１１２から出力パッド形成領域１１３にかけて素子領域１０５の上面と略平行に形成され、出力パッド形成領域１１３に配設された出力電極パッド１６に接続する水平配線部２３ｂとからなる。

出力電極パッド１６は、多層配線層１０３内に形成されているが、多層配線層１０３の、この出力電極パッド１６に対向する位置には開口部１０３ａ（図１６）が形成されている。そして、この出力電極パッド１６上には、出力電極パッド１６を被覆する被覆層１０７が、開口部１０３ａを含む所定領域にわたって形成され、この被覆層１０７からは後述するように、半導体薄膜６２に至る個別配線１０８が連続して形成さている。尚、図１５に示すように、半導体薄膜６２の発光ダイオード６３と出力電極パッド１６とは、例えば互いに１対１で対応するように形成されるものとする。また被覆膜１０７は、実施の形態１における被覆層１７（図１）と同様に、例えば、Ｔｉ、Ｐｔ、Ａｕ、Ｇｅ、Ｎｉ、Ｃｒ、Ｗの中の、一つ或いは複数の元素を含む単層或いは積層金属膜とすることができる。

被覆層１０７から延在する個別配線１０８は、層間絶縁膜８９上に形成され、層間絶縁膜８９に形成された開口８９ａを介して、半導体薄膜６２の対応する上部領域６２ｆのコンタクト層６２ｅ（図１０）と電気的に接続されている。

以上のように構成された本実施の形態の半導体装置１００によれば、駆動集積回路が形成されている半導体素子形成領域１１２上に平坦化膜を設け、この平坦化膜層上に半導体薄膜層６２を設け、この半導体薄膜が備えている半導体素子（発光ダイオード６３）に接続される個別配線１０８と結線或いはプロービングを行うための出力電極パッド１６は、前記半導体素子形成領域１１２以外の出力パッド形成領域１１３に形成したので、半導体薄膜６２をボンディングする領域の幅の分、半導体装置のチップ幅を縮小することができると同時に、出力電極パッド１６に接触させるプローブ針の針圧を増加することができる。

プローブ針の針圧を増加できる理由は以下の通りである。即ち、もし出力電極パッド１６が半導体素子形成領域１１２上に形成されている場合は、出力電極パッド１６にプローブ針を当てた際に、出力電極パッド１６下に例えば配線層があるような場合、配線層有無による凹凸にプローブ針先端からの応力がかかり、層間絶縁膜の破壊などによるショート等の問題が発生する可能性があるが、出力電極パッド１６を半導体素子形成領域１１２外に形成したのでプローブ針の圧力が多少上がっても、そのような問題をなくすことができる。

実施の形態６．
図１７は、本発明による実施の形態６の半導体装置１２０の要部構成を概略的に示す平面図であり、図１８は、図１７に示す半導体装置１２０をＧ−Ｇ線で切る面を概略的に示す要部断面図である。尚、図１７では、説明のため後述する被覆層１７，５７を一部欠いた状態で示し、更に簡単のため層間絶縁膜５９（図８）を、その外形及び開口部５９ａのみ点線で示している。

この半導体装置１２０が前記した実施の形態３の半導体装置５０（図７）と主に異なる点は、半導体薄膜層６２の下部領域６２ｇの上面と導通層６１とを電気的に接続する導通層１２２を新たに設けた点である。従って、この半導体装置１２０が、前記した実施の形態３の半導体装置５０（図７）と共通する部分には同符号を付して、或いは図面を省いてここでの説明を省略し、異なる点を重点的に説明する。

導通層１２２は、半導体薄膜層６２に素子分離されて形成された複数の発光ダイオード６３の、共通電位領域となる下部領域６２ｇの上面と導通層６１とを電気的に接続する。導通層１２２がコンタクトする下部領域６２ｇの上面は、メタル層と低抵抗コンタクトが形成される材料の半導体層で、例えば図１０に示すように、ｎ−ＧａＡｓ下側コンタクト層６２ａの上面である。このため、図１７に示すように、下部領域６２ｇの上面と導通層６１の上面の所定領域を覆うように、半導体薄膜層６２の長手方向の略全領域にわたって形成されている。この導通層１２２は、例えばメタル層であり、Ａｕ、Ｇｅ、Ｎｉ、Ｐｔ、Ｔｉ、Ｐｄ、Ｉｎ、Ａｌ、Ｃｕ、Ｃｒ、Ｓｉの中の１つ或いは複数の元素を備えた、積層膜又は合金からなる材料である。

以上のように、本実施の形態６の半導体装置によれば、半導体薄膜のボンディング面と異なる面で電極につながる導通層とのコンタクトを形成するので、例えば第３の実施例で得られる効果に加え、半導体薄膜裏面のボンディング形態や状態に依存せずに、半導体薄膜が含む半導体素子の電気特性を制御することができる。例えば、多数の半導体素子の駆動電圧などの特性ばらつきを小さくすることができる。

図１９は、本実施の形態６の半導体装置１２０の変形例である半導体装置１３０の断面図である。ここでは、前記した半導体装置１２０に対して、半導体薄膜６２（図１７）と導通層６１の間に誘電体薄膜のような絶縁層１３１を設けている。絶縁層１３１は、単層の薄膜の他、積層膜であっても、絶縁性の接着層を含んでいてもよい。

また、図示しないが、図１８に示す導通層６１を介することなく、導通層１２２に、導通層６１における配線層６５のような、直接入力電極パッド１４に接続できる複数の配線層を設けてもよい。尚、本実施の形態６のように、半導体薄膜の上面に導通層１２２がコンタクトする共通電位領域を形成する形態は、他の実施形態３乃至５にも適用することができる。

実施の形態７．
図２０は、本発明による実施の形態７の発光ダイオードユニットの構成を概略的に示す平面図である。

同図に示すように、この発光ダイオードユニット１５０は、例えば前記した実施の形態５で説明した半導体装置１００を実装基板１５１上に実装し、その発光ダイオード６３を一列に配置した発光ダイオードアレイを光書き込み光源とする、発光ダイオードユニットである。実装基板１５１上には、半導体装置１００の他に配線・接続パッド領域１５２が設けられている。この配線・接続パッド領域１５２には、例えば、実装基板１５１表面に設けられた図示しない配線領域と、半導体薄膜６２をボンディングして半導体複合チップの形態をとる半導体装置１００に外部回路からの信号、電源を入力するための図示しない接続パッド領域とが設けられている。

更に実装基板１５１上には、例えば、外部からの信号や電源を入力するためのコネクタ端子、信号ノイズや反射を低減するためのコンデンサーや抵抗、駆動のための電流を決めるための分圧抵抗、レギュレータＩＣ及び電流補正のためのデータを格納するメモリーなど、駆動に必要な部品が搭載されるが、ここではそれらの記載を省略している。配線・接続パッド領域１５２の図示しない各接続パッドと、所定の対応関係にある半導体装置１００の入力電極形成部２６の各入力電極パッド１４，１５間は、電気的接続のためのボンディングワイヤ１５３が架けられて電気的に接続されている。

尚、上記した例では、実装基板１５１に実施の形態５で説明した半導体装置１００を実装した例について述べたが、これに限定されるものではなく、実施の形態３、４で述べた形態の複合型の半導体装置５０又は半導体装置８０に替えることもできる。また、実施の形態１、２で述べたような駆動集積回路を備えた形態の半導体装置１０又半導体装置３０を使い、駆動する半導体素子群、例えば発光ダイオードアレイチップを別途実装基板１５１上に設け、これらの集積回路の駆動端子と発光ダイオードアレイチップの入力端子とを、例えばワインボンディングやフリップチップ接続などの方法で接続した形態に替えてもよい。

以上のように、本実施の形態の発光ダイオードユニットによれば、チップ幅を縮小した複合型を含む半導体装置を実装して半導体複合素子ユニットを構成するので、ユニット基板幅も縮小することができる。

実施の形態８．
図２１は、本発明の半導体装置を備えた発光ダイオードユニットを搭載したＬＥＤヘッドを説明するためのＬＥＤヘッドの横断面図である。

同図において、ＬＥＤヘッド２００は、ベース部材２０１とこの上に固定されたＬＥＤユニット２０２とを有する。このＬＥＤユニット２０２は、例えば前述の実施の形態７で説明した発光ダイオードユニット１５０であり、例えば前記した実施の形態１乃至６で説明した半導体装置のうち、何れかの半導体装置が実装基板１５１上に搭載されている。

この発光部ユニット２０２ａの発光部の上方には、発光部から出た光を集光する光学素子としてのロッドレンズアレイ２０３が配設されている。このロッドレンズアレイ２０３は、柱状の光学レンズを、発光部ユニット２０２ａの直線状に配列された発光ダイオード（例えば図１５に示す発光ダイオード６３の配列を参照）に沿って多数配列したもので、光学素子ホルダに相当するレンズホルダ２０４によって所定位置に保持されている。

このレンズホルダ２０４は、同図に示す様に、ベース部材２０１及びＬＥＤユニット２０２を覆う様に形成されている。そして、ベース部材２０１，ＬＥＤユニット２０２，レンズホルダ２０４は、ベース部材２０１及びレンズホルダ２０４に形成された開口部２０１ａ及び２０４ａを介して配設されるクランパ２０５によって一体的に挟持されている。

従って、ＬＥＤユニット２０２で発生した光は、ロッドレンズアレイ２０３を通して所定の外部部材に照射される。このＬＥＤヘッド２００は、例えば電子写真プリンタや電子写真コピー装置等の露光装置として用いられる。

以上のように、本実施の形態のＬＥＤヘッドによれば、ＬＥＤユニット２０２として、前記した実施の形態３乃至６の各実施の形態で示したＬＥＤ／駆動集積回路を一体化した複合型のチップ幅の小さい半導体装置が使用されるため、コンパクトで高品質なＬＥＤヘッドを提供することができる。また、複合型の半導体装置でなくとも、前記した実施の形態１及び２の半導体装置を用いることで、駆動集積回路幅を低減したコンパクトなＬＥＤヘッドを提供することができる。

実施の形態９．
図２２は、本発明の半導体装置を搭載したＬＥＤヘッドを用いた画像形成装置を説明する要部構成図である。

図において、画像形成装置３００は、イエロー、マゼンダ、シアン及びブラックの各色の画像を各々に形成する４つのプロセスユニット３０１〜３０４を有し、これらが記録媒体３０５の搬送経路の上流側から順に配置されている。これらプロセスユニット３０１〜３０４の内部構成は共通しているため、例えばシアンのプロセスユニット３０３を例に取り、これらの内部構成を説明する。

プロセスユニット３０３には、像担持体としての感光体ドラム３０３ａが矢印方向に回転可能に配置され、この感光体ドラム３０３ａの周囲には、その回転方向上流側から順に、感光体ドラム３０３ａの表面に電荷を供給して帯電させる帯電装置３０３ｂ、帯電された感光体ドラム３０３ａの表面に選択的に光を照射して静電潜像を形成する露光装置３０３ｃが配設される。更に、静電潜像が形成された感光体ドラム３０３ａの表面に、所定色（シアン）のトナーを付着させて顕像を発生させる現像装置３０３ｄ、及び感光体ドラム３０３ａ上のトナーの顕像を転写した際に残留したトナーを除去するクリーニング装置３０３ｅが配設される。尚、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギアなどを経由して動力が伝達され回転する。

又、画像形成装置３００は、その下部に、紙などの記録媒体３０５を堆積した状態で収納する用紙カセット３０６を装着し、その上方には記録媒体３０５を１枚ずつ分離させて搬送するためのホッピングローラ３０７が配設されている。更に、記録媒体３０５の搬送方向における、ホッピングローラ３０７の下流側にはピンチローラ３０８，３０９と共に記録媒体３０５を挟持することによって、記録媒体３０５の斜行を修正し、プロセスユニット３０１に搬送するレジストローラ３１０，３１１を配設している。これらのホッピングローラ３０７及びレジストローラ３１０，３１１は図示されない駆動源からギア等を経由して動力が伝達され回転する。

プロセスユニット３０１〜３０４の各感光体ドラムに対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ３１２が配設されている。これら転写ローラ３１２には感光ドラム３０３ａ上に付着されたトナーによる顕像を記録媒体３０５に転写する転写時に、感光体ドラム３０１ａ〜３０４ａの表面電位とこれら各転写ローラ３１２の表面電位に電位差を持たせるための電位が印加されている。

定着装置３１３は、加熱ローラとバックアップローラとを有し、記録媒体３０５上に転写されたトナーを加圧・加熱することによって定着する。この下流の排出ローラ３１４，３１５は、定着装置３１３から排出された記録媒体３０５を、排出部のピンチローラ３１６、３１７と共に挟持し、記録媒体スタッカ部３１８に搬送する。これら定着装置３１３、排出ローラ３１４等は図示しない駆動源からギアなどを経由して動力が伝達され回転される。

ここで使用される露光装置３０３ｃには、前記した実施の形態８で説明したＬＥＤヘッド２００が用いられる。

上記構成の画像記録装置の動作を説明する。
まず、用紙カセット３０５に堆積した状態で収納されている記録媒体３０５がホッピングローラ３０７によって、上から１枚ずつ分離されて搬送される。続いて、この記録媒体３０５は、レジストローラ３１０，３１１及びピンチローラ３０８，３０９に挟持されて、プロセスユニット３０１の感光体ドラム３０１ａと転写ローラ３１２に搬送される。その後、記録媒体３０５は、感光体ドラム３０１ａ及び転写ローラ３１２に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム３０１ａの回転によって搬送される。

同様にして、記録媒体３０５は、順次プロセスユニット３０２〜２０４を通過し、その通過過程で、各露光装置３０１ｃ〜３０４ｃにより形成された静電潜像を、現像装置３０１ｄ〜３０４ｄによって現像した各色のトナー像がその記録面に順次転写され、重ね合わせられる。

そして、その記録面上に各色のトナー像が重ね合わせたれた後、定着装置３１３によってトナー像が定着された記録媒体３０５は、排出ローラ３１４、３１５及びピンチローラ３１６、３１７に挟持されて、画像記録装置３００の外部の記録媒体スタッカ部３１８に排出される。以上の過程を経て、カラー画像が記録媒体３０５上に形成される。

以上のように、本実施の形態の画像形成装置によれば、前述した実施の形態８のＬＥＤヘッドを採用するため、スペース効率に優れ、高品質で、製造コストの低減が見込める画像形成装置を提供できる。

また、前記した特許請求の範囲、及び実施の形態の説明において、「上」、「下」といった言葉を使用したが、これらは便宜上であって、半導体装置を配置する状態における絶対的な位置関係を限定するものではない。

本発明による実施の形態１の半導体装置の要部構成を概略的に示す平面図である。 図１に示す半導体装置を、Ａ−Ａ線で切る断面を概略的に示す要部断面図である。 実施の形態１の半導体装置の変形例を示す図である。 実施の形態１の半導体装置の更に別の変形例を示す図である。 本発明による実施の形態２の半導体装置の要部構成を概略的に示す平面図である。 図５に示す半導体装置を、Ｂ−Ｂ線で切る断面を概略的に示す要部断面図である。 本発明による実施の形態３の半導体装置の要部構成を概略的に示す平面図である。 図７に示す半導体装置を、Ｃ−Ｃ線で切る断面を概略的に示す要部断面図である。 図７に示す半導体装置を、Ｄ−Ｄ線で切る断面を概略的に示す要部断面図である。 図８に示す半導体薄膜及びその下層部分を拡大した部分拡大図である。 本発明による実施の形態３の半導体装置の製造方法の説明に供する図である。 実施の形態３の半導体装置の変形例を示す図である。 本発明による実施の形態４の半導体装置の要部構成を概略的に示す平面図である。 図１３に示す半導体装置を、Ｅ−Ｅ線で切る断面を概略的に示す要部断面図である。 本発明による実施の形態５の半導体装置の要部構成を概略的に示す平面図である。 図１５に示す半導体装置を、Ｆ−Ｆ線で切る断面を概略的に示す要部断面図である。 本発明による実施の形態６の半導体装置の要部構成を概略的に示す平面図である。 図１７に示す半導体装置を、Ｇ−Ｇ線で切る面を概略的に示す要部断面図である。 本実施の形態６の半導体装置の変形例の断面図である。 本発明による実施の形態７の発光ダイオードユニットの構成を概略的に示す平面図である。 本発明の半導体装置を備えた発光ダイオードユニットを搭載したＬＥＤヘッドを説明するためのＬＥＤヘッドの横断面図である。 本発明の半導体装置を搭載したＬＥＤヘッドを用いた画像形成装置を説明する要部構成図である。

符号の説明

１０ 半導体装置、 １１ Ｓｉ基板、 １２ 多層配線層、 １３ 多層配線層、 １３ａ 開口部、 １４ 入力電極パッド、 １５ 入力電極パッド、 １６ 出力電極パッド、 １７ 被覆層、 ２１ 半導体素子形成領域、 ２２ 出力パッド形成領域、 ２３ 配線部材、 ２３ａ 垂直配線部、 ２３ｂ 水平配線部、 ２５ 素子領域、 ２６ 入力電極形成部、 ２７ 出力電極形成部、 ３０ 半導体装置、 ３１ Ｓｉ基板、 ３２ 多層配線層、 ３６ 出力電極パッド、 ３６ａ 出力パッド部、 ３６ｂ 端子部、 ３７ 被覆層、 ３８ 平坦化層、 ３８ａ 開口、 ４１ 半導体素子形成領域、 ４２ 出力パッド形成領域、 ４３ 配線部材、 ４３ａ 垂直配線部、 ４３ｂ 水平パッド部、 ４５ 素子領域、 ４７ 出力電極形成部、 ５０ 半導体装置、 ５１ Ｓｉ基板、 ５２ 半導体薄膜形成領域、 ５３ 多層配線層、 ５７ 被覆層、 ５８ 個別配線、 ５９ 層間絶縁膜、 ５９ａ 開口、 ６１ 導通層、 ６１ａ 接続端子、 ６２，６２´ 半導体薄膜、 ６２ｅ 上コンタクト層、 ６２ｆ 上部領域、 ６２ｇ 下部領域、 ６３ 発光ダイオード、 ６５ 配線層、 ６７ 第２の基板、 ７０ 半導体薄膜、 ８０ 半導体装置、 ８１ Ｓｉ基板、 ８２ 多層配線層、 ８５ 素子形成領域、 ８６ 出力電極パッド、 ８６ａ 出力パッド部、 ８６ｂ 端子部、 ８７ 被覆層、 ８８ 個別配線、 ８９ 層間絶縁膜、 ８９ａ 開口、 ９１ 導通層、 ９１ａ 接続端子、 ９２ 半導体素子形成領域、 ９３ 半導体薄膜形成領域、 ９４ 平坦化層、 １００ 半導体装置、 １０１ Ｓｉ基板、 １０２，１０３ 多層配線層、 １０５ 素子領域、 １０７ 被覆層、 １０８ 個別配線、 １１２ 半導体素子形成領域、 １１３ 出力パッド形成領域、 １１４ 平坦化層、 １２０ 半導体装置、 １２２ 導通層、 １３０ 半導体装置、 １３１ 絶縁層、 １５０ 発光ダイオードユニット、 １５１ 実装基板、 １５２ 配線・接続パッド領域、 １５３ ボンディングワイヤ、 ２００ ＬＥＤヘッド、 ２０１ ベース部材、 ２０２ ＬＥＤユニット、 ２０２ａ 発光部ユニット、 ２０３ ロッドレンズアレイ、 ２０４ レンズホルダ、 ２０５ クランプ、 ３００ プリンタ、 ３０１，３０２，３０３，３０４ プロセスユニット、 ３０３ａ 感光体ドラム、 ３０３ｂ 帯電装置、 ３０３ｃ 露光装置、 ３０３ｄ 現像装置、 ３０３ｅ クリーニング装置、 ３０５ 記録媒体、 ３０６ 用紙カセット、 ３０７ ホッピングローラ、 ３０８，３０９ ピンチローラ、 ３１０，３１１ レジストローラ、 ３１２ 転写ローラ、 ３１３ 定着装置、 ３１４，３１５ 排出ローラ、 ３１６，３１７ ピンチローラ、 ３１８ 記録媒体スタッカ部。

Claims (27)

1. 基板と、
   前記基板に形成された半導体素子を含む所定の素子領域と、
   前記半導体素子の、金属材料で形成された入力電極パッド及び／又は出力電極パッドと
   を有し、
   前記電極パッドが、該電極パッドを形成する前記金属材料と異なる金属材料で被覆されていることを特徴とする半導体装置。
2. 前記基板に半導体薄膜を直接或いは間接的に接着したことを特徴とする請求項１記載の半導体装置。
3. 前記半導体薄膜が半導体素子を備え、該半導体素子が前記出力電極パッドと薄膜配線で電気的に接続されていることを特徴とする請求項２記載の半導体装置。
4. 前記半導体素子が、複数の発光素子であることを特徴とする請求項３記載の半導体装置。
5. 前記基板は、Ｓｉ基板であることを特徴とする請求項１乃至４の何れかに記載の半導体装置。
6. 前記電極パッドを被覆する金属材料が、Ｔｉ、Ｐｔ、Ａｕ、Ｇｅ、Ｎｉ、Ｃｒ、Ｗの中の、一つ或いは複数の元素を含む単層或いは積層された金属膜であることを特徴とする請求項１乃至４の何れかに記載の半導体装置。
7. 前記出力電極パッドを複数個有し、該複数の出力電極パッドを一列に配列したことを特徴とする請求項１乃至４の何れかに記載の半導体装置。
8. 前記出力電極パッドを複数個有し、該複数の出力電極パッドを、隣接する電極同士が交互にずれた千鳥配置としたことを特徴とする請求項１乃至４の何れかに記載の半導体装置。
9. 前記基板の表面と垂直な方向からみたときの前記素子領域に相当する半導体素子形成領域の一部又は全域に平坦化層を備えたことを特徴とする請求項７又は８記載の半導体装置。
10. 前記基板の表面と垂直な方向からみたときの前記素子領域に相当する半導体素子形成領域の一部又は全域に平坦化層を備え、該平坦化層上に前記半導体薄膜を形成したことを特徴とする請求項２乃至４の何れかに記載の半導体装置。
11. 前記平坦化層上に前記出力電極パッドを形成したことを特徴とする請求項９又は１０記載の半導体装置。
12. 前記平坦化層が塗布膜であることを特徴とする請求項９又は１０記載の半導体装置。
13. 前記塗布膜がＳＯＧ膜であることを特徴とする請求項９又は１０記載の半導体装置。
14. 前記塗布膜がポリイミドであることを特徴とする請求項９又は１０記載の半導体装置。
15. 前記塗布膜が有機膜であることを特徴とする請求項９又は１０記載の半導体装置。
16. 前記半導体薄膜の前記半導体素子には共通電位領域が形成され、該共通電位領域と前記入力電極パッドとが電気的に接続されていることを特徴とする請求項３記載の半導体装置。
17. 前記半導体素子の共通電位領域と電気的に接続された前記入力電極パッドを複数設けたことを特徴とする請求項１６記載の半導体装置。
18. 前記半導体薄膜の前記半導体素子が発光素子であることを特徴とする請求項１６又は１７記載の半導体装置。
19. 前記発光素子が、複数の発光ダイオードを一列に配列した発光ダイオードアレイであることを特徴とする請求項１８記載の半導体装置。
20. 前記電極パッドを被覆する金属材料が、酸化しにくい金属材料であることを特徴とする請求項１乃至４の何れかに記載の半導体装置。
21. 前記酸化しにくい金属材料が、貴金属であることを特徴とする請求項２０記載の半導体装置。
22. 実装基板と、
    前記実装基板に形成されて、少なくとも外部から入力信号及び電源を入力する配線領域と、
    前記実装基板上に実装された請求項２記載の半導体装置と、
    前記配線領域の所定の接続パッドと前記半導体装置の前記入力電極パッドとを電気的に接続するボンディングワイヤと
    を有することを特徴とする半導体ユニット。
23. 前記半導体薄膜が、発光素子を備えたことを特徴とする請求項２２記載の半導体ユニット。
24. 前記発光素子が、発光素子アレイであることを特徴とする請求項２３記載の半導体ユニット。
25. 前記発光素子が、発光ダイオードアレイであることを特徴とする請求項２３記載の半導体ユニット。
26. 請求項１９記載の半導体装置、又は請求項２５の半導体ユニットと、
    前記発光ダイオードアレイから出射した光を導く光学系と
    を有することを特徴とするＬＥＤヘッド。
27. 像担持体と、
    前記像担持体の表面を帯電する帯電手段と、
    帯電された前記表面に選択的に光を照射して静電潜像を形成する露光手段と、
    前記静電潜像を現像する現像手段と
    を有し、
    前記露光手段として、請求項２６記載のＬＥＤヘッドを用いたことを特徴とする画像形成装置。

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