JP2006237612A - 半導体基板内に分離領域を形成する方法および絶縁体集積回路上にシリコンを形成する方法 - Google Patents
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Abstract
【解決手段】Shallow Trench Isolation、STI領域の作成がSilicon On Insulator、SOIウェーハのためのSIMOX作成プロセスに組み入れられる。SOIプロセスの開始に先立ち、活性領域として指定されたシリコンウェーハの範囲に好ましくは窒素(N2)注入物が適用される。この窒素は後で注入される酸素の酸化速度を調整する。N2が注入された領域は結果として薄い酸化物層となる。窒素注入の後にSIMOXプロセスを開始することが出来る。これはSi基板内の一定の深さに厚い酸化物層と薄い酸化物層の埋め込み領域をもたらす。埋め込まれた厚い酸化物領域と薄い酸化物領域の最上部の過剰なSiは厚い酸化物領域まで研磨して落として薄い酸化物領域の上に活性デバイス領域を形成する。こうして、SOIウェーハは更なるSTI製造ステップを必要とせずにSOIプロセスの完了時にSTI構造を呈する。
【選択図】図15
Description
53 窒素ポケット
55 ウェーハ
57 酸素領域
61 厚い酸化物層
63 薄い酸化物層
65 最上シリコン層
71 活性シリコン領域
Claims (16)
- 半導体基板内に分離領域を形成する方法であって、
酸素反応剤を前記基板の表面の下の第1の領域に活性領域と分離領域を定めるパターンとして注入するステップと、
前記基板の表面の下の前記活性領域と分離領域に、前記第1の領域において前記注入された酸素反応剤と相互作用させるに足る深さまで酸素を注入するステップと、
前記基板にアニール処理を施して、前記注入された酸素を用いて前記基板の表面の下に酸化物層を成長させるステップであって、前記注入された酸素が前記酸素反応剤と相互作用する範囲が、前記注入された酸素が前記酸素反応剤と相互作用しない範囲とは異なる酸化物成長速度を有し、それにより前記アニール処理が前記異なる成長速度により決定されるより大きい成長領域とより小さい成長領域を有する前記酸化物層をもたらすステップと、
前記基板の最上面を平坦化し、それにより前記酸化物層の前記より大きい成長領域の上側表面が前記基板の最上面と実質的に同平面にされ、前記酸化物層の前記より小さい成長領域が前記基板の最上面の下に留まるステップであって、前記より小さい成長領域が活性領域を呈し、前記より大きい成長領域が分離領域を呈するステップと
を含む半導体基板内に分離領域を形成する方法。 - 前記第1の領域が前記活性領域と一致することを特徴とする請求項1に記載の方法。
- 前記注入された酸素が前記酸素反応剤と相互作用する前記第1の領域が、前記注入された酸素が前記酸素反応剤と相互しない領域より遅いアニール酸化物成長速度を持たされることを特徴とする請求項2に記載の方法。
- 前記酸素反応剤が窒素であることを特徴とする請求項3に記載の方法。
- 前記第1の領域が前記分離領域と一致することを特徴とする請求項1に記載の方法。
- 前記注入された酸素が前記酸素反応剤と相互作用する前記第1の領域が、前記注入された酸素が前記酸素反応剤と相互作用しない領域より速いアニール酸化物成長速度を持たされることを特徴とする請求項5に記載の方法。
- 前記酸素反応剤がフッ素であることを特徴とする請求項6に記載の方法。
- 前記基板がエッチング及び研磨ステップにより平坦化されることを特徴とする請求項1に記載の方法。
- 絶縁体集積回路上にシリコンを形成する方法であって、
酸素反応剤を基板の表面の下の第1の領域に活性領域と分離領域を定めるパターンとして注入するステップと、
前記基板の表面の下の前記活性領域と分離領域に、前記第1の領域において前記酸素反応剤と相互作用させるに足る深さまで酸素を注入するステップと、
前記基板にアニール処理を施して、前記注入された酸素を用いて前記基板の表面の下に酸化物層を成長させるステップであって、前記注入された酸素が前記酸素反応剤と相互作用する範囲が、前記注入された酸素が前記酸素反応剤と相互作用しない範囲とは異なるアニール酸化物成長速度を有し、それにより前記アニール処理が前記異なる成長速度により決定されるより大きい成長領域とより小さい成長領域を有する前記酸化物層をもたらすステップと、
前記基板の最上面を平坦化し、それにより前記酸化物層の前記より大きい成長領域の上側表面が露出され、前記酸化物層の前記より小さい成長領域が前記基板の最上面の下に留まるステップであって、前記より小さい成長酸化物領域の上の前記基板領域が活性領域に指定され、前記活性領域が前記より大きい成長の酸化物領域と前記より小さい酸化物領域により互いに電気的に分離されるステップと、
前記指定された活性領域の一方に回路コンポーネントを作成するステップと
を含む絶縁体集積回路上にシリコンを形成する方法。 - 前記第1の領域が前記活性領域と一致することを特徴とする請求項9に記載の方法。
- 前記注入された酸素が前記酸素反応剤と相互作用する前記第1の領域が、前記注入された酸素が前記酸素反応剤と相互作用しない領域より遅いアニール酸化物成長速度を持たされることを特徴とする請求項10に記載の方法。
- 前記酸素反応剤が窒素であることを特徴とする請求項11に記載の方法。
- 前記第1の領域が前記分離領域と一致することを特徴とする請求項9に記載の方法。
- 前記注入された酸素が前記酸素反応剤と相互作用する前記第1の領域が、前記注入された酸素が前記酸素反応剤と相互作用しない領域より速いアニール酸化物成長速度を持たされることを特徴とする請求項13に記載の方法。
- 前記酸素反応剤がフッ素であることを特徴とする請求項14に記載の方法。
- 前記基板がエッチング及び研磨ステップにより平坦化されることを特徴とする請求項9に記載の方法。
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0845868A (ja) * | 1994-06-17 | 1996-02-16 | Sharp Corp | 埋込み絶縁層を備えた半導体基板及びsimox半導体基板の電気的絶縁性を改善する方法、並びにsimox半導体基板の製造方法 |
JPH10189571A (ja) * | 1996-12-20 | 1998-07-21 | Sony Corp | 半導体装置の製造方法 |
JPH11330263A (ja) * | 1998-05-11 | 1999-11-30 | Nec Corp | 半導体装置とその製造方法 |
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Family Cites Families (11)
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---|---|---|---|---|
US5466630A (en) | 1994-03-21 | 1995-11-14 | United Microelectronics Corp. | Silicon-on-insulator technique with buried gap |
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US6069054A (en) * | 1997-12-23 | 2000-05-30 | Integrated Device Technology, Inc. | Method for forming isolation regions subsequent to gate formation and structure thereof |
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US6855436B2 (en) * | 2003-05-30 | 2005-02-15 | International Business Machines Corporation | Formation of silicon-germanium-on-insulator (SGOI) by an integral high temperature SIMOX-Ge interdiffusion anneal |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0845868A (ja) * | 1994-06-17 | 1996-02-16 | Sharp Corp | 埋込み絶縁層を備えた半導体基板及びsimox半導体基板の電気的絶縁性を改善する方法、並びにsimox半導体基板の製造方法 |
JPH10189571A (ja) * | 1996-12-20 | 1998-07-21 | Sony Corp | 半導体装置の製造方法 |
JPH11330263A (ja) * | 1998-05-11 | 1999-11-30 | Nec Corp | 半導体装置とその製造方法 |
JP2005051139A (ja) * | 2003-07-31 | 2005-02-24 | Toshiba Corp | 半導体装置および部分soi基板の製造方法 |
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