JP2006237254A5

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Publication number: JP2006237254A5
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Filing date: 2005-02-24
Publication date: 2007-09-13
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Description

半導体素子及びその製造方法

本発明は、III族窒化物系化合物半導体から成る半導体層を基板上に複数層積層して形成される半導体素子に関し、特に、素子の静電耐圧特性を改善するための半導体の積層構造やその製造方法に関する。ただし、ここで言う半導体素子には、半導体レーザや発光ダイオード等の半導体発光素子の他にも、半導体受光素子などをも含む。
本発明は、半導体素子の静電耐圧特性の改善に大いに有用なものである。

半導体素子の静電耐圧特性は、例えば、２００Ｖ〜２０００Ｖ程度の逆向きの静電圧をその半導体素子に印加する耐久テスト（例：人体モデル（ＨＢＭ）のＥＳＤ試験）などを実施して、その時のその半導体素子の生存率などによって評価することができる。例えばこの様な静電耐圧特性の向上を目的として提案された窒化物半導体素子としては、下記の特許文献１に記載されているものなどが公知である。本願図３にこの特許文献１中の実施例１に記載されている半導体素子（ＬＥＤ）の断面図（特許文献１中の図１）を示す。この半導体素子はこの図に示す様に、基板１、バッファ層２、アンドープＧａＮ層３、ｎ側コンタクト層４、ｎ側第１多層膜層５、ｎ側第２多層膜層６、活性層７、ｐ側多層膜クラッド層８、ｐ側ＧａＮコンタクト層９、ｐ電極１０、及びｎ電極１２などを有して成る。中でも特に、ｎ側第１多層膜層５とｎ側第２多層膜層６は、この従来の半導体素子の静電耐圧の向上に寄与する部分である。

静電耐圧の向上に寄与する構造を供する上記従来のｎ側第１多層膜層５とｎ側第２多層膜層６の中には、不純物が添加された半導体層が１層だけ存在する。即ち、ｎ側第１多層膜層５及びｎ側第２多層膜層６の中では、ｎ側第１多層膜層５の一部を構成するＳｉドープのｎ形の中間層５ｂ以外の各半導体層は、全てアンドープの半導体から形成されている。
特許第３０６３７５７号公報

しかしながら、静電耐圧の向上に寄与する構造を供する例えば上記の様な多層膜構造（ｎ側第１多層膜層５及びｎ側第２多層膜層６）では、各膜厚の最適化を実施しても、高い静電圧が印加された際に、キャリアが素子中の結晶構造の欠陥に集中する現象を必ずしも十分には緩和することができなかった。

例えば、上記の様な従来構造の発光ダイオードにおいて、１０００Ｖ〜１８００Ｖ程度の逆向きの静電圧を印加する耐久テスト（：人体モデル（ＨＢＭ）のＥＳＤ試験）を実施した場合には、十分な出力性能を維持したまま、試験後の生存率を十分に引き上げることは困難であった。

一般に、静電耐圧の向上に寄与する構造を供する例えば上記の様な多層膜構造の中の無添加の半導体層の膜厚を厚くするほど静電耐圧特性が向上するわけではなく、結晶成長温度の設定によっては、膜厚が薄い方がむしろ素子の静電耐圧特性が向上する無添加の半導体層もあり得、その傾向は単純には一定しない。また、その様な無添加の半導体層の膜厚を厚くするほど、その増大に反して素子の出力性能は低下してしまう。したがって、その半導体素子の出力性能を維持した上で、その半導体素子の静電耐圧特性を向上させることは困難であった。

本発明は、上記の課題を解決するために成されたものであり、その目的は、半導体素子の発光性能または受光性能を従来程度に維持するかまたは向上させつつ、その半導体素子の静電耐圧特性を従来よりも改善することである。

上記の課題を解決するためには、以下の手段が有効である。
即ち、本発明の第１の手段は、III族窒化物系化合物半導体から成る半導体層を基板上に複数層積層して形成される半導体素子において、活性層と少なくとも一方のコンタクト層との間に、そのコンタクト層の側から、不純物が無添加の無添加半導体層、不純物が添加された添加半導体層の順で２層１組にて構成された耐電圧構造を複数組設け、上記のコンタクト層をｎ形のコンタクト層とし、更に上記の不純物をｎ形の不純物とし、上記の活性層の発光ピーク波長又は受光ピーク波長を、４５０ｎｍ以上４８０ｎｍ以下とし、上記のコンタクト層の側から数えて２組目の耐電圧構造を構成する無添加半導体層の膜厚を、１００ｎｍ以上３００ｎｍ以下にすることである。この無添加半導体層の膜厚は、より望ましくは、１６０ｎｍ以上２４０ｎｍ以下にすると良い。

また、ｎ側とｐ側の両方のコンタクト層に対してそれぞれ同時に上記の構造を適用しても良い。
また、上記の不純物は、複数の種類の不純物を同時に添加しても良い。また、ｎ形の不純物とｐ形の不純物とを同時に添加しても良い。ただし、両方の形の不純物を混在させて１層の添加半導体層を形成する場合には、例えばｎ形コンタクト層では、ｐ形の不純物よりもｎ形の不純物の方をより高い濃度で用いるものとする。
なお、上記の半導体素子は、発光ダイオードや半導体レーザなどの半導体発光素子であっても良いし、半導体受光素子であっても良い。また、上記の活性層は、ＭＱＷ構造のものであっても、ＳＱＷ構造のものであっても良い。

また、本発明の第２の手段は、III族窒化物系化合物半導体から成る半導体層を基板上に複数層積層して形成される半導体素子において、活性層と少なくとも一方のコンタクト層との間に、そのコンタクト層の側から、不純物が無添加の無添加半導体層、不純物が添加された添加半導体層の順で２層１組にて構成された耐電圧構造を複数組設け、上記のコンタクト層をｎ形のコンタクト層とし、更に上記の不純物をｎ形の不純物とし、上記の活性層の発光ピーク波長又は受光ピーク波長を、５１０ｎｍ以上５５０ｎｍ以下とし、上記のコンタクト層の側から数えて２組目の耐電圧構造を構成する無添加半導体層の膜厚を、１０ｎｍ以上５０ｎｍ以下にすることである。この無添加半導体層の膜厚は、より望ましくは、２５ｎｍ以上３５ｎｍ以下にすると良い。

また、本発明の第３の手段は、上記の第１又は第２の手段において、上記の無添加半導体層を、不純物が無添加の窒化ガリウム（ＧａＮ）から構成することである。
また、本発明の第４の手段は、上記の第１乃至第３の何れか１つの手段において、上記の添加半導体層を、シリコン（Ｓｉ）を添加した窒化ガリウム（ＧａＮ）から構成することである。
また、本発明の第５の手段は、上記の第１乃至第４の何れか１つの手段において、上記の耐電圧構造を２組設けることである。

また、本発明の第６の手段は、請求項１乃至請求項５の何れか１項に記載の半導体素子の製造方法において、上記のコンタクト層の側から数えて１組目の耐電圧構造を構成する無添加半導体層の結晶成長温度を１０００℃以上１２００℃以下にすることである。ただし、より望ましくは、この無添加半導体層の結晶成長温度は、１０５０℃以上１１５０℃以下にすると良い。

また、本発明の第７の手段は、請求項１乃至請求項５の何れか１項に記載の半導体素子の製造方法において、上記のコンタクト層の側から数えて１組目の耐電圧構造を構成する添加半導体層の結晶成長温度、及び、コンタクト層の側から数えて２組目以降の耐電圧構造を構成する半導体層の結晶成長温度を何れも８００℃以上９００℃以下にすることである。ただし、より望ましくは、この添加半導体層の結晶成長温度は、８３０℃以上８７０℃以下にすると良い。

また、本発明の第８の手段は、上記の第７の手段において、上記のコンタクト層の側から数えて１組目の耐電圧構造を構成する無添加半導体層の結晶成長温度を１０００℃以上１２００℃以下にすることである。ただし、より望ましくは、この無添加半導体層の結晶成長温度は、１０５０℃以上１１５０℃以下にすると良い。
以上の本発明の手段により、前記の課題を効果的、或いは合理的に解決することができる。

以上の本発明の手段によって得られる効果は以下の通りである。
即ち、本発明の第１又は第２の手段によれば、２層１組にて構成される上記の耐電圧構造が複数組半導体素子の中に形成されるので、この静電耐圧特性の向上に寄与する上記の複数組の耐電圧構造から成る部分において、少なくとも２層以上の添加半導体層が具備される。この構成によれば、高い静電圧が印加された際にキャリアが素子中の結晶構造の欠陥に集中する現象を従来よりも良好に緩和することができる。したがって、本発明の第１又は第２の手段によれば、発光強度や閾値電圧などの素子の発光性能または受光性能を少なくとも従来程度に十分確保したまま、素子の静電耐圧特性を従来よりも更に良好に得ることができる。

また、結晶成長基板に近い側である下方側にｎ形の半導体層を積層し、その反対側である上方側にｐ形の半導体層を積層する場合に、本発明の第１又は第２の手段によれば、上記の耐電圧構造が、結晶成長基板に近い側のコンタクト層に隣接または接近して複数組形成される。したがって、本発明の第１又は第２の手段によれば、活性層の結晶成長温度よりも高い温度で結晶成長させる高温成長層を上記の耐電圧構造の中に形成しても、その結晶成長過程の高温環境における熱ダメージを活性層に与える恐れがない。

このため、結晶成長基板に近い側である下方側にｎ形の半導体層を積層し、その反対側である上方側にｐ形の半導体層を積層する場合に、活性層の結晶品質と上記の耐電圧構造の結晶品質とを同時に高く確保することが可能となり、よって、素子の発光性能または受光性能を効果的に維持または向上させることができる。

また、外部量子効率を向上させるために、結晶成長面に凹凸を有する加工基板を結晶成長基板として用いる場合には、その凹凸によって結晶の欠陥が形成され易くなるので、素子に高い静電圧を掛けた際の欠陥へのキャリアの集中は、その加工基板に近い側でより発生し易くなる。
したがって、その様な加工基板に近い側である下方側にｎ形の半導体層を積層し、その反対側である上方側にｐ形の半導体層を積層する場合に本発明の第１又は第２の手段を用いれば、加工基板に近い側である下方側にｎ形の半導体層を積層し、かつ、ｐ側のみに上記の耐電圧構造を形成する場合よりも、より効果的に上記のキャリアの集中を緩和することができる。
また、各波長の光を発光または受光する各半導体素子において、発光性能または受光性能を従来以上に確保しつつ、静電耐圧特性を従来よりも向上させることができる。この２組目の耐電圧構造の無添加半導体層の膜厚が薄過ぎるとこの無添加半導体層自身の抵抗が小さくなり過ぎるので、静電耐圧特性の改善を図ることが難しくなる。また、この無添加半導体層の膜厚が厚過ぎると、次の何れかの理由によって、素子の発光性能または受光性能を従来以上に確保することが難しくなる。
（理由１）この無添加半導体層自身の抵抗が大きくなり過ぎるため。
（理由２）この無添加半導体層を後述の８００℃〜９００℃程度の比較的低い結晶成長温度で成長させると、この無添加半導体層の表面に適度の荒れを形成することができる。この時、この無添加半導体層の膜厚が厚過ぎると、その表面荒れによってこの無添加半導体層の結晶品質や、その後に結晶成長させる例えば活性層などの半導体層の結晶品質を良好に確保することが困難になるため。
なお、この２組目の耐電圧構造の無添加半導体層の、８００℃〜９００℃程度の結晶成長温度における表面荒れや厚膜化に伴って、活性層などの半導体層の結晶品質もが劣化する現象は、原子半径が大きいために格子不整合を招き易いインジウム（Ｉｎ）を活性層に比較的多く用いる緑色発光または緑色受光の半導体素子においてより顕著化し易い。

また、本発明の第３または第４の手段によれば、上記の作用を良好に奏する好適または最適な耐電圧構造を一般的な材料を用いて簡単に形成することができる。

また、本発明の第５の手段によれば、上記の耐電圧構造に対する最も簡潔な積層構造によって、上記の本発明の作用・効果を得ることができる。

また、本発明の第６の手段によれば、コンタクト層の側から数えて１組目の耐電圧構造を構成する無添加半導体層の結晶成長温度が比較的高温に設定されるため、この無添加半導体層の結晶品質を良好に確保することができる。このため、その後に結晶成長させる各半導体層の結晶品質が良好に確保されるので、素子の出力性能または入力性能を良好に確保することができる。

また、本発明の第７の手段によれば、コンタクト層の側から数えて１組目の耐電圧構造を構成する添加半導体層の結晶成長温度、及び、コンタクト層の側から数えて２組目以降の耐電圧構造を構成する半導体層の結晶成長温度が何れも比較的低温に設定されるため、これらの半導体層の表面に適度の荒れを形成することができる。したがって、本発明の第９の手段によれば、高い静電圧が印加された際にキャリアが素子中の結晶構造の欠陥に集中する現象を従来よりも緩和することができる。したがって、本発明の第７の手段によれば、発光強度や閾値電圧などの素子の発光性能または受光性能を十分確保したまま、素子の静電耐圧特性を従来以上に得ることができる。

また、本発明の第８の手段によれば、本発明の第７の手段において、本発明の第６の手段に基づく作用・効果を得ることができる。

なお、上記の活性層における発光波長または受光波長を４５０ｎｍ以上４８０ｎｍ以下とする場合には、上記のコンタクト層の側から数えて２組目以降の各耐電圧構造を構成する各半導体層の膜厚の総和の値と、そのコンタクト層の側から数えて１組目の耐電圧構造を構成する添加半導体層の膜厚の値との合計値を１４０ｎｍ以上６００ｎｍ以下にすることがより望ましい。

この構成によって、発光特性または受光特性を従来以上に維持しつつ、静電耐圧特性を従来よりも改善することができる。なお、この膜厚が厚過ぎると前述の（理由１）または（理由２）による発光性能または受光性能の低下を招き、この膜厚が薄過ぎるとこれらの半導体層自身の抵抗が小さくなり過ぎて静電耐圧特性の向上が難しくなる。

また、上記の活性層における発光波長または受光波長を５１０ｎｍ以上５５０ｎｍ以下とする場合には、上記のコンタクト層の側から数えて２組目以降の各耐電圧構造を構成する各半導体層の膜厚の総和の値と、そのコンタクト層の側から数えて１組目の耐電圧構造を構成する添加半導体層の膜厚の値との合計値を５０ｎｍ以上２５０ｎｍ以下にすることがより望ましい。

また、コンタクト層の側から数えて１組目の耐電圧構造を構成する無添加半導体層の膜厚は、１００ｎｍ以上３００ｎｍ以下にすることがより望ましい。なお、この膜厚が厚過ぎると前述の（理由１）による発光性能または受光性能の低下を招き、この膜厚が薄過ぎるとこの無添加半導体層自身の抵抗が小さくなり過ぎて静電耐圧特性の向上が難しくなる。

また、コンタクト層の側から数えて１組目の耐電圧構造を構成する添加半導体層の膜厚は、１０ｎｍ以上１００ｎｍ以下にすることがより望ましい。なお、この膜厚が厚過ぎると前述の（理由２）による発光性能または受光性能の低下を招き、この膜厚が薄過ぎると、キャリアの横方向への分散作用が不足して静電耐圧特性の向上が難しくなる。

また、コンタクト層の側から数えて２組目の耐電圧構造を構成する添加半導体層の膜厚は、２０ｎｍ以上４０ｎｍ以下にすることがより望ましい。なお、この膜厚が厚過ぎると前述の（理由２）による発光性能または受光性能の低下を招き、この膜厚が薄過ぎると、キャリアの横方向への分散作用が不足して静電耐圧特性の向上が難しくなる。

なお、本明細書で言う「III族窒化物系化合物半導体」一般には、２元、３元、又は４元の「Ａｌ_1-x-yＧａ_yＩｎ_xＮ；０≦ｘ≦１，０≦ｙ≦１，０≦１−ｘ−ｙ≦１」成る一般式で表される任意の混晶比の半導体が含まれ、更に、ｐ形或いはｎ形の不純物が添加された半導体もまた、これらの「III族窒化物系化合物半導体」の範疇である。

また、上記のIII族元素（Ａｌ，Ｇａ，Ｉｎ）の内の少なくとも一部をボロン（Ｂ）やタリウム（Ｔｌ）等で置換したり、或いは、窒素（Ｎ）の少なくとも一部をリン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）等で置換したりしても良い。
また、上記のｐ形の不純物（アクセプター）としては、例えば、マグネシウム（Ｍｇ）や、或いはカルシウム（Ｃａ）等の公知のｐ形不純物を添加することができる。

また、上記のｎ形の不純物（ドナー）としては、例えば、シリコン（Ｓｉ）や、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）、或いはゲルマニウム（Ｇｅ）等の公知のｎ形不純物を添加することができる。
また、これらの不純物（アクセプター又はドナー）は、同時に２元素以上を添加しても良いし、同時に両形（ｐ形とｎ形）を添加しても良い。

以下、本発明を具体的な実施例に基づいて説明する。
ただし、本発明の実施形態は、以下に示す個々の実施例に限定されるものではない。

図１は、本実施例１の発光ダイオード１００の断面図である。
この発光ダイオード１００は、サファイア基板１１０の結晶成長面上に、バッファ層１２０、ｎ形コンタクト層１３０、静電耐圧部１４０、ｎ形クラッド層１５０、ＭＱＷ活性層１６０、ｐ形クラッド層１７０、及びｐ形コンタクト層１８０を順次結晶成長させて得られたものである。ただし、上記の静電耐圧部１４０は、下側から無添加半導体層１４１、添加半導体層１４２、無添加半導体層１４３、及び添加半導体層１４４の順に、各半導体層を順次結晶成長によって積層したものである。この静電耐圧部１４０では、無添加半導体層１４１と添加半導体層１４２とで、本発明の１組目の耐電圧構造が構成されており、更に、無添加半導体層１４３と添加半導体層１４４とで本発明の２組目の耐電圧構造が構成されている。

以下、上記の発光ダイオード１００の製造方法を、図１を用いて説明する。
上記の発光ダイオード１００の各半導体層は何れも、有機金属化合物気相成長法（ＭＯＶＰＥ）による気相成長により結晶成長されたものである。ここで用いられたガスは、キャリアガス（Ｈ₂又はＮ₂）と、アンモニアガス（ＮＨ₃）と、トリメチルガリウム（Ｇａ(CH₃)₃：以下「ＴＭＧ」と書く。）と、トリメチルインジウム（Ｉｎ(CH₃)₃：以下「ＴＭＩ」と書く。）と、トリメチルアルミニウム（Ａｌ(CH₃)₃：以下「ＴＭＡ」と書く。）と、シラン（ＳｉＨ₄）と、シクロペンタジエニルマグネシウム（Ｍｇ（Ｃ₅Ｈ₅）₂：以下「ＣＰ₂Ｍｇ」と書く。）などである。
ただし、これらの半導体層を結晶成長させる方法としては、上記の有機金属化合物気相成長法（ＭＯＶＰＥ）の他にも、分子線気相成長法（ＭＢＥ）、ハライド気相成長法（ＨＶＰＥ）等を用いることができる。

まず最初に、図１に図示する様な断面形状が三角波形状の互いに平行なストライプ溝を有する加工基板（サファイア基板１１０）をＭＯＶＰＥの反応容器内にセットし、水素を流しながら、基板の温度を１０５０℃まで上昇させ、基板のクリーニングを行う。

ここで、サファイアａ面に上記の様な凹凸加工が施されたサファイア基板１１０を用いる目的は、マウントまたはサブマウント等へのマウント方式（給電形態）などにもよるが、少なくとも次の何れか１つである。
（ａ）フェイスダウン型のＬＥＤを製造する場合に、外部量子効率を向上させる。
（ｂ）ＥＬＯ（半導体結晶の横方向成長）に寄与する。
（ｃ）基板と半導体層との間に生じる応力を緩和する。

（バッファ層１２０）
続いて、温度を５１０℃まで下げ、キャリアガスに水素、原料ガスにアンモニアとＴＭＡ（トリメチルアルミニウム）とを用い、サファイア基板１１０上にＡｌＮよりなるバッファ層１２０を約１５ｎｍの膜厚で成長させる。

（ｎ形コンタクト層１３０）
バッファ層１２０成長後、ＴＭＧのみ止めて、温度を１１００℃まで上昇させる。１１００℃になったら、同じく原料ガスにＴＭＧ、アンモニアガス、不純物ガスにシランガスを用い、Ｓｉを４．５×１０¹⁸〔cm^-3〕ドープしたＧａＮよりなるｎ形コンタクト層１３０を４μｍの膜厚で成長させる。

（静電耐圧部１４０）
（１）無添加半導体層１４１
次に、シランガスのみを止め、１１００℃で、ＴＭＧ、アンモニアガスを用いて、アンドープＧａＮからなる無添加半導体層１４１を２００ｎｍの膜厚で成長させる。
（２）添加半導体層１４２
続いて、ＴＭＧを止めて、温度を８５０℃まで降下させる。８５０℃になったら、ＴＭＧ及びシランガスを追加して、Ｓｉを４．５×１０¹⁸〔cm^-3〕ドープしたＧａＮからなる添加半導体層１４２を５０ｎｍの膜厚で成長させる。
なお、この無添加半導体層１４１と添加半導体層１４２の２層の半導体層によって、ｎ形コンタクト層１３０の側から数えて１組目の本発明の耐電圧構造が構成される。

（３）無添加半導体層１４３
その後、シランガスのみを止め、同温（８５０℃）にてアンドープＧａＮからなる無添加半導体層１４３を２００ｎｍの膜厚で成長させる。
（４）添加半導体層１４４
最後に、シランガスを追加し、同温（８５０℃）にてＳｉを４．５×１０¹⁸〔cm^-3〕ドープしたＧａＮからなる添加半導体層１４４を３０ｎｍの膜厚で成長させる。
なお、この無添加半導体層１４３と添加半導体層１４４の２層の半導体層によって、ｎ形コンタクト層１３０の側から数えて２組目の本発明の耐電圧構造が構成される。

（ｎ形クラッド層１５０）
次に、シランガスとＴＭＧを止めて、温度を１０５０℃まで上昇させる。１０５０℃になったら、ＴＭＧを追加し、アンドープＧａＮよりなる第１の窒化物半導体層を４ｎｍ成長させ、次に温度を８００℃にして、ＴＭＧ、ＴＭＩ、アンモニアを用いて、アンドープＩｎ_0.13Ｇａ_0.87Ｎよりなる第２の窒化物半導体層を２ｎｍ成長させる。そしてこれらの操作を繰り返し、第１＋第２の順で交互に１０層づつ積層させ、最後にＧａＮよりなる第１の窒化物半導体層を４ｎｍ成長さた超格子構造の多層膜よりなるｎ形クラッド層１５０を６４ｎｍの膜厚で成長させる。

（ＭＱＷ活性層１６０）
次に、温度を８００℃にして、膜厚２０ｎｍの無添加のＧａＮから成る障壁層と、膜厚３ｎｍの無添加のＩｎ_0.2Ｇａ_0.8Ｎから成る井戸層とを交互に積層して構成されるＭＱＷ活性層１６０を成長させる。

（ｐ形クラッド層１７０）
次に、温度１０５０℃でＴＭＧ、ＴＭＡ、アンモニア、ＣＰ₂Ｍｇ（シクロペンタジエニルマグネシウム）を用い、Ｍｇを１×１０²⁰〔cm^-3〕ドープしたｐ形Ａｌ_0.2Ｇａ_0.8Ｎよりなる第３の窒化物半導体層を４ｎｍの膜厚で成長させ、続いて温度を８００℃にして、ＴＭＧ、ＴＭＩ、アンモニア、ＣＰ₂Ｍｇを用いて、Ｍｇを１×１０²⁰〔cm^-3〕ドープしたＩｎ_0.03Ｇａ_0.97Ｎよりなる第４の窒化物半導体層を２．５ｎｍの膜厚で成長させる。そしてこれらの操作を繰り返し、第３＋第４の順で交互に５層ずつ積層し、最後に第３の窒化物半導体層を４ｎｍの膜厚で成長させた超格子構造の多層膜よりなるｐ形クラッド層１７０を３６．５ｎｍの膜厚で成長させる。

（ｐ形コンタクト層１８０）
続いて、１０５０℃でＴＭＧ、アンモニア、ＣＰ₂Ｍｇを用いて、Ｍｇを１×１０²⁰〔cm^-3〕ドープしたｐ形ＧａＮよりなるｐ形コンタクト層１８０を７０ｎｍの膜厚で成長させる。

その後、最上層のｐ形コンタクト層１８０の表面に所定の形状のマスクを形成し、ＲＩＥ（反応性イオンエッチング）装置でｐ形コンタクト層１８０側からエッチングを行い、図１に示すようにｎ形コンタクト層１３０の一部を露出させる。

次に、ｐ形コンタクト層１８０の上には透光性のｐ電極１９１ａを蒸着し、また、ｎ形コンタクト層１３０上にはｎ電極１９２を蒸着する。このｐ電極１９１ａは、ｐ形コンタクト層１８０に直接接合する膜厚約1.5nmのコバルト(Co)より成る第１層と、このコバルト膜に接合する膜厚約６nmの金（Au）より成る第２層とを順次積層することにより構成する。
更に、透光性のｐ電極１９１ａの上に蒸着するｐパッド電極１９１ｂは、膜厚約18nmのバナジウム(V)より成る第１層と、膜厚約1_.5μmの金(Au)より成る第２層と、膜厚約10nmのアルミニウム(Al)より成る第３層とを順次積層することにより構成する。
一方、多層構造のｎ電極１９２は、ｎ形コンタクト層１３０の一部露出された部分の上から、膜厚約18nmのバナジウム(V)より成る第１層と、膜厚約100nmのアルミニウム(Al)より成る第２層とを順次積層することにより構成する。

なお、透光性のｐ電極１９１ａの露出面や、エッチングなどによって露出した各半導体層の側壁面などには、SiO₂膜より成る保護膜を形成しても良い。また、サファイア基板１１０の底面に当たる外側の最下部には、例えば膜厚約５００ｎｍのアルミニウム（Al）より成る反射金属層を蒸着しても良い。この様な反射金属層を形成する場合には、その材料として、Ｒｈ、Ｔｉ、Ｗなどの金属の他にも、例えばＴｉＮ、ＨｆＮなどの窒化物を用いても良い。

以上の様にして作成された発光ダイオード１００の発光ピーク波長は約４７０ｎｍ（青色発光）で、順方向電流２０ｍＡにおける駆動電圧Ｖｆは約３．５Ｖであった。この発光ダイオード１００に対して、１０００Ｖ〜１８００Ｖの逆向きの静電圧を印加する耐久テスト（：人体モデル（ＨＢＭ）のＥＳＤ試験）を実施した。その時の各静電圧に対する発光ダイオード１００の生存率は次の通りであり、何れの場合においても従来よりも大幅に高い生存率が得られた。
（ａ）静電圧が−１０００Ｖの時の生存率：約８３％
（ｂ）静電圧が−１２００Ｖの時の生存率：約８３％
（ｃ）静電圧が−１８００Ｖの時の生存率：約８２％

また、上記の添加半導体層１４２の膜厚は、１０ｎｍ〜１００ｎｍの範囲内で変動させても、静電耐圧特性（生存率）や出力特性（駆動電圧Ｖｆ）等には、あまり大きな変化が現われないことが分かった。

一方、上記のＥＳＤ試験と対比するために、従来構造のＬＥＤを試作してその生存率を求めた。ここで用いた対比用のＬＥＤとしては、次の相違点以外は上記の発光ダイオード１００と同じ構造のものを用いた。
（相違点）無添加半導体層１４１、添加半導体層１４２、及び無添加半導体層１４３の３層を積層する代わりに、結晶成長温度８５０℃で結晶成長された膜厚３００ｎｍのアンドープのＧａＮから成る半導体層を、添加半導体層１４４とｎ形コンタクト層１３０との間に積層した。なお、この場合も、図３に例示される従来構造と同様に、静電耐圧特性に寄与する部分における、不純物が添加された半導体層の数は、上記の添加半導体層１４４に対応するＳｉドープの半導体層の１層のみとなる。

この対比用のＬＥＤに対して上記と同様のＥＳＤ試験を実施した結果、この対比用のＬＥＤの生存率は次の通りであった。
（ａ）静電圧が−１０００Ｖの時の生存率：約４５％
（ｂ）静電圧が−１２００Ｖの時の生存率：約４３％
（ｃ）静電圧が−１８００Ｖの時の生存率：約４２％

また、この対比用のＬＥＤの出力特性は、上記の発光ダイオード１００と同等であった。これらの結果から、本発明の手段により、半導体素子において出力性能を良好に維持したまま静電耐圧特性を大幅に改善できることが分かった。

図２は、本実施例２の発光ダイオード２００の断面図である。この発光ダイオード２００の発光ピーク波長は約５３０ｎｍ（緑色発光）であり、以下の相違点以外の点については、上記の実施例１の発光ダイオード１００と同じ構造とした。
（相違点１）
サファイア基板２１０に対して実施例１で示した凹凸加工は実施せずに、結晶成長面にはサファイアａ面を用いた。

（相違点２）
発光ダイオード１００の静電耐圧部１４０に対応する発光ダイオード２００の静電耐圧部２４０において、ｎ形コンタクト層１３０の側から数えて２組目の本発明の耐電圧構造の下層側を構成するアンドープの半導体層（無添加半導体層２４３）を次の結晶成長条件で積層した。
＜結晶成長条件＞結晶成長温度８５０℃にてアンドープＧａＮからなる半導体層（無添加半導体層２４３）を３０ｎｍの膜厚で成長させた。

（相違点３）
ＭＱＷ活性層２６０を構成する各井戸層の組成を変更した。即ち、緑色発光とするために、各井戸層をそれぞれアンドープのＩｎ_0.4Ｇａ_0.6Ｎから成る膜厚約３ｎｍの半導体層から形成した。
そして、上記以外の点については、実施例１の発光ダイオード１００と同等の製造条件で、本実施例２の発光ダイオード２００を製造した。

この様にして製造された発光ダイオード２００においては、順方向電流２０ｍＡにおける駆動電圧Ｖｆは約３．５Ｖであった。この発光ダイオード２００に対して、１０００Ｖの逆向きの静電圧を印加する耐久テスト（：人体モデル（ＨＢＭ）のＥＳＤ試験）を実施した。その時の静電圧に対する発光ダイオード２００の生存率は次の通りであり、従来よりも大幅に高い生存率が得られた。
（ａ）静電圧が−１０００Ｖの時の生存率：約７７％

一方、上記のＥＳＤ試験と対比するために、従来構造のＬＥＤを試作してその生存率を求めた。ここで用いた対比用のＬＥＤとしては、次の相違点以外は上記の発光ダイオード２００と同じ構造のものを用いた。
（相違点）無添加半導体層１４１、添加半導体層１４２、及び無添加半導体層２４３の３層を積層する代わりに、結晶成長温度８５０℃で結晶成長された膜厚３００ｎｍのアンドープのＧａＮから成る半導体層を、添加半導体層１４４とｎ形コンタクト層１３０との間に積層した。

この対比用のＬＥＤに対して上記と同様のＥＳＤ試験を実施した結果、この対比用のＬＥＤの生存率は次の通りであった。
（ａ）静電圧が−１０００Ｖの時の生存率：約４．１％

また、この対比用のＬＥＤの出力特性は、上記の発光ダイオード２００と同等であった。これらの結果から、本発明の手段により、半導体素子において出力性能を良好に維持したまま静電耐圧特性を大幅に改善できることが分かった。

本発明を適用することにより本発明の作用・効果が得られる半導体素子としては、半導体レーザや発光ダイオード等の半導体発光素子の他にも、半導体受光素子などがある。
また、III族窒化物系化合物半導体から成る半導体層を基板上に複数層積層して形成されるその他の半導体デバイス（半導体素子）においても同様に、本発明の手段を適用することによって、本発明の作用・効果を得ることができる。

実施例１の発光ダイオード１００の断面図。実施例２の発光ダイオード２００の断面図。従来の発光ダイオードの断面図。

符号の説明

１００：発光ダイオード
１１０：サファイア基板
１２０：バッファ層
１３０：ｎ形コンタクト層
１４０：静電耐圧部
１４１：無添加半導体層（無添加ＧａＮ）
１４２：添加半導体層（ＳｉドープＧａＮ）
１４３：無添加半導体層（無添加ＧａＮ）
１４４：添加半導体層（ＳｉドープＧａＮ）
１５０：ｎ形クラッド層（超格子構造）
１６０：ＭＱＷ活性層
１７０：ｐ形クラッド層（超格子構造）
１８０：ｐ形コンタクト層
１９１ａ：ｐ電極
１９１ｂ：ｐパッド電極
１９２：ｎ電極

２００：発光ダイオード
２１０：サファイア基板
２２０：バッファ層
２４０：静電耐圧部
２４３：無添加半導体層（無添加ＧａＮ）
２６０：ＭＱＷ活性層

Claims

III族窒化物系化合物半導体から成る半導体層を基板上に複数層積層して形成される半導体素子において、
活性層と少なくとも一方のコンタクト層との間に前記コンタクト層の側から、不純物が無添加の無添加半導体層、不純物が添加された添加半導体層の順で２層１組にて構成された耐電圧構造を複数組有し、
前記コンタクト層はｎ形のコンタクト層であり、
前記不純物はｎ形の不純物であり、
前記活性層の発光ピーク波長又は受光ピーク波長は４５０ｎｍ以上４８０ｎｍ以下であり、
前記コンタクト層の側から数えて２組目の前記耐電圧構造を構成する前記無添加半導体層の膜厚は１００ｎｍ以上３００ｎｍ以下であることを特徴とする半導体素子。
III族窒化物系化合物半導体から成る半導体層を基板上に複数層積層して形成される半導体素子において、
活性層と少なくとも一方のコンタクト層との間に前記コンタクト層の側から、不純物が無添加の無添加半導体層、不純物が添加された添加半導体層の順で２層１組にて構成された耐電圧構造を複数組有し、
前記コンタクト層はｎ形のコンタクト層であり、
前記不純物はｎ形の不純物であり、
前記活性層の発光ピーク波長又は受光ピーク波長は５１０ｎｍ以上５５０ｎｍ以下であり、
前記コンタクト層の側から数えて２組目の前記耐電圧構造を構成する前記無添加半導体層の膜厚は１０ｎｍ以上５０ｎｍ以下であることを特徴とする半導体素子。
前記無添加半導体層は不純物が無添加の窒化ガリウム（ＧａＮ）からなることを特徴とする請求項１または請求項２に記載の半導体素子。
前記添加半導体層はシリコン（Ｓｉ）を添加した窒化ガリウム（ＧａＮ）からなることを特徴とする請求項１乃至請求項３の何れか１項に記載の半導体素子。
前記耐電圧構造を２組有することを特徴とする請求項１乃至請求項４の何れか１項に記載の半導体素子。
請求項１乃至請求項５の何れか１項に記載の半導体素子の製造方法であって、
前記コンタクト層の側から数えて１組目の前記耐電圧構造を構成する前記無添加半導体層の結晶成長温度を１０００℃以上１２００℃以下にすることを特徴とする半導体素子の製造方法。
請求項１乃至請求項５の何れか１項に記載の半導体素子の製造方法であって、
前記コンタクト層の側から数えて１組目の前記耐電圧構造を構成する前記添加半導体層の結晶成長温度、及び、前記コンタクト層の側から数えて２組目以降の前記耐電圧構造を構成する前記半導体層の結晶成長温度を何れも８００℃以上９００℃以下にすることを特徴とする半導体素子の製造方法。
前記コンタクト層の側から数えて１組目の前記耐電圧構造を構成する前記無添加半導体層の結晶成長温度を１０００℃以上１２００℃以下にすることを特徴とする請求項７に記載の半導体素子の製造方法。