JP2006229178A - 絶縁コーティング層を有する半導性チップ素子及びその製造方法 - Google Patents

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Abstract

【課題】絶縁コーティング層を有する半導性チップ素子及びその製造方法を提供する。
【解決手段】絶縁コーティング層を有する半導性チップ素子の製造方法であって、その表面が絶縁特性を要する多結晶体半導性チップ; 半導性チップの両端部に形成された外部電極;及び、半導性チップの表面に形成され、シランカップリング剤にガラス粉末が溶着されて成った絶縁コーティング層;を含む半導性チップ素子と、その表面が絶縁特性を要する多結晶体半導性チップを設けた後これをエッチングする工程;エッチングされた半導性チップをシランカップリング溶液に浸漬した後、そのチップ表面に付着した溶液中水分を除去する工程;水分の除去された半導性チップ表面にガラス粉末を付着した後１次熱処理する工程;及び、１次熱処理された半導性チップに外部電極を形成した後２次熱処理することによりそのチップ表面に絶縁コーティング層を形成する工程;を含む。
【選択図】図２

Description

本発明は、その表面に絶縁コーティング層を有する半導性チップ素子及びその製造方法に関する。特に本発明は、後続するリフローソルダリング時フラックスによる浸透を効果的に防止して初期絶縁抵抗を維持させる絶縁コーティング層を有する半導性チップ素子及びその製造方法に関する。
近頃、移動通信端末機のような各種電子機器などは、そのサイズの小型化が進むにつれてそれに使用される諸回路部品も小型化及び高集積化され、結果としてそれに使用される部品の定格電圧と定格電流も低く設計されている。
例えば、かかる部品として使用されるバリスタ(varistor)は、印加電圧に応じて抵抗が変わることにより顕著な非直線的電圧/電流特性を示す素子である。従って、正常状態では絶縁体として作動し、電圧が適正値を超過して素子に印加される場合には、抵抗値が急激に減少する回路素子である。そして、こうした特性のためバリスタは、サージ(surge)電圧から半導性素子を保護する用途に広く用いられている。
かかるバリスタ素子としては、非直線的電圧/電流特性に優れると共にサージ吸収能力が卓越である酸化亜鉛バリスタが主に用いられるが、これは主成分の酸化亜鉛を複数の添加物と混合してバリスタ用セラミック原料粉末を設け、この粉末で形成された成形体を焼成してバリスタ素子を製造する。こうしたバリスタ素子の内部においては、酸化亜鉛粒子同士の境界に形成される不純物エネルギー準位によって境界障壁層(boundry barrier layer)にエネルギー障壁が形成され、よって優れた非直線的電圧/電流特性が得られる。
図１（a）は、絶縁コーティング層を有しない従来のチップタイプバリスタ半導性素子の断面図である。図１（a）に示したように、一般にチップタイプバリスタ素子は、酸化亜鉛系セラミック材料から成る複数のセラミック層(１)とこれらのセラミック層間に交互に形成された内部電極(３)とを有するセラミック積層体と、これらのセラミック積層体の両端に形成され上記内部電極のうちの少なくとも一つと電気的に連結される外部電極(５)とを備える。
しかし、上記のように製造されたチップタイプバリスタ素子をリフローソルダリングによりPCB基板上に装着する際、上記バリスタ素子の底面がフラックスに侵食される。詳述すると、一般的にPCB実装用チップ部品をリフローソルダリングする際使用されるソルダーペーストは、ハンダ付け性を向上させるためにCl-イオンを含むフラックスを用いるが、こうした液状のフラックスは、PCBとバリスタ素子との間に移動してチップバリスタの表面、とりわけグレインバウンダリーを侵食する。これにより、フラックス成分がソルダリングと同時にバリスタ素子の表面を攻撃し、主な構成成分のうち耐酸性が劣るZnOとSb２O３を溶解させることによりフラックス中のZnとSbイオンが過多になり、したがってソルダリング後チップバリスタの初期抵抗値が急激に低下する問題が起きる。
さらに、一般的にチップバリスタ製造工程においては、内部電極と電気的に連結される外部電極を形成した後その外部電極表面をCu、Ni、Snなどでメッキ処理する。ところで、一般的にチップバリスタは、ZnOセラミックの半導電性のために、通常時は不導体の役目を果たすが、臨界電圧以上では導体に変更される特性を有する。したがって、チップバリスタの電解メッキの際セラミック本体の表面までもメッキされることにより、上記セラミック本体が導体に変わって両端の外部電極が相互連結されるブリージング現象が発生する問題もある。
したがって、こうした従来の技術の問題点を解消するための技術が提示されており、その一例として特許文献１に記載された発明を挙げられる。上記特許文献１においては、エッチングされたバリスタチップをガラス粉末から成るガラススラリーにディッピングした後、チップを回転乾燥させてチップ表面にガラススラリーをコーティングし、次いでガラススラリーがコーティングされたチップを熱処理してチップ表面の気孔内にガラスが溶解しながら毛細管現象により表面に均一なガラスコーティング層を形成する湿式法によるガラス皮膜形成技術を提示している。しかし、この技術はチップ縁端部のコーティングが不足し所望の水準のコーティング厚さを確保しがたいという問題がある。
他の技術として、特許文献２に記載された発明が挙げられる。上記公開特許においては、上記バリスタ本体表面にネガティブタイプのPRをコーティングし、上記バリスタの外部電極表面にポジティブタイプのPRをコーティングし、次いで上記ネガティブタイプのPRを硬化した後コーティングされたPR層を除去する技術を提示している。しかし、この技術は工程自体が複雑で非経済的であるので、現実化に限界がある。
韓国特許公開２００２-４５７８２号公報 韓国特許公開２００３-６８８６３号公報
したがって、本発明は上述した従来技術の限界を克服するために案出されたもので、その製造工程が単純なばかりでなく付着されるガラス量を効果的に増加させられ、また優れた再現性を有する高抵抗絶縁コーティング層を有する半導性チップ素子を提供することに目的がある。
さらに、本発明はこうした絶縁コーティング層を有する半導性チップ素子の製造方法を提供することに目的がある。
上記目的を成し遂げるための本発明は、その表面が絶縁特性を要する多結晶体半導性チップ; 上記半導性チップの両端部に形成された外部電極;及び、上記半導性チップの表面に形成され、シランカップリング剤にガラス粉末が溶着されて成った絶縁コーティング層;を含む半導性チップ素子に関するものである。
さらに本発明は、誘電体層と、その誘電体層間に交互に配列された多数の内部電極とを含む半導性セラミック積層体;上記セラミック積層体の両端部に上記内部電極中少なくとも一つと電気的に連結されるよう形成された外部電極;及び上記セラミック積層体の表面に形成され、シランカップリング剤にガラス粉末が溶着されて成った絶縁コーティング層;を含む半導性チップ素子に関するものである。
さらに本発明は、その表面が絶縁特性を要する多結晶体半導性チップを設けた後これをエッチングする工程;上記エッチングされた半導性チップをシランカップリング溶液に浸漬した後そのチップ表面に付着した溶液中水分を除去する工程; 上記水分の除去された半導性チップ表面にガラス粉末を付着した後１次熱処理する工程;及び、上記１次熱処理された半導性チップに外部電極を形成した後２次熱処理することによりそのチップ表面に絶縁コーティング層を形成する工程;を含む絶縁コーティング層を有する半導性チップ素子の製造方法に関するものである。
さらに本発明は、誘電体層と、その誘電体層間に交互に配列された内部電極とを含む半導性セラミック積層体を設けた後これをエッチングする工程;上記エッチングされたセラミック積層体をシランカップリング溶液に浸漬した後乾燥させる工程; 上記乾燥したセラミック積層体表面にガラス粉末を付着した後１次熱処理する工程;及び、上記１次熱処理されたセラミック積層体に外部電極を形成した後２次熱処理し、次いでその外部電極をメッキする工程;を含む絶縁コーティング層を有する半導性チップ素子の製造方法に関するものである。
さらに本発明は上記製造方法により製造された半導性チップ素子に関するものである。
上述したように、本発明はスラリーを利用する通常の湿式法に比してその工程が単純で、利用されるガラス粉末量の損失を減らせるばかりでなく、全体として均一且つ完全な絶縁コーティング層を有する半導性チップ素子を提供するのに有用な効果を奏する。
以下、添付の図を参照に本発明を詳しく説明する。
図２は本発明による製造工程を示す工程図である。図２に示すように、本発明においては先ず、その表面が絶縁特性を要する多結晶体半導性チップを設ける。こうしてその表面に絶縁特性を要する多結晶体半導性チップが望まれる場合としては、チップバリスタ、PTCR、MTCRなどが挙げられるが、本発明はこうした具体的なチップ種類に制限されるわけではない。
一方、こうした多結晶体半導性チップは大きく積層体タイプとディスクタイプに分けられ、本発明はいずれの場合にも適用可能である。そして、積層体タイプの場合、図１（b）のように、誘電体層(１１)とその誘電体層(１１)間に交互に形成された内部電極(１３)とを有する半導性セラミック積層体で構成されることができ、ここでその誘電体層はテープキャスティング(tape casting)法やスピンコーティング(spin coating)法などにより形成されることができる。
チップバリスタの場合、上記誘電体層はZnO、BiO２、MnO２、Sb２O５、Co２O３中選択された１種以上で成り、上記内部電極としてはAg-Pdをスクリーン印刷法により形成することができる。そして、このように形成された積層体は切断後、通常９００〜１２００℃の温度で焼成し１２〜７５時間研磨する工程を通して半導性セラミック積層体である半導性チップを製造することができる。しかし、こうした工程条件は例示として本発明はこれに制限されるわけではない。
次いで、本発明においては上記のように設けられた半導性チップの表面をエッチングする。こうしたエッチングは後続工程においてガラス粉末の付着を円滑にしチップ表面とガラス膜との接着性を増大させる役目を果たす。
本発明においては、上記半導性チップを０.１〜１０%HCl溶液を使ってエッチングすることが好ましい。より好ましくは、１秒〜３０分間エッチングする。
以後、本発明においては上記半導性チップ表面に付着した塩酸やエッチング後付着した物質を除去するために３〜３０分間水洗することもできる。
次に、本発明においては上記エッチングされたセラミック積層体の半導性チップをシランカップリング溶液に浸漬するが、これは後続工程においてガラス付着を円滑にするために上記半導性チップ表面を付着性を有する表面に改質させるためである。図３(a)のように、こうした工程は多数の半導性チップを網体に入れ、これをシランカップリング溶液に浸漬する方法を利用することもできる。
こうしたシランカップリング溶液は純水にシランカップリング剤を混合して設けることができる。この際、本発明においては上記溶液中シランカップリング剤の濃度を０.５〜２０%範囲で制限することが好ましい。もし、その濃度が２０%を超過するとチップ付け不良が増加しかねないので好ましくない。
一方、本発明は上記シランカップリング溶液を設けるため用いられるシランカップリング剤の具体的な種類及びその組成成分に制限されるわけではない。例えば、２-(３、４epoxycyclohexyl)-ethyltrime thoxysilane、３-Glycidoxypropyl trimethoxysilane、３-Glycidoxypropyl methyldiethoxy silane、３-Glycidoxypropyl triethoxysilane中選択された１種を用いることができる。
さらに、本発明においては上記浸漬時間を３０秒〜３０分に制限することがより好ましい。
次いで、本発明においては図３(b)のように、上記浸漬処理された半導性チップを熱風乾燥することによりそのチップ表面に付着した溶液中水分を除去する。こうした水分除去は後続するガラス粉末の均一な付着のために必要である。
ここで、本発明は具体的な乾燥条件に制限されるものではなく、上記チップ表面に付着した溶液中水分を充分に除去できる方法であれば、如何なるものでも適用できる。
好ましくは、上記乾燥温度を１５０℃以下の常温に制限する。
本発明においては、次いで上記乾燥処理された半導性チップ表面にガラス粉末を付着する。こうしたガラス粉末の付着は図３(c)のように、上記半導性チップを、篩い(sieving)によって粒度が均一化されたガラス粉末の収容された容器に装入してから揺さ振る方法などで行えるが、本発明はこれに具体的に制限されるわけではない。
ここで、上記ガラス粉末はBi２O３、B２O３、Al２O３、P２O５、SnO２、SiO２、ZnO、Li２O３及びK２O中選択された１種以上を用いることが好ましい。さらに、本発明のガラス粉末はその軟化点が５００〜７００℃の範囲であることが好ましい。
より好ましくは、重量%で、P２O５:３０-６０%、ZnO:３０-６０%及びAl２O３:１０%以下を含むP２O５-ZnO-Al２O３系粉末と、SiO２:１０%以下、Bi２O３:２０-９０%、B２O３:１０-４０%及びZnO:１０%以下を含むSiO２-Bi２O３-B２O３-ZnO系粉末中いずれか一つを選択し用いる。
次いで、本発明においては上記ガラスが付着された半導性チップを１次熱処理する。こうした熱処理はチップ表面に付着した粉末を溶解しチップとガラスコーティング層との固着性を与える役目を果たし、さらに後続する外部電極の塗布を容易にする。
この際、上記１次熱処理温度を６００〜８００℃に制限することが好ましい。こうした温度範囲においてガラスコーティング層とチップ表面との固着性が有効に形成されることができる。
次に、本発明においては図１（b）のように、上記１次熱処理された半導性チップの両端部に外部電極(１５)を形成した後２次熱処理する。上記外部電極(１５)は、半導性チップ内部を成す内部電極(１３)との電気的連結のために通常Agペーストを上記チップの両端部に塗布することにより形成される。
そして、上記のような外部電極形成のためのペースト塗布後、電極焼成のための２次熱処理を施す。こうした２次熱処理は塗布された外部電極(１５)を焼成してその内部電極(１３)中少なくとも一つと電気的に連結されるようにする。さらに、こうした熱処理を通して図１（b）のように、上記半導性チップ表面に所望のガラス絶縁コーティング層(１７)を形成することができる。即ち、上述した工程において半導性チップ表面に付着したガラス粉末がシランカップリング剤に完全且つ均一に溶着され最終的なガラスコーティング層が形成されるのである。
これらの点に鑑みて、本発明においては上記２次熱処理温度を６００〜８００℃に制限することがより好ましい。
以後、本発明においてはPCBなど基板実装時のソルダリングのために上記外部電極(１５)をメッキするが、NiやSnなどをメッキすることが好ましい。
上述した工程から製造された本発明の半導性チップ素子は、その表面が絶縁特性を要する多結晶体半導性チップと、上記半導性チップの両端に形成された外部電極と、そして上記半導性チップの表面に形成され、シランカップリング剤にガラス粉末が溶着されて成った絶縁コーティング層とを含んで構成されることができる。
さらに、上記半導性チップは、誘電体層と、その誘電体層間に交互に配列された多数の内部電極とを含む半導性セラミック積層体で成ることができる。そして、上記外部電極は上記内部電極中少なくとも一つと電気的に連結されるよう構成することができる。
以下、本発明を好ましい一実施例により詳しく説明する。
ZnO、Bi２O３などから成る誘電体層と、その誘電体層間に交互に配列された多数の内部電極とを積層した後、これを切断した。そして、切断した試片を通常の条件で焼成し研磨した後チップバリスタ用多結晶体半導性チップを多数設けた。このように設けた半導性チップをHCl２%水溶液に浸漬してエッチングした後水洗した。そして、上記半導性チップを網体に入れて３-Glycidoxypropyl trimethoxysilane濃度５%のシランカップリング溶液に浸漬した後、送風乾燥器を利用して２０分間乾燥させた。
次いで、上記乾燥処理した半導性チップを下記表１〜２のようにその組成が異なるガラス粉末(単位:重量%)を利用してコーティングした後６００℃において熱処理した。
Figure 2006229178
Figure 2006229178
上記熱処理された半導性チップの両端部にAgペーストを塗布して外部電極を形成した後、７００℃において２次熱処理した。次いで、上記熱処理された半導性チップの外部電極をメッキするためにNiメッキを施し、この際、メッキだれを肉眼で観察した結果、本実験に用いられた全ての半導性チップらは全てその表面にメッキだれやリフロー不良が発生しないことが確認された。これは、チップの表面にシランカップリング剤に溶着された絶縁コーティング膜が均一且つ緻密に形成された結果といえるであろう。
上述したように、本発明は実施例により詳しく説明されたものの、本発明はこうした実施例の内容に限られるわけではない。本発明の属する技術分野において通常の知識を有する者であれば、たとえ実施例に提示されなくても添付の請求項の記載範囲内において多様に本願発明に対する模造や改良が可能で、これら全て本願発明の技術的範囲に属することは自明である。
チップタイプバリスタ半導性素子の断面図であって、（a）は絶縁コーティング層を有さない従来の例、（b）は絶縁コーティング層を有する本発明の素子の断面図を示す。 本発明による製造工程を示す工程図である。 本発明の絶縁コーティング層形成工程を示す詳細模式図である。
符号の説明
１１ 誘電体層
１３ 内部電極
１５ 外部電極
１７ 絶縁コーティング層

Claims (35)

  1. その表面が絶縁特性を要する多結晶体半導性チップと、
    上記半導性チップの両端部に形成された外部電極と、
    上記半導性チップの表面に形成され、シランカップリング剤にガラス粉末が溶着されて成った絶縁コーティング層と
    を備える半導性チップ素子。
  2. 上記ガラス粉末は、Bi２O３、B２O３、Al２O３、P２O５、SnO２、SiO２、ZnO、Li２O３及びK２Oから選択された１種以上であることを特徴とする請求項１に記載の半導性チップ素子。
  3. 上記ガラス粉末は、その軟化点が５００〜７００℃の範囲であることを特徴とする請求項１または２に記載の半導性チップ素子。
  4. 上記ガラス粉末は、重量%で、P２O５:３０-６０%、ZnO:３０-６０%及びAl２O３:１０%以下を含むP２O５-ZnO-Al２O３系粉末であることを特徴とする請求項１または２に記載の半導性チップ素子。
  5. 上記ガラス粉末は、重量%で、SiO２:１０%以下、Bi２O３:２０-９０%、B２O３:１０-４０%及びZnO:１０%以下を含むSiO２-Bi２O３-B２O３-ZnO系粉末であることを特徴とする請求項１または２に記載の半導性チップ素子。
  6. 上記シランカップリング剤は、２-(３、４epoxycyclohexyl)-ethyltrime thoxysilane、３-Glycidoxypropyl trimethoxysilane、３-Glycidoxypropyl methyldiethoxy silane、３-Glycidoxypropyltriethoxysilaneから選択された１種であることを特徴とする請求項１に記載の半導性チップ素子。
  7. 誘電体層とその誘電体層間に交互に配列された多数の内部電極とを含む半導性セラミック積層体と、
    上記セラミック積層体の両端部に上記内部電極のうちの少なくとも一つと電気的に連結されるよう形成された外部電極と、
    上記セラミック積層体の表面に形成され、シランカップリング剤にガラス粉末が溶着されて成る絶縁コーティング層と
    を備える半導性チップ素子。
  8. 上記ガラス粉末は、Bi２O３、B２O３、Al２O３、P２O５、SnO２、SiO２、ZnO、Li２O３及びK２Oから選択された１種以上であることを特徴とする請求項７に記載の半導性チップ素子。
  9. 上記ガラス粉末は、その軟化点が５００〜７００℃の範囲であることを特徴とする請求項７または８に記載の半導性チップ素子。
  10. 上記ガラス粉末は、重量%で、P２O５:３０-６０%、ZnO:３０-６０%及びAl２O３:１０%以下を含むP２O５-ZnO-Al２O３系粉末であることを特徴とする請求項７または８に記載の半導性チップ素子。
  11. 上記ガラス粉末は、重量%で、SiO２:１０%以下、Bi２O３:２０-９０%、B２O３:１０-４０%及びZnO:１０%以下を含むSiO２-Bi２O３-B２O３-ZnO系粉末であることを特徴とする請求項７または８に記載の半導性チップ素子。
  12. 上記シランカップリング剤は、２-(３、４epoxycyclohexyl)-ethyltrime thoxysilane、３-Glycidoxypropyl trimethoxysilane、３-Glycidoxypropyl methyldiethoxy silane、３-Glycidoxypropyl triethoxysilaneから選択された１種であることを特徴とする請求項７に記載の半導性チップ素子。
  13. 上記誘電体層は、ZnO、BiO２、MnO２、Sb２O５、Co２O３から選択された１種以上で組成されることを特徴とする請求項７に記載の半導性チップ素子。
  14. 上記半導性チップ素子は、チップバリスタであることを特徴とする請求項７に記載の半導性チップ素子。
  15. その表面が絶縁特性を要する多結晶体半導性チップを設けた後これをエッチングする工程と、
    上記エッチングされた半導性チップをシランカップリング溶液に浸漬した後そのチップ表面に付着した溶液中の水分を除去する工程と、
    上記水分の除去された半導性チップ表面にガラス粉末を付着した後１次熱処理する工程と、
    上記１次熱処理された半導性チップに外部電極を形成した後２次熱処理することによりそのチップ表面に絶縁コーティング層を形成する工程と
    を含む絶縁コーティング層を有する半導性チップ素子の製造方法。
  16. 上記半導性チップを０.１〜１０%HCl溶液を使ってエッチングすることを特徴とする請求項１５に記載の半導性チップ素子の製造方法。
  17. 上記シランカップリング溶液においてシランカップリング剤の濃度が０.５〜２０%の範囲であることを特徴とする請求項１５に記載の半導性チップ素子の製造方法。
  18. 上記シランカップリング剤は、２-(３、４epoxycyclohexyl)-ethyltrime thoxysilane、３-Glycidoxypropyl trimethoxysilane、３-Glycidoxypropyl methyldiethoxysilane、３-Glycidoxypropyl triethoxysilaneから選択された１種であることを特徴とする請求項１７に記載の半導性チップ素子の製造方法。
  19. 上記ガラス粉末は、Bi２O３、B２O３、Al２O３、P２O５、SnO２、SiO２、ZnO、Li２O３及びK２Oから選択された１種以上であることを特徴とする請求項１５に記載の半導性チップ素子の製造方法。
  20. 上記ガラス粉末は、重量%で、P２O５:３０-６０%、ZnO:３０-６０%及びAl２O３:１０%以下を含むP２O５-ZnO-Al２O３系粉末であることを特徴とする請求項１５または１９に記載の半導性チップ素子の製造方法。
  21. 上記ガラス粉末は、重量%で、SiO２:１０%以下、Bi２O３:２０-９０%、B２O３:１０-４０%及びZnO:１０%以下を含むSiO２-Bi２O３-B２O３-ZnO系粉末であることを特徴とする請求項１５または１９に記載の半導性チップ素子の製造方法。
  22. 上記１次熱処理温度を６００〜８００℃で制限することを特徴とする請求項１５に記載の半導性チップ素子の製造方法。
  23. 上記２次熱処理温度を６００〜８００℃で制限することを特徴とする請求項１５に記載の半導性チップ素子の製造方法。
  24. 誘電体層とその誘電体層間に交互に配列された内部電極とを含む半導性セラミック積層体を設けた後これをエッチングする工程と、
    上記エッチングされたセラミック積層体をシランカップリング溶液に浸漬した後乾燥させる工程と、
    上記乾燥したセラミック積層体の表面にガラス粉末を付着した後１次熱処理する工程と、
    上記１次熱処理されたセラミック積層体に外部電極を形成した後２次熱処理し、次いでその外部電極をメッキする工程と
    を含む絶縁コーティング層を有する半導性チップ素子の製造方法。
  25. 上記半導性セラミック積層体を０.１〜１０%HCl溶液を利用してエッチングすることを特徴とする請求項２４に記載の半導性チップ素子の製造方法。
  26. 上記シランカップリング溶液においてシランカップリング剤の濃度が０.５〜２０%の範囲であることを特徴とする請求項２４に記載の半導性チップ素子の製造方法。
  27. 上記シランカップリング剤は、２-(３、４epoxycyclohexyl)-ethyltrime thoxysilane、３-Glycidoxypropyl trimethoxysilane、３-Glycidoxypropyl methyldiethoxysilane、３-Glycidoxypropyl triethoxysilaneから選択された１種であることを特徴とする請求項２６に記載の半導性チップ素子の製造方法。
  28. 上記ガラス粉末は、Bi２O３、B２O３、Al２O３、P２O５、SnO２、SiO２、ZnO、Li２O３及びK２Oから選択された１種以上であることを特徴とする請求項２４に記載の半導性チップ素子の製造方法。
  29. 上記ガラス粉末は、重量%で、P２O５:３０-６０%、ZnO:３０-６０%及びAl２O３:１０%以下を含むP２O５-ZnO-Al２O３系粉末であることを特徴とする請求項２４または２８に記載の半導性チップ素子の製造方法。
  30. 上記ガラス粉末は、重量%で、SiO２:１０%以下、Bi２O３:２０-９０%、B２O３:１０-４０%及びZnO:１０%以下を含むSiO２-Bi２O３-B２O３-ZnO系粉末であることを特徴とする請求項２４または２８に記載の半導性チップ素子の製造方法。
  31. 上記１次熱処理温度を６００〜８００℃に制限することを特徴とする請求項２４に記載の半導性チップ素子の製造方法。
  32. 上記２次熱処理温度を６００〜８００℃に制限することを特徴とする請求項２４に記載の半導性チップ素子の製造方法。
  33. 上記誘電体層は、ZnO、BiO２、MnO２、Sb２O５、Co２O３から選択された１種以上で組成されることを特徴とする請求項２４に記載の半導性チップ素子の製造方法。
  34. 上記乾燥温度は、１５０℃以下の常温であることを特徴とする請求項２４に記載の半導性チップ素子の製造方法。
  35. 請求項１５または２４に記載の製造方法を利用して製造された半導性チップ素子。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102097333B1 (ko) * 2014-08-05 2020-04-06 삼성전기주식회사 적층 세라믹 커패시터
JP6592923B2 (ja) * 2015-03-20 2019-10-23 株式会社村田製作所 電子部品およびその製造方法
KR20170031010A (ko) * 2015-09-10 2017-03-20 조인셋 주식회사 복합 필터의 제조방법
DE102020100154A1 (de) * 2019-01-21 2020-07-23 Taiyo Yuden Co., Ltd. Keramische elektronische vorrichtung und herstellungsverfahren für diese
KR102254876B1 (ko) * 2019-06-03 2021-05-24 삼성전기주식회사 적층 세라믹 전자 부품 및 그 실장 기판
JP2021136323A (ja) * 2020-02-27 2021-09-13 株式会社村田製作所 積層セラミック電子部品
CN111524669B (zh) * 2020-04-28 2021-07-09 如东宝联电子科技有限公司 一种适合叠层陶瓷产品表面绝缘处理的制作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03173402A (ja) * 1989-12-02 1991-07-26 Murata Mfg Co Ltd チップバリスタ
JP3008567B2 (ja) * 1991-06-27 2000-02-14 株式会社村田製作所 チップ型バリスタ
JP3152065B2 (ja) * 1994-06-20 2001-04-03 株式会社村田製作所 導電性ペーストおよび積層セラミックコンデンサ
US5750264A (en) * 1994-10-19 1998-05-12 Matsushita Electric Industrial Co., Inc. Electronic component and method for fabricating the same
US6162563A (en) * 1996-08-20 2000-12-19 Daiso Co., Ltd Polymer Solid Electrolyte
US6013937A (en) 1997-09-26 2000-01-11 Siemens Aktiengesellshaft Buffer layer for improving control of layer thickness
US6243254B1 (en) * 1998-08-11 2001-06-05 Murata Manufacturing Co., Ltd. Dielectric ceramic composition and laminated ceramic capacitor using the same
JP3555563B2 (ja) * 1999-08-27 2004-08-18 株式会社村田製作所 積層チップバリスタの製造方法および積層チップバリスタ
KR100476158B1 (ko) * 2000-12-11 2005-03-15 주식회사 아모텍 글래스 코팅막을 갖는 세라믹 칩 소자 및 그의 제조방법
KR100444888B1 (ko) * 2002-02-18 2004-08-21 주식회사 쎄라텍 칩타입 바리스터 및 그 제조방법
US7075405B2 (en) * 2002-12-17 2006-07-11 Tdk Corporation Multilayer chip varistor and method of manufacturing the same
WO2004103929A1 (ja) * 2003-05-20 2004-12-02 Ube Industries, Ltd. 誘電体磁器組成物、並びにその製造方法、それを用いた誘電体磁器及び積層セラミック部品

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