JP2006201805A - コンピュータシステム及び表示装置 - Google Patents
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Abstract
低速かつ低容量のメモリのみでも拡大表示を可能な液晶表示制御装置を提供することを目的とする。
【解決手段】
映像信号105が中解像度以下の場合、フレームメモリ110、ラインメモリ111、拡大処理制御回路118によって拡大処理を行う。フレームメモリ110への入力と出力とを同期化すれば、フレームメモリ110の容量は2ライン分だけで足りる。映像信号105が液晶表示パネル124と同じ高解像度の場合、ゲート回路109を通じて映像信号105(117)を表示タイミング生成回路120へ出力し、スルーモードで表示する。フレームメモリ110等による処理は行わない。
【選択図】図1
Description
(1)映像信号105の解像度が液晶表示パネル124の解像度と一致する場合
ゲート回路109はゲートを開く。そして、この時入力されたデジタル映像信号105を、バイパスデータ117として表示タイミング生成回路120へ出力させる。表示タイミング生成回路120は、このバイパスデータ117のタイミングを調整した後表示データ121として液晶表示パネル124に出力する。またこれと併せて、同期信号103を表示タイミング信号122として、液晶表示パネル124に出力する。一方、フレーム/ラインメモリ制御回路112は、この場合(映像信号105の解像度が液晶表示パネル124の解像度と一致する場合)には、メモリアクセスを停止している。
(2)デジタル映像データ105の解像度が液晶パネル124の解像度よりも低
い場合
ゲート回路109はゲートを閉じる。従って、バイパスデータ117は出力されない。一方、フレーム/ラインメモリ制御回路112は、フレームメモリ110、ラインメモリ111に対して後述するライト/リード制御を実施する。該ライト/リード制御が実施されると、デジタル化映像信号105は拡大処理等が施された上で表示タイミング生成回路120に出力されることになる。以下、該ライト/リード制御を説明する。
102・・・アナログ映像信号
103・・・同期信号
104・・・A/D変換回路
105・・・デジタル映像信号
106・・・ドットクロック
107・・・解像度判定回路
108・・・解像度判定結果
109・・・ゲート回路
110・・・フレームメモリ
111・・・ラインメモリ
112・・・フレーム/ラインメモリ制御回路
113・・・フレームメモリ制御信号
114・・・ラインメモリ制御信号
115・・・フレームメモリリードデータ
116・・・ラインメモリリードデータ
117・・・バイパスデータ
118・・・拡大処理制御回路
119・・・拡大処理後の映像信号
120・・・表示タイミング生成回路
121・・・タイミング調整後の映像信号
122・・・表示用タイミング信号
123・・・メモリアクセス調停信号
124・・・液晶表示パネル
201・・・モード信号
202・・・基準クロック
203・・・演算モード信号
204・・・入力映像信号有効化回路
205・・・メモリ構成デコード回路
206・・・メモリ構成デコード信号
207・・・拡大演算デコード回路
208・・・拡大演算デコード信号
209・・・同期回路
210・・・同期化された入力水平同期信号
11・・・内部水平同期信号生成回路
212・・・出力水平同期信号
213・・・メモリアクセス調停回路
214・・・フレームメモリライト制御回路
215・・・フレームメモリリード制御回路
216・・・ラインメモリライト制御回路
17・・・ラインメモリリード制御回路
Claims (20)
- 映像信号を拡大して表示するコンピュータシステムにおいて、
前記映像信号及び水平同期信号を出力するための手段と、
前記出力するための手段から出力された前記映像信号をアナログからデジタルへ変換するための変換回路と、
デジタルの前記映像信号を格納可能なメモリと、
デジタルの前記映像信号を表示するための表示パネルと、
(前記表示パネルの解像度)/(前記出力するための手段から出力された前記映像信号の解像度)に応じて、デジタルの前記映像信号を非整数倍に拡大するための処理回路と、
前記出力するための手段から出力された前記水平同期信号に従って、デジタルの前記映像信号を前記メモリへ入力し、前記水平同期信号に同期した出力水平同期信号に従って、デジタルの前記映像信号を前記メモリから出力するための制御回路とを備え、
前記制御回路は、前記水平同期信号がM回発生しかつ前記出力水平同期信号がN回発生するごとに、前記出力水平同期信号を前記水平同期信号に同期化し、
N≠Mであり、
N/Mは、非整数であり、
N/Mは、(前記表示パネルの解像度)/(前記出力するための手段から出力された前記映像信号の解像度)に対応し、
前記出力水平同期信号の各期間は、前記水平同期信号の各期間のM/N倍であることを特徴とするコンピュータシステム。 - 請求項1のコンピュータシステムにおいて、
前記メモリは、1フレーム分の前記映像信号を格納可能であることを特徴とするコンピュータシステム。 - 請求項1のコンピュータシステムにおいて、
前記メモリは、2ライン分の前記映像信号を格納可能であることを特徴とするコンピュータシステム。 - 請求項1〜3の何れかのコンピュータシステムにおいて、
前記処理回路は、階調積分方式によって前記映像信号へ挿入すべきデータを生成することを特徴とするコンピュータシステム。 - 請求項1〜4の何れかのコンピュータシステムにおいて、
前記出力するための手段から出力された前記水平同期信号及び垂直同期信号に基づいて、前記表示パネルによって利用される表示タイミング信号を生成するためのタイミング生成回路を備え、
前記タイミング生成回路は、拡大後の前記映像信号を入力し、前記表示タイミング信号と共に前記映像信号を前記表示パネルへ出力することを特徴とするコンピュータシステム。 - 請求項5のコンピュータシステムにおいて、
前記タイミング生成回路は、前記水平同期信号を基準クロックに同期化するための同期化回路と、同期化された前記水平同期信号と当該生成回路内部で生成した内部水平同期信号とを合成することによって前記出力水平同期信号を生成する生成回路とを備えることを特徴とするコンピュータシステム。 - 請求項1〜6の何れかのコンピュータシステムにおいて、
前記出力するための手段から出力された前記水平同期信号及び垂直同期信号に基づいて、前記出力するための手段から出力された前記映像信号の解像度を判定する判定回路を備え、
前記処理回路は、前記判定回路の判定結果を用いて、(前記表示パネルの解像度)/(前記出力するための手段から出力された前記映像信号の解像度)に応じて、前記映像信号を非整数倍に拡大することを特徴とするコンピュータシステム。 - 請求項7のコンピュータシステムにおいて、
前記出力するための手段から出力された前記水平同期信号及び前記垂直同期信号と前記判定回路の判定結果とに基づいて、前記表示パネルによって利用される表示タイミング信号を生成するためのタイミング生成回路を備え、
前記タイミング生成回路は、拡大後の前記映像信号を入力し、前記表示タイミング信号と共に前記映像信号を前記表示パネルへ出力することを特徴とするコンピュータシステム。 - 請求項8のコンピュータシステムにおいて、
前記判定回路の判定結果により前記出力するための手段から出力された前記映像信号の解像度と前記表示パネルの解像度が一致する場合に、前記メモリ及び前記処理回路をバイパスして、前記映像信号を前記生成回路へ出力するためのバイパス回路を備えることを特徴とするコンピュータシステム。 - 請求項1〜9の何れかのコンピュータシステムにおいて、
前記処理回路は、前記メモリと前記表示パネルの間に接続され、
前記処理回路は、前記メモリから出力された前記映像信号を非整数倍に拡大することを特徴とするコンピュータシステム。 - 入力された映像信号を拡大して表示する表示装置において、
入力された前記映像信号をアナログからデジタルへ変換するための変換回路と、
デジタルの前記映像信号を格納可能なメモリと、
デジタルの前記映像信号を表示するための表示パネルと、
(前記表示パネルの解像度)/(入力された前記映像信号の解像度)に応じて、デジタルの前記映像信号を非整数倍に拡大するための処理回路と、
前記映像信号に伴って入力された入力水平同期信号に従って、デジタルの前記映像信号を前記メモリへ入力し、前記入力水平同期信号に同期した出力水平同期信号に従って、デジタルの前記映像信号を前記メモリから出力するための制御回路とを備え、
前記制御回路は、前記入力水平同期信号がM回発生しかつ前記出力水平同期信号がN回発生するごとに、前記出力水平同期信号を前記入力水平同期信号に同期化し、
N≠Mであり、
N/Mは、非整数であり、
N/Mは、(前記表示パネルの解像度)/(入力された前記映像信号の解像度)に対応し、
前記出力水平同期信号の各期間は、前記入力水平同期信号の各期間のM/N倍であることを特徴とする表示装置。 - 請求項11の表示装置において、
前記メモリは、1フレーム分の前記映像信号を格納可能であることを特徴とする表示装置。 - 請求項11の表示装置において、
前記メモリは、2ライン分の前記映像信号を格納可能であることを特徴とする表示装置。 - 請求項11〜13の何れかの表示装置において、
前記処理回路は、階調積分方式によって前記映像信号へ挿入すべきデータを生成することを特徴とする表示装置。 - 請求項11〜14の何れかの表示装置において、
前記映像信号に伴って入力された前記入力水平同期信号及び垂直同期信号に基づいて、前記表示パネルによって利用される表示タイミング信号を生成するためのタイミング生成回路を備え、
前記タイミング生成回路は、拡大後の前記映像信号を入力し、前記表示タイミング信号と共に前記映像信号を前記表示パネルへ出力することを特徴とする表示装置。 - 請求項15の表示装置において、
前記タイミング生成回路は、前記入力水平同期信号を基準クロックに同期化するための同期化回路と、同期化された前記入力水平同期信号と当該生成回路内部で生成した内部水平同期信号とを合成することによって前記出力水平同期信号を生成する生成回路とを備えることを特徴とする表示装置。 - 請求項11〜16の表示装置において、
前記映像信号に伴って入力された前記入力水平同期信号及び垂直同期信号に基づいて、前記映像信号の解像度を判定する判定回路を備え、
前記処理回路は、前記判定回路の判定結果を用いて、(前記表示パネルの解像度)/(入力された前記映像信号の解像度)に応じて、前記映像信号を非整数倍に拡大することを特徴とする表示装置。 - 請求項17の表示装置において、
前記映像信号に伴って入力された前記入力水平同期信号及び前記垂直同期信号と前記判定回路の判定結果とに基づいて、前記表示パネルによって利用される表示タイミング信号を生成するためのタイミング生成回路を備え、
前記タイミング生成回路は、拡大後の前記映像信号を入力し、前記表示タイミング信号と共に前記映像信号を前記表示パネルへ出力することを特徴とする表示装置。 - 請求項18の表示装置において、
前記判定回路の判定結果により前記映像信号の解像度と前記表示パネルの解像度が一致する場合に、前記メモリ及び前記処理回路をバイパスして、前記映像信号を前記生成回路へ出力するためのバイパス回路を備えることを特徴とする表示装置。 - 請求項11〜19の何れかの表示装置において、
前記処理回路は、前記メモリと前記表示パネルの間に接続され、
前記処理回路は、前記メモリから出力された映像信号を非整数倍に拡大することを特徴とする表示装置。
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WO2012029228A1 (ja) * | 2010-08-31 | 2012-03-08 | パナソニック株式会社 | 表示制御装置及び表示制御方法 |
JP2014089314A (ja) * | 2012-10-30 | 2014-05-15 | Renesas Sp Drivers Inc | 表示制御装置及びデータ処理システム |
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2006
- 2006-03-13 JP JP2006066904A patent/JP4088649B2/ja not_active Expired - Lifetime
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JP2008203792A (ja) * | 2007-02-22 | 2008-09-04 | Victor Co Of Japan Ltd | 画素数変換装置 |
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