JP3863035B2 - ピクチャインピクチャ機能とフレーム速度変換とを同時に行うための映像処理装置及び映像処理方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は映像処理システムに係り、特にピクチャインピクチャ機能とフレーム速度変換とを同時に行うための映像処理装置及び映像処理方法に関する。
【０００２】
【従来の技術】
一般的なテレビでは、一つのディスプレイ装置に１チャネルの画面がディスプレイされる。しかし、ピクチャインピクチャ（Ｐｉｃｔｕｒｅ−Ｉｎ Ｐｉｃｔｕｒｅ：以下、ＰＩＰとする）機能を用いると一つのＴＶ画面に複数のチャネル画面をディスプレイすることができる。このように、ＰＩＰ機能は画面の一部に異なるチャネルの画面を同時にディスプレイする映像処理技法を言う。
【０００３】
従来はＰＩＰ機能を行うために、互いに非同期的に入力される映像データを保存するための二つのフレームメモリが利用された。従って、ＰＩＰ機能を行うための映像処理装置がフレームメモリにより大きくなるために、サイズ面で非効率な特性を示すことがある。
また、入力される映像信号のフレーム速度とディスプレイ装置のフレーム速度とが相異なる場合に、フレーム速度を合わせるためにフレーム速度変換装置が用いられる。従来のフレーム速度変換装置は、位相同期ループ（以下、ＰＬＬという。）を用いてフレームバッファクロックとして使用するクロックを入力信号の周波数に同期させることによりデータ損失を防止する。
しかし、ＰＬＬを使用すれば回路サイズが大きくなるだけではなく、フレームバッファ運用方法が複雑になるために効率的な方法と見なせない。
【０００４】
また、前述したＰＩＰ機能とフレーム変換速度とを同時に考慮する場合に、次のような問題点が生じうる。
例えば、入力ソースが２つであり、その入力信号は互いに同期が全く合わない非同期的なデータであると仮定する。この時、２つの入力信号を一つのディスプレイ装置にディスプレイさせようとすれば、２つの入力信号は互いに同期されねばならない。その上、ディスプレイ装置が物理的／技術的な特性上、多様な同期信号を生成できるマルチ同期機能を提供できない制約がある場合には、ディスプレイ装置が支援するフレーム速度に２つの入力信号を同時に変換させる機能が提供されねばならない。
【０００５】
例えば、液晶表示装置モニタの場合、ＳＸＧＡ級（１２８０＊１０２４）モニタは、物理的制約により出力ディスプレイ信号のフレーム速度が７５ＫＨｚ以内に制限される。また、ＵＸＧＡ級（１６００＊１２００）モニタは、６０Ｈｚ以内のフレーム速度に制限される。すなわち、このようなディスプレイ装置に、制限されたフレーム速度以上の入力信号をディスプレイしようとする場合には、入力信号に対するフレーム速度を下げねばならない。
【０００６】
また、２つの入力ソースのフレーム速度が異なり、ディスプレイ装置が一つである時は、ディスプレイ装置が許容するフレーム速度に入力ソースのフレーム速度を独立的に変換しなければならない。
しかし、従来はＰＩＰ機能とフレーム速度変換とを同時に行う場合に、２つの入力信号を同期させる過程が複雑になされ、その過程においてデータ損失が生じることがあり、フレームメモリの増加によりシステムサイズが大きくなるという問題点があった。
【０００７】
【発明が解決しようとする課題】
このような従来技術の課題に鑑みて、本発明は、メモリを効率的に運用することにより、一つのフレームバッファを用いてＰＩＰ機能を行うと同時に、簡単なデータ同期化回路を利用して入力信号と出力信号との同期が合わない状態でも、データ損失なしにフレーム速度変換を行える映像処理装置を提供することを目的とする。
また、本発明は、映像処理装置において行われるＰＩＰ機能とフレーム速度変換とを同時に行うための映像処理方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明によるＰＩＰ機能とフレーム速度変換とを同時に行うための映像処理装置は、相異なるチャネルを通じて印加される多数の非同期的な入力データを一つのディスプレイ装置にディスプレイし、入力データのフレーム速度をディスプレイ装置の出力フレーム速度に合わせて変換する映像処理装置において、入力バッファ部、データ同期化部、第１〜第３メモリ及びメモリ制御部を備える。
【０００９】
入力バッファ部は、２つ以上のチャネルを通じて外部から非同期的に入力される入力データを相異なる入力クロック信号によりバッファリングし、バッファリングされた結果を第１データ及び第１データイネーブル信号として出力する。データ同期化部は、入力クロック信号と第１データイネーブル信号に応答して入力バッファ部から印加される第１データを出力クロック信号に同期させ、同期されたデータをそれぞれの第１データイネーブル信号に応答して第２データと第２データイネーブル信号として出力する。第１メモリは、第２データを時間的にマルチプレクスして相異なる領域に保存し、第１メモリイネーブル信号に応答して保存されたデータを出力する。第２メモリは、第１メモリから出力されるデータを所定のフレームバッファ制御信号に応答して書込み及び読出しを行う。第３メモリは、第２メモリから出力されるデータを保存し、保存されたデータを第２メモリイネーブル信号に応答してディスプレイ信号として出力する。メモリ制御部は、第１メモリと第２メモリとの間のデータフローを制御するために第１メモリイネーブル信号を生成し、第１及び第２入力データとディスプレイ信号とのデータフレーム速度を制御するためにフレームバッファ制御信号を生成し、第２メモリと第３メモリとの間のデータフローを制御するために第２メモリイネーブル信号を生成することを特徴とする。
【００１０】
さらに、本発明によるＰＩＰ機能とフレーム速度変換とを同時に行うための映像処理方法は、相異なるチャネルを通じて印加される多数の非同期的な入力データを一つのディスプレイ装置にディスプレイし、入力データのフレーム速度をディスプレイ装置の出力フレーム速度に合わせて変換する映像処理方法であり、（ａ）乃至（ｅ）ステップを備える。（ａ）ステップは、多数の入力データをそれぞれの入力クロック信号によりバッファリングし、バッファリングされた各データを出力クロック信号に同期させる。（ｂ）ステップは、出力クロック信号に同期された多数の入力データをそれぞれの入力イネーブル信号に応答して第１メモリに保存する。（ｃ）ステップは、第１メモリの書込みアドレスと読出しアドレスとを比較して第１メモリに保存されたデータを第２メモリに保存するか否かを決定する。（ｄ）ステップは、多数の入力データのフレーム速度と出力ディスプレイ信号のフレーム速度とを比較して第２メモリのデータ書込み及び読出しを制御する。（ｅ）ステップは、第３メモリの書込みアドレスと読出しアドレスとを比較して第２メモリの出力データを第３メモリに保存するかを決定し、第３メモリに保存されたデータをディスプレイ装置に示すためのディスプレイ信号を出力する。
【００１１】
【発明の実施の形態】
以下、本発明によるＰＩＰ機能とフレーム速度変換とを同時に行うための映像処理装置及び映像処理方法に関し、添付図面を参照して次の通り説明する。
図１は、本発明の実施形態によるＰＩＰ機能とフレーム速度変換とを同時に行うための映像処理装置を説明するためのブロック図であり、第１入力バッファ１００、第２入力バッファ１０５、第１データ同期化部１１０、第２データ同期化部１１５、第１ＦＩＦＯ １２０、フレームバッファ１３０、第２ＦＩＦＯ １４０、メモリ制御部１５０及びカラースペース変換部１６０により構成される。
【００１２】
第１入力バッファ１００は第１チャネルを通じて印加される第１入力データＩＮ１を第１クロック信号ＣＫ＿Ｇに応答してバッファリングし、バッファリングした結果を第１データと第１データイネーブル信号として出力する。ここで、第１入力データＩＮ１は外部から印加されるグラフィックデータ、例えば、Ｒ、Ｇ、Ｂ信号であると仮定できる。
【００１３】
この時、第１クロック信号はグラフィック信号をバッファリングするためのグラフィッククロック信号ＣＫ＿Ｇであり、入力バッファ１００から出力される第１データと第１データイネーブル信号とは、それぞれ第１グラフィックデータＧＤＡＴＡ１と第１グラフィックイネーブル信号ＧＥＮ１となる。また、第１入力バッファ１００の出力データＧＤＡＴＡ１は、メモリ制御部１５０から出力される第１入力ブロッキング信号ＩＮ＿ＢＬＫ＿Ｇに応答してブロッキングされ、ブロッキングされた状態では第１データ同期化部１１０に印加されないように遮断する。
【００１４】
第２入力バッファ１０５は第２チャネルを通じて印加される第２入力データＩＮ２を第２クロック信号ＣＫ＿Ｖに応答してバッファリングし、バッファリングされた結果を第２データと第２データイネーブル信号として出力する。ここで、第２入力データは外部から印加するビデオ信号、例えば輝度信号Ｙと色差信号Ｕ／Ｖであると仮定できる。
【００１５】
このような場合に、第２クロック信号はビデオ信号をバッファリングするためのビデオクロック信号ＣＫ＿Ｖであり、第２入力バッファ１０５から出力する第２データと第２データイネーブル信号とは、それぞれ第１ビデオデータＶＤＡＴＡ１と第１ビデオイネーブル信号ＶＥＮ１となる。
また、第２入力バッファ１０５の出力データＶＤＡＴＡ１は、メモリ制御部１５０から出力する第２入力ブロッキング信号ＩＮ＿ＢＬＫ＿Ｖに応答してブロッキングされ、ブロッキングされた状態では第２データ同期化部１１５に印加されないように遮断する。
【００１６】
図１の実施形態では２つの入力バッファを利用する場合について示したが、設計方式により２つ以上利用できる。また、入力バッファ１００、１０５をまとめて１つの入力バッファ部とし、別の名称をつけてもよい。
図１の第１データ同期化部１１０には、グラフィッククロック信号ＣＫ＿Ｇと第１グラフィックイネーブル信号ＧＥＮ１とに応答して第１グラフィックデータＧＤＡＴＡ１を入力し、入力したデータを出力クロック信号ＣＫ＿Ｏに同期させる。また、第１データ同期化部１１０は、出力クロック信号ＣＫ＿Ｏに同期されたグラフィックデータを、遅延された第２ビデオイネーブル信号ＤＶＥＮに応答して第２グラフィックデータＧＤＡＴＡ２と第２グラフィックイネーブル信号ＧＥＮ２として出力する。
【００１７】
第２データ同期化部１１５には、第２入力バッファ１０５から出力される第１ビデオイネーブル信号ＶＥＮ１とビデオクロック信号ＣＫ＿Ｖとに応答して第１ビデオデータＶＤＡＴＡ１を入力し、入力したデータを出力クロック信号ＣＫ＿Ｏに同期させる。また、第２データ同期化部１１５は、出力クロック信号ＣＫ＿Ｏに同期されたビデオデータを第２ビデオデータＶＤＡＴＡ２と第２ビデオイネーブル信号ＶＥＮ２として出力する。
ここで、第２ビデオデータＶＤＡＴＡ２と第２ビデオイネーブル信号ＶＥＮ２とは、カラースペース変換部１６０に出力される。図１の第１及び第２データ同期化部１１０、１１５はまとめて一つのデータ同期化部とし、別の名称をつけることもできる。
【００１８】
カラースペース変換部１６０は、第２データ同期化部１１５から出力される第２ビデオデータＶＤＡＴＡ２をＲ／Ｇ／Ｂのグラフィックデータに変換し、変換されたデータＶＧＤＡＴＡを出力する。
また、カラースペース変換部１６０は、第２ビデオイネーブル信号ＶＥＮ２を所定時間遅延させ、遅延された信号ＤＶＥＮをそれぞれメモリ制御部１５０と第１データ同期化部１１０とに印加する。このようなカラースペース変換部１６０は選択的に利用され、システム設計方式により利用されないこともある。カラースペース変換部１６０においてグラフィックデータに変換されたビデオデータＶＧＤＡＴＡは第１ＦＩＦＯ １２０に印加される。
【００１９】
メモリ制御部１５０は、第１ＦＩＦＯ １２０とフレームバッファ１３０との間のデータフローを制御するために第１ＦＩＦＯイネーブル信号ＦＥＮ１を生成し、入力データと出力ディスプレイ信号とのフレーム速度を制御するためにフレームバッファ制御信号ＦＢＣＯＮを生成する。
また、メモリ制御部１５０は、フレームバッファ１３０と第２ＦＩＦＯ １４０との間のデータフローを制御するために第２ＦＩＦＯイネーブル信号ＦＥＮ２を生成する。このような動作のために、メモリ制御部１５０は第１ＦＩＦＯ制御部１５２、フレームバッファ制御部１５４及び第２ＦＩＦＯ制御部１５６より構成される。
【００２０】
具体的に、第１ＦＩＦＯ制御部１５２は、第１データ同期化部１１０から出力される第２グラフィックイネーブル信号ＧＥＮ２、遅延された第１ビデオイネーブル信号ＤＶＥＮ及び第１フレームデータイネーブル信号ＦＤＥＮ１に応答して第１ＦＩＦＯイネーブル信号ＦＥＮ１を生成する。
また、第１ＦＩＦＯ制御部１５２は、第１ＦＩＦＯ １２０の書込みアドレスと読出しアドレスとを生成し、書込み／読出しアドレス間のアンダフロー、その結果により第１ＦＩＦＯ １２０のデータ書込み及び読出しを制御する。この時、書込みアドレスと読出しアドレスとの生成は循環的なアドレシングによりなされる。
【００２１】
また、アンダフローはフレームバッファ制御部１５４に入力され、フレームバッファ制御部１５４からそれに相応する第１フレームデータイネーブル信号ＦＤＥＮ１を入力されて第１ＦＩＦＯイネーブル信号ＦＥＮ１が生成される。ここで、第１フレームデータイネーブル信号ＦＤＥＮ１は、フレームバッファ１３０の書込み区間と読出し区間とを示す信号、及び書込み区間においてグラフィックデータ及びビデオデータの書込み区間を示す信号と言える。
【００２２】
フレームバッファ制御部１５４は、フレームバッファ１３０に入力される入力データと出力ディスプレイ信号とのフレーム速度を比較し、比較された結果に応答して第１及び第２入力バッファのデータをブロッキングする入力ブロッキング信号ＩＮ＿ＢＬＫ＿Ｇ、ＩＮ＿ＢＬＫ＿Ｖを生成して第１及び第２入力バッファ１００、１０５に印加する。
また、フレームバッファ制御部１５４は、第１ＦＩＦＯ制御部１５２から検出されるアンダフロー、及び第２ＦＩＦＯ制御部１５６から検出されるオーバフローにより第１及び第２フレームデータイネーブル信号ＦＤＥＮ１、ＦＤＥＮ２及びフレームバッファ制御信号ＦＢＣＯＮを生成する。
【００２３】
フレームバッファ制御部１５４にて行われる具体的なフレーム速度変換に関しては図５を参照して具体的に説明される。また、フレームバッファ制御部１５４は、フレームバッファ１３０から第２ＦＩＦＯ １４０へのデータ読出し時点にＦＤＥＮ２を活性化して第２ＦＩＦＯ １４０にデータが保存される。
第２ＦＩＦＯ制御部１５６は、第２フレームデータイネーブル信号ＦＤＥＮ２と出力イネーブル信号ＯＵＴ＿ＥＮとに応答して第２ＦＩＦＯイネーブル信号ＦＥＮ２を生成する。また、第２ＦＩＦＯ制御部１５６は、第２ＦＩＦＯ １４０の書込みアドレスと読出しアドレスとを生成し、書込みアドレスと読出しアドレスとの間のオーバフローを検出し、その結果により第２ＦＩＦ０１４０のデータ書込み及び読出しを制御する。
【００２４】
ここで、出力イネーブル信号ＯＵＴ＿ＥＮはタイミング発生回路（図示せず）から生成される信号であり、出力ディスプレイフォーマットに合わせて第２ＦＩＦＯ １４０からデータを出力する。例えば、出力ディスプレイフォーマットは水平ライン数及び垂直ライン数などの情報を考慮して決定されうる。
第１ＦＩＦＯ １２０は、相異なる保存領域を備え、第１ＦＩＦＯ制御部１５２から出力される第１ＦＩＦＯイネーブル信号ＦＥＮ１と出力クロック信号ＣＫ＿Ｏとに応答して、第１データ同期化部１１０から入力されるグラフィックデータＧＤＡＴＡ２、及びカラースペース変換部１６０から出力される変換されたビデオデータＶＧＤＡＴＡをそれぞれの領域に排他的に保存する。ここで、第１ＦＩＦＯ １２０から出力されるデータはＦＤＡＴＡ１と表示される。
【００２５】
フレームバッファ１３０は、フレームバッファ制御部１５４から出力されるフレームバッファ制御信号ＦＢＣＯＮと出力クロック信号ＣＫ＿Ｏとに応答して第１ＦＩＦＯ １２０の出力データＦＤＡＴＡ１を保存し、保存されたデータを出力する。
この時、フレームバッファ１３０から出力されるデータはＦＢＤＡＴＡとして表示される。フレームバッファ１３０は、入力される映像データの少なくとも１フレーム以上のデータを保存できるメモリとして実現されうる。
【００２６】
第２ＦＩＦＯ １４０は、フレームバッファ１３０の出力データＦＢＤＡＴＡを入力し、第２ＦＩＦＯ制御部１５６から出力される第２ＦＩＦＯイネーブル信号ＦＥＮ２に応答してデータを出力する。この時、第２ＦＩＦＯ １４０から出力されるデータはＦＤＡＴＡ２と表示され、出力端子ＯＵＴを通じてディスプレイ信号として出力される。
【００２７】
図１を参照すれば、点線を基準として左側のブロックは非同期信号の経路を示し、右側のブロックは出力クロック信号ＣＫ＿Ｏに同期された信号の経路を示す。
図２は図１に示された装置の第１データ同期化部１１０を説明するためのブロック図である。図２を参照すれば、第１データ同期化部１１０は、書込みアドレスカウンタ２００、デマルチプレクサ２１０、並列バッファ２２０、マルチプレクサ２３０、読出しアドレスカウンタ２４０、周波数変換モジュール２５０、アンダフロー検出部２６０及びグラフィックイネーブル信号発生部２７０より構成される。
【００２８】
書込みアドレスカウンタ２００は、グラフィッククロック信号ＣＫ＿Ｇと第１グラフィックイネーブル信号ＧＥＮ１とに応答して、並列バッファ２２０の書込みアドレスをカウントし、カウントされた書込みアドレスＣＮＴ＿ＷＡＤＤを出力する。
デマルチプレクサ２１０は、書込みアドレスカウンタ２００から出力されるカウントされた書込みアドレスＣＮＴ＿ＷＡＤＤに応答して入力されたデータをデマルチプレクスし、並列バッファ２２０の該当レジスタに選択的に出力する。
【００２９】
並列バッファ２２０は、ｎ個の並列レジスタ２２０＿１〜２２０＿ｎより構成され、デマルチプレクサ２１０でデマルチプレクスされたデータＤ１〜Ｄｎを保存する。図２に示されたように、入力される第１グラフィックデータＧＤＡＴＡ１は、グラフィッククロック信号ＣＫ＿Ｇにより、並列レジスタ２２０＿１〜２２０＿ｎのうちの該当レジスタに保存される。
【００３０】
周波数変換モジュール２５０は、カウントされた書込みアドレスＣＮＴ＿ＷＡＤＤの周波数領域を出力クロック信号ＣＫ＿Ｏの領域に変換し、その結果を周波数変換された書込みアドレスＦＣ＿ＷＡＤＤとして出力する。周波数変換モジュール２５０の動作に関しては図３を参照して詳細に説明する。
読出しアドレスカウンタ２４０は、出力クロック信号ＣＫ＿Ｏと第２グラフィックイネーブル信号ＧＥＮ２とに応答して並列バッファ２２０の読出しアドレスをカウントし、カウントされた読出しアドレスＣＮＴ＿ＲＡＤＤを出力する。
【００３１】
アンダフロー検出部２６０は、読出しアドレスカウンタ２４０でカウントされた読出しアドレスＣＮＴ＿ＲＡＤＤと、周波数変換された書込みアドレスＦＣ＿ＷＡＤＤとを入力して並列バッファ２２０に対するアンダフロー検出信号ＵＮＤを求める。
グラフィックイネーブル信号発生部２７０は、検出されたアンダフロー検出信号ＵＮＤに応答して第２グラフィックイネーブル信号ＧＥＮ２を生成する。望ましくは、アンダフロー検出信号ＵＮＤと、遅延された第２ビデオイネーブル信号ＤＶＥＮとを論理演算して、第２グラフィックイネーブル信号ＧＥＮ２を生成する。
【００３２】
このような動作のために、グラフィックイネーブル信号発生部２７０はインバータ２７２、２７６及びアンドゲート２７４より構成される。インバータ２７２はアンダフロー検出部２６０から検出されるアンダフロー検出信号ＵＮＤを反転し、反転した信号を出力する。
インバータ２７６は遅延された第２ビデオイネーブル信号ＤＶＥＮを反転し、反転した信号を出力する。ＡＮＤゲート２７４はインバータ２７２の出力信号とインバータ２７６の出力信号との論理積をもとめ、その結果を第２グラフィックイネーブル信号ＧＥＮ２として出力する。
マルチプレクサ２３０は並列バッファ２２０の各レジスタ２２０＿１〜２２０＿ｎから出力されるデータを入力し、読出しアドレスカウンタ２４０から出力されるカウントされた読出しアドレスＣＮＴ＿ＲＡＤＤに応答して第２グラフィックデータＧＤＡＴＡ２として選択的に出力する。
【００３３】
以下、図２の第１データ同期化部１１０の動作について、より具体的に説明する。まず、第１入力バッファ１００を通じて第１グラフィックイネーブル信号ＧＥＮ１が印加されれば、書込みアドレスカウンタ２００は入力クロック信号ＣＫ＿Ｇに応答して順次並列バッファ２２０の書込みアドレスをカウントする。この時、カウントされた書込みアドレスＣＮＴ＿ＷＡＤＤに応答して、デマルチプレクサ２１０から出力されるデータが並列バッファ２２０の該当レジスタに保存される。
【００３４】
この時、カウントされた書込みアドレスＣＮＴ＿ＷＡＤＤは、周波数変換されてＦＣ＿ＷＡＤＤとして生成され、周波数変換された書込みアドレスＦＣ＿ＷＡＤＤと、カウントされた読出しアドレスＣＮＴ＿ＲＡＤＤとに応答してアンダフロー検出信号ＵＮＤが検出される。
すなわち、読出しアドレスが増える間、書込みアドレスの増加速度が遅くて並列バッファ２２０からこれ以上出力するデータがない場合、アンダフロー検出信号ＵＮＤは所定レベル、例えば、ハイレバルに設定される。このような場合には、グラフィックイネーブル信号発生部２７０から生じる第２グラフィックイネーブル信号ＧＥＮ２はローレベルになる。
【００３５】
従って、第１データ同期化部１１０からマルチプレクサ２３０を通じて第１ＦＩＦＯ １２０に出力されるデータは無効データと見なされる。しかし、アンダフロー検出信号ＵＮＤが検出されずローレベルに設定されれば、遅延された第２ビデオイネーブル信号ＤＶＥＮが、ローレベルになる時にグラフィックイネーブル信号ＧＥＮ２はハイレバルにイネーブルされる。
従って、読出しアドレスカウンタ２４０がイネーブルされて、マルチプレクサ２３０を通じて第１ＦＩＦＯ １２０に出力されるグラフィックデータは有効データと見なされる。
【００３６】
図３（ａ）〜図３（ｊ）は、図２に示された周波数変換モジュール２５０の動作を説明するための波形図であり、図３（ａ）は入力クロック信号（例えば、グラフィッククロック信号）を示し、図３（ｂ）は並列バッファ２２０の書込みアドレスＷＡＤＤを示し、図３（ｃ）は偶数書込みアドレスＷＡＤＤ＿Ｅを示す。
また、図３（ｄ）は奇数書込みアドレスＷＡＤＤ＿Ｏを示し、図３（ｅ）はグラフィッククロック信号ＣＫ＿Ｇにより生成される選択信号ＳＥＬ＿Ｉを示し、図３（ｆ）は出力クロック信号ＣＫ＿Ｏを示し、図３（ｇ）は出力クロック信号ＣＫ＿Ｏに同期された偶数書込みアドレスＷＡＤＤ＿ＥＯを示し、図３（ｈ）はＣＫ＿Ｏに同期された奇数書込みアドレスＷＡＤＤ＿ＯＯを示し、図３（ｉ）はＣＫ＿Ｏに同期された選択信号ＳＥＬ＿ＩＯを示し、図３（ｊ）は周波数変換された書込みアドレスＦＣ＿ＷＡＤＤを示す。
【００３７】
図３を参照し、図２の周波数変換モジュール２５０の動作を説明すれば、図３（ｂ）に示されたグラフィッククロック信号ＣＫ＿Ｇに同期された書込みアドレスＷＡＤＤは、それぞれ図３（ｃ）の偶数書込みアドレスＷＡＤＤ＿Ｅと、図３（ｄ）の奇数書込みアドレスＷＡＤＤ＿Ｏとに分けられる。
出力クロック信号ＣＫ＿Ｏが図３（ｆ）のように入力されるとする時、図３（ｅ）の選択信号ＳＥＬ＿Ｉは出力クロック信号ＣＫ＿Ｏに同期されて図３（ｉ）のＳＥＬ＿ＩＯのように生成される。この時、ＣＫ＿Ｏに同期された偶数書込みアドレスと奇数書込みアドレスとはそれぞれ図３（ｇ）と図３（ｈ）のＷＡＤＤ＿ＥＯ及びＷＡＤＤ＿ＯＯのように示される。
【００３８】
例えば、Ｖ１〜Ｖ３時点でのように、タイミング違反が生じれば、それぞれのアドレスＷＡＤＤ＿ＥＯ、ＷＡＤＤ＿ＯＯと選択信号ＳＥＬ＿ＩＯとはａ〜ｃでのように不正確に表現されるおそれがある。
ここで、図３（ｉ）の選択信号ＳＥＬ＿ＩＯがローレベルならば、奇数書込みアドレスＷＡＤＤ＿ＯＯが出力され、選択信号ＳＥＬ＿ＩＯがハイレバルならば偶数書込みアドレスＷＡＤＤ＿ＥＯが出力されるように実現された場合を仮定する。
【００３９】
すなわち、Ｖ１及びＶ２時点により各ａ、ｂ区間が不正確であるとしても、ａ区間においてＳＥＬ＿ＩＯはローレベルであり、ｂ区間ではＳＥＬ＿ＩＯがハイレバルになるので変換された書込みアドレスＦＣ＿ＷＡＤＤは正常に出力されうる。
また、Ｖ３時点で図３（ｉ）の選択信号ＳＥＬ＿ＩＯのｃ区間から出力される図３（ｊ）のアドレスＤは、偶数であっても奇数であってもよい。すなわち、変換された書込みアドレスＦＣ＿ＷＡＤＤは、アドレス３または４になってもよい。
【００４０】
図４は図１の第２データ同期化部１１５を説明するための図面である。第２データ同期化部１１５は図２に示された第１データ同期化部１１０とほとんど類似の構造を有するが、出力端の構造においてだけ差がある。従って、同じ構成要素は省略してアンダフロー検出部３０とビデオイネーブル信号発生部３２とだけ図４に示される。
【００４１】
図４を参照すれば、ビデオイネーブル信号発生部３２は、アンダフロー検出部３０から検出されるアンダフロー検出信号ＵＮＤを反転させるインバータ３４より構成される。すなわち、インバータ３４は、図４のアンダフロー検出部３０から検出されるアンダフロー信号ＵＮＤを反転し、その結果を第２ビデオイネーブル信号ＶＥＮ２として出力する。
具体的に示されていないが、第２ビデオイネーブル信号ＶＥＮ２はビデオ信号のための読出しアドレスカウンタ（図示せず）に入力され、同時にカラースペース変換部１６０を通じて遅延されたビデオイネーブル信号ＤＶＥＮとして出力される。
【００４２】
このように、図２乃至図４において説明された第１及び第２データ同期化部１１０、１１５で、第２ビデオイネーブル信号ＶＥＮ２がイネーブルされた状態ならば、ビデオデータＶＤＡＴＡ２が第１ＦＩＦＯ １２０に入力される時点である。この時、第２グラフィックイネーブル信号ＧＥＮ２はイネーブルされない。従って、第２グラフィックデータＧＤＡＴＡ２は第１ＦＩＦＯ １２０に入力されずに、並列バッファ２２０に保存されている状態を示す。
【００４３】
一方、第２グラフィックイネーブル信号ＧＥＮ２がイネーブルされれば、並列バッファ２２０に保存されていたグラフィックデータが第１ＦＩＦＯ １２０に入力される。この時、第２ビデオイネーブル信号ＶＥＮ２は活性化されないために、ビデオデータは第１ＦＩＦＯ １２０に入力されずに、並列バッファ２２０に保存された状態を保持する。
【００４４】
図５は、図１に示された装置において行われるＰＩＰ機能と、フレーム速度変換とを同時に行うための映像処理方法を説明するためのフローチャートである。図１〜図５を参照して本発明による映像処理装置の動作及びその方法について詳細に説明する。
まず、図５を参照すればＰＩＰ機能を行う時に、相異なるチャネルを通じてそれぞれの入力クロック信号ＣＫ＿Ｇ、ＣＫ＿Ｖにより入力される第１及び第２入力データＩＮ１、ＩＮ２をバッファリングし、バッファリングされた各データを出力クロック信号ＣＫ＿Ｏに同期させる（ステップ５００）。
すなわち、ステップ５００は、図１の第１及び第２入力バッファ１００、１０５と第１及び第２データ同期化部１１０、１１５において行われるステップであり、第１及び第２入力データＩＮ１、ＩＮ２はそれぞれグラフィックデータとビデオデータとなる。
【００４５】
図１を参照すれば、バッファリングされたデータＧＤＡＴＡ１、ＶＤＡＴＡ１は、それぞれグラフィック及びビデオイネーブル信号ＧＥＮ１、ＶＥＮ１と共に第１及び第２同期化部１１０、１１５に印加される。
すなわち、それぞれの入力クロック信号に同期されるグラフィック信号またはビデオ信号は、図２乃至図４において説明された過程でのように、第１及び第２同期化部１１０、１１５で出力クロック信号ＣＫ＿Ｏに同期され、それぞれＧＤＡＴＡ２またはＶＤＡＴＡ２として出力される。
【００４６】
ステップ５００後に、出力クロック信号に同期されたグラフィックデータまたはビデオデータは、それぞれの入力イネーブル信号ＧＥＮ２、ＤＶＥＮに応答して第１ＦＩＦＯ １２０に保存される（ステップ５１０）。
ステップ５１０を具体的に説明すれば、まず、第１入力データ、すなわち、グラフィックデータＧＤＡＴＡ２に対する第２グラフィックイネーブル信号ＧＥＮ２が活性化（アクティブ化）されたか否か判断される（ステップ５１２）。
第２グラフィックイネーブル信号ＧＥＮ２が活性化された場合は、出力クロック信号ＣＫ＿Ｏに同期されたグラフィックデータＧＤＡＴＡ２が第１ＦＩＦＯ １２０に保存される（ステップ５１４）。
【００４７】
一方、ステップ５１２において、第２グラフィックイネーブル信号ＧＥＮ２が活性化されなかった場合は、第２ビデオイネーブル信号ＶＥＮ２が活性化されたか否か判断される（ステップ５１６）。
ステップ５１６において、第２ビデオイネーブル信号ＶＥＮ２が活性化されていれば、出力クロック信号ＣＫ＿Ｏに同期された第２ビデオデータＶＤＡＴＡ２が第１ＦＩＦＯ １２０に保存される（ステップ５１８）。この時、第１ＦＩＦＯ １２０の書込みアドレスと読出しアドレスとから、データの書込みと読出しとが行われる。
【００４８】
この時、第１ＦＩＦＯ １２０の書込みアドレスと読出しアドレスとの間の関係を比較して、第１ＦＩＦＯ １２０のデータがフレームバッファ１３０に保存されるかが決定される（ステップ５２０）。具体的には、第１ＦＩＦＯ １２０の書込みアドレスと読出しアドレスとの間のアンダフローが生じているか否か判断される（ステップ５２２）。
ステップ５２２において、アンダフローを求める過程は次の通りなされる。例えば、第１ＦＩＦＯ １２０の書込みアドレスが読出しアドレスより大きい場合に、次の条件（ここでは、数式１という）を満足するならばアンダフローが生じると見なされる。
【００４９】
ＷＡＤＤ Ｆ１−ＲＡＤＤ Ｆ１＜ＴＨ１ …（数式１）
ここで、ＷＡＤＤ＿Ｆ１は第１ＦＩＦＯ １２０の書込みアドレスを示し、ＲＡＤＤ＿Ｆ１は第１ＦＩＦＯ １２０の読出しアドレスを示し、ＴＨ１はユーザが任意に設定できるスレショルド値を示す。
【００５０】
従って、書込みアドレスＷＡＤＤ＿Ｆ１が読出しアドレスより大きい状態で、書込みアドレスと読出しアドレスとの差がスレショルドＴＨ１より小さな場合には、第１ＦＩＦＯ制御部１５２でアンダフローが生じると判断してアンダフローをハイレベルに設定する。
すなわち、アンダフローが生じると判断されれば、第１ＦＩＦＯ １２０のデータをフレームバッファ１３０に出力しない（ステップ５２６）。具体的には、フレームバッファ制御部１５４は、第１ＦＩＦＯ制御部１５２からアンダフローを受信し、データイネーブル信号ＦＤＥＮ１を第１ＦＩＦＯ制御部１５２に出力して、第１ＦＩＦＯ １２０からのデータ出力を中止する。
【００５１】
しかし、その差がスレショルドＴＨ１より大きいならば、アンダフローを生じずにローレベルに保持する。すなわち、アンダフローが生じないと判断されれば、第１ＦＩＦＯ １２０のデータはフレームバッファ１３０に保存される（ステップ５２４）。
ここで、第１ＦＩＦＯ １２０に保存されたグラフィックデータが保存されるかビデオデータが保存されるかは、フレームバッファ制御部１５４から出力される第１フレームデータイネーブル信号ＦＤＥＮ１により決定される。
また、第１ＦＩＦＯ １２０の書込みアドレスが、読出しアドレスより大きくない場合について、次の条件（ここでは、数式２という）を満足する場合にもアンダフローが検出されると判断される。
【００５２】
Ｎ１＋ＷＡＤＤ Ｆ１−ＲＡＤＤ Ｆ１＜ＴＨ１ …（数式２）
ここで、Ｎ１は第１ＦＩＦＯ １２０のアドレスサイズを示す。言い換えれば、グラフィックデータの場合には第１ＦＩＦＯ １２０のうち、グラフィックデータ領域のアドレスサイズを言い、ビデオデータの場合には第１ＦＩＦＯ １２０のうちビデオデータ領域のアドレスサイズを言う。
【００５３】
すなわち、数式２を参照すれば、第１ＦＩＦＯ １２０の書込みアドレスＷＡＤＤ＿Ｆ１と、読出しアドレスＲＡＤＤ＿Ｆ１との差に、第１ＦＩＦＯ １２０のアドレスサイズＮ１を加算した値がスレショルドＴＨ１より小さければ、アンダフローが生じると判断される。
この時、図５のステップ５２６が実行される。その以外の場合についてはアンダフローが生じないと判断されて図５のステップ５２４が実行される。このように、ステップ５２０において生じる数式１、２のアンダフローはグラフィックデータとビデオデータとに共通して適用されうる。
【００５４】
ステップ５２０において行われる第１ＦＩＦＯ １２０とフレームバッファ１３０との間のデータフローは、図６を参照して詳細に説明されうる。
図６を参照すれば、ＶＧ＿ＤＥＬＩＭＩＴはビデオデータとグラフィックデータ領域とを区分するための保存先アドレスを示す。前述のように、第１ＦＩＦＯ１２０にはグラフィックデータとビデオデータとが互いに排他的に入力されるので、グラフィックデータとビデオデータとの保存領域が区分される。
【００５５】
従って、グラフィックデータとビデオデータとについてのそれぞれの書込みアドレスの生成も独立的になされる。図６の６２は第１ＦＩＦＯ １２０のビデオデータ入力を示し、６４は第１ＦＩＦＯ １２０のビデオデータ出力を示す。また、６６は第１ＦＩＦＯ １２０のグラフィックデータ入力を示し、６８は第１ＦＩＦＯ １２０のグラフィックデータ出力を示す。すなわち、ＰＩＰを実現しつつディスプレイ装置に合うフレーム速度変換を行うためには、グラフィッククロック信号ＣＫ＿Ｇに同期されて入力されるグラフィックデータ６６の速度と、ビデオクロック信号ＣＫ＿Ｖに同期されて入力されるビデオデータ６２の速度とを足したものを受容できるように出力クロック信号ＣＫ＿Ｏの周波数が決定されねばならない。
【００５６】
また、区間ＴＰはフレームバッファ１３０のデータ読出し／書込み周期を示し、区間ＴＷは第１ＦＩＦＯ １２０においてフレームバッファ１３０にデータが保存される書込み周期を示し、区間ＴＲはフレームバッファ１３０から第２ＦＩＦＯ １４０にデータが出力されるデータ読出し周期を示す。ＴＧとＴＶとはそれぞれグラフィックデータの書込み周期とビデオデータの書込み周期とを示し、第１ＦＩＦＯ １２０内でタイムシェアリングにより排他的に使われる。
第１ＦＩＦＯ １２０のサイズはＴＷとＴＲとの周期により決定され、第１ＦＩＦＯ １２０においてＶＧ＿ＤＥＬＩＭＩＴは、グラフィックデータとビデオデータとの入力６２、６６の速度により決定される。
【００５７】
図６を参照すれば、ＵＮＦ１はグラフィックデータ領域でアンダフローが検出される場合を示し、ＵＮＦ２はビデオデータ領域でアンダフローが検出される場合を示す。例えば、フレームバッファ１３０から第１ＦＩＦＯ １２０に保存されたグラフィックデータを読出す時、入力データの速度より出力データの速度が先立つならば第１ＦＩＦＯ制御部１５２からフレームバッファ制御部１５４にアンダフロー、望ましくは、ＵＮＦ１を出力する。従って、フレームバッファ１３０がそれ以上データを要求しないようにフレームバッファ制御部１５４に知らせる。
【００５８】
前述のように、第１フレームデータイネーブル信号ＦＤＥＮ１はＴＷ、ＴＲを示す区間設定信号と、ＴＧ、ＴＶを示す区間設定信号とが含まれる。従って、アンダフローが生じれば、ＴＷを示す区間設定信号はディスエーブルされて第１ＦＩＦＯ １２０からフレームバッファ１３０にそれ以上データが出力されない。ビデオデータに対するアンダフローＵＮＦ２が生じる場合にも、同じ方式で動作する。
【００５９】
また、図５を参照すると、ステップ５２０において第１ＦＩＦＯ １２０からフレームバッファ１３０へのデータ入出力がなされれば、保存されたグラフィックデータまたはビデオデータの入力フレーム速度と、出力ディスプレイ信号のフレーム速度とを比較した結果により、フレームバッファ１３０のデータ書込み及び読出しが制御される（ステップ５３０）。
【００６０】
具体的には、グラフィックデータまたはビデオデータの入力フレーム速度がディスプレイ信号のフレーム速度より速いかが判断される（ステップ５３２）。
ここで、グラフィックデータまたはビデオデータのフレーム速度が、ディスプレイ信号のフレーム速度より速いと判断されれば、フレームバッファ制御部１５４は第１及び第２入力バッファ１００、１０５に入力ブロッキング信号ＩＮ＿ＢＬＫ＿Ｇ、ＩＮ＿ＢＬＫ＿Ｖを出力する。
【００６１】
従って、第１及び第２入力バッファ１００、１０５を制御してグラフィックデータまたはビデオデータの１フレームをブロッキングすることにより、第１及び第２データ同期化部１１０、１１５にデータが入力されないように制御される（ステップ５３４）。
例えば、フレームバッファ制御部１５４で生じる第１入力ブロッキング信号ＩＮ＿ＢＬＫ＿Ｇまたは第２入力ブロッキング信号ＩＮ＿ＢＬＫ＿Ｖは、次の式（ここでは、数式３という）による条件により発生如何が決定される。
【００６２】
Ｍ−Ｆ＋Ｐｉ＋ＲＵ ｆｒ＞Ｆ …（数式３）
ここで、Ｍは保存可能な全体フレームバッファ１３０サイズを示し、Ｆは１フレームのイメージサイズを示し、Ｐｉはフレームバッファ１３０で１フレームデータの入力が始まる時に現在読出しているフレームデータの位置をライン単位の値として表示したものである。
また、Ｒ＿ｆｒは出力フレーム速度／入力フレーム速度を示す。従って、数式３の条件を満足するならば、フレームバッファ制御部１５４で入力ブロッキング信号ＩＮ＿ＢＬＫ＿ＧまたはＩＮ＿ＢＬＫ＿Ｖがイネーブルされずにローレベルに保持される。
【００６３】
第１入力ブロッキング信号ＩＮ＿ＢＬＫ＿Ｇがローレベルということは正常な状態を示す。すなわち、フレームバッファ１３０に保存された任意のフレームデータが読出しされる間、次のフレームデータが高速度でフレームバッファ１３０に書込まれても、読出し中のデータに追いついてデータが崩れる現象が生じない条件を言う。
【００６４】
しかし、数式３を満足しないあらゆる条件で第１入力ブロッキング信号ＩＮ＿ＢＬＫ＿Ｇはハイレバルに活性化され、図１の第１入力バッファ１００から第１データ同期化部１１０にデータが出力されることを防止する。
従って、第１データ同期化部１１０と第１ＦＩＦＯ １２０とを通じてフレームバッファ１３０にデータが入力されない。よって、フレーム速度によりフレームバッファ１３０内でデータが崩れる現象を防止することができる。
【００６５】
図７（ａ）及び図７（ｂ）は、図１に示された装置においてフレームバッファの動作を説明するための図面である。図７（ａ）を参照すれば、現在読出しフレームの開始時点から、次の入力フレームが始まる時の読出し時点までの区間がＰｉと示される。また、次の入力フレームの開始時点から現在読出しフレームの開始時点までの区間がＭ−Ｆと示される。また、次の入力フレームが始まる時の読出し時点から、次の入力フレームが終了する時に予測される読出し時点の区間はＲ＿ｆｒと示される。
【００６６】
再び、図５を参照すれば、ステップ５３２においてグラフィック／ビデオデータのフレーム速度がディスプレイ信号のフレーム速度より速くないと判断されれば、入力データのフレーム速度がディスプレイ信号のフレーム速度より遅いか否かが判断される（ステップ５３６）。
ステップ５３６において、グラフィック／ビデオデータのフレーム速度が出力フレーム速度より遅くないと判断されれば、ステップ５２４を行う。しかし、入力フレーム速度が出力信号のフレーム速度より遅いと判断されれば、フレームバッファ１３０に保存されたグラフィックまたはビデオデータが１フレーム反復して読出される（ステップ５３８）。
【００６７】
すなわち、次の条件（ここでは、数式４という）をどちらも満足しているか否かの如何により、フレームデータを反復して読出すのかが決定される。
【数２】
【００６８】
すなわち、数式４の条件を満足する場合には、フレームデータを反復して読出すことを示す信号がイネーブルされない。しかし、数式４の条件を満足しない場合には、フレームバッファ制御信号ＦＢＣＯＮにより、フレームバッファ１３０は以前に出力されたデータの１フレームを反復して出力する。
ここで、フレームバッファ１３０のデータを反復して読出すことを示す信号をＲＥ＿ｒｅａｄとし、フレームバッファ制御信号ＦＢＣＯＮに含まれていると仮定すれば、数式４が満足される時にＲＥ＿ｒｅａｄはローレベルになる。
【００６９】
従って、フレームバッファ１３０から現在出力されるフレームデータの次のアドレスに該当するデータが連続して出力される。しかし、ＲＥ＿ｒｅａｄがハイレバルならば、フレームバッファ１３０から以前に出力されたデータが再読出されることが分かる。フレームバッファ１３０に保存されたデータの再読出し動作は図７（ｂ）を参照して説明できる。
【００７０】
図７（ｂ）を参照すれば、以前の書込みフレームの開始時点から、次の読出しフレームが始まる時の書込み時点間の区間がＭ−Ｆと示され、以前の書込みフレームの開始時点から、次の読出しフレームが終了する時に予測される書込み時点までの区間が１／Ｒ＿ｆｒ（すなわち、入力フレーム速度／出力フレーム速度）と示される。また、現在書込みフレームの開始時点（Ｆ−１）と、次の読出しフレームが始まる時の書込み時点間の区間がＰｉと示される。
【００７１】
ステップ５３０において説明された過程により、本発明では入／出力データに対するフレーム速度を上げたり下げたりする機能を有している。従って、本発明による映像処理装置及び映像処理方法は、フレーム速度変換時にユーザが所望のディスプレイ装置のフレーム速度をプログラマブルに実現できる。従って、入力データ特性や、出力ディスプレイ装置の制約に関係なく、安定的に表示することができるという利点を示す。
【００７２】
ステップ５３８後に、フレームバッファ１３０から出力されるデータは第２ＦＩＦＯ １４０に保存される。すなわち、第２ＦＩＦＯ １４０の書込みアドレスと読出しアドレスとの比較により、フレームバッファ１３０から第２ＦＩＦＯ １４０にデータを保存するか否か決定され、保存されたデータはディスプレイ信号として出力される（ステップ５４０）。
【００７３】
具体的には、第２ＦＩＦＯ １４０の書込み／読出しアドレス間にオーバフローが生じるか否かが判断される（ステップ５４２）。ここで、オーバフローは第２ＦＩＦＯ １４０に入力されるデータが出力データに先んじる現象を示し、第２ＦＩＦＯ １４０のアドレスにより発生の如何が判断される。ここで、オーバフロー発生の如何は、第２ＦＩＦＯ １４０の書込みアドレスが第２ＦＩＦＯ １４０の読出しアドレスより大きい場合に、次の数式（ここでは、数式５という）の条件を満足するか否かにより決定される。
【００７４】
Ｎ２＋ＲＡＤＤ Ｆ２−ＷＡＤＤ Ｆ２＜ＴＨ２ …（数式５）
ここで、Ｎ２は第２ＦＩＦＯのアドレスサイズを示し、ＷＡＤＤ＿Ｆ２は第２ＦＩＦＯ １４０の書込みアドレスを示し、ＲＡＤＤ＿Ｆ２は第２ＦＩＦＯ １４０の読出しアドレスを示し、ＴＨ２はユーザにより設定されたスレショルド値を示す。
【００７５】
従って、ＲＡＤＤ＿Ｆ２とＮ２との和からＷＡＤＤ＿Ｆ２を引いた値がスレショルドＴＨ２より小さければ、オーバフローが生じると判断され、この時オーバフローはハイレバルになる。
しかし、数式５を満足しなければ、オーバフローは生じないと判断され、ローレベル状態を持つ。また、書込みアドレスＷＡＤＤ＿Ｆ２が読出しアドレスＲＡＤＤ＿Ｆ２より大きくない場合、次の条件（ここでは、数式６という）を満足すれば、オーバフローが生じると判断される。
【００７６】
ＲＡＤＤ Ｆ２−ＷＡＤＤ Ｆ２＜ＴＨ２ …（数式６）
すなわち、数式６に示したように、読出しアドレスＲＡＤＤ＿Ｆ２と書込みアドレスＷＡＤＤ＿Ｆ２との差がスレショルドＴＨ２より小さい場合、オーバフローが生じると判断される。しかし、数式６の条件を満足しなければ、オーバフローは生じずにローレベルに保持される。
【００７７】
数式５と数式６とを参照すると、ステップ５４２においてオーバフローが生じると判断されれば、フレームバッファ１３０に保存されたデータが第２ＦＩＦＯ１４０に出力されない（ステップ５４８）。しかし、ステップ５４２においてオーバフローが生じないと判断されれば、フレームバッファ１３０のデータは第２ＦＩＦＯ １４０に保存される（ステップ５４４）。
また、第２ＦＩＦＯ １４０に保存されたデータは、出力ディスプレイフォーマットに合わせてディスプレイ信号として出力される（ステップ５４６）。
【００７８】
図８は第２ＦＩＦＯ １４０のデータ入出力フローを説明するための図面である。図８を参照すれば、８２は第２ＦＩＦＯ １４０のデータ入力を示し、８４は第２ＦＩＦＯ １４０のデータ出力を示す。すなわち、フレームバッファ１３０のデータ読出し区間ＴＲでだけ第２ＦＩＦＯ １４０へのデータ読出しがなされ、他の区間では第２ＦＩＦＯ １４０にデータが入力されない。
【００７９】
フレームバッファ１３０から第２ＦＩＦＯ １４０にデータが読出される区間ＴＲで、フレームバッファ制御部１５４は第２フレームデータイネーブル信号ＦＤＥＮ２を活性化させて第２ＦＩＦＯ １４０にデータが入力されるように制御する。
しかし、区間ＴＲのうちでもオーバフローが生じる区間では、フレームバッファ制御部１５４から第２ＦＩＦＯ制御部１５６に印加されるＦＤＥＮ２を非活性化させることにより、フレームバッファ１３０から第２ＦＩＦＯ １４０にデータが入力されないようにする。
【００８０】
以上のような過程を通じてＰＩＰ機能を行いつつ、ディスプレイ装置のためのフレーム速度変換過程を同時に行うことができる。
本発明は図面に示された一実施形態を参考にして説明されたが、これらは例示的なものに過ぎず、本技術分野の当業者ならばこれから多様な変形及び均等な他実施形態が可能であるという点が理解される。従って、本発明の真の技術的保護範囲は登録請求範囲の技術的思想により決められねばならない。
【００８１】
【発明の効果】
本発明によれば、それぞれのＦＩＦＯ及びフレームバッファのメモリを効率的に運用するだけではなく、ＰＩＰ機能を行う時に一つのフレームバッファだけを使用することで、システムサイズ面での効率性を向上させることができる。
また、ＰＬＬを使用せずに簡単なデータ同期化回路を利用し、フレーム速度変換を行うことでデータの損失を防止しつつ、最小限のメモリを利用したフレーム速度変換を行うことができる。
また、本発明は、フレーム速度変換時にユーザが所望のディスプレイ装置のフレーム速度をプログラマブルに実現することにより多様な入力フォーマットを支援できる映像処理装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態である映像処理装置のブロック図。
【図２】本発明の実施形態である映像処理装置の第１データ同期化部のブロック図。
【図３】周波数変換モジュールの動作を説明するためのタイミング図。
【図４】本発明の実施形態である映像処理装置の第２データ同期化部のブロック図。
【図５】本発明の実施形態である映像処理方法を説明するためのフローチャート。
【図６】本発明の実施形態である映像処理装置の第１ＦＩＦＯのデータ入出力フローを説明する図。
【図７】本発明の実施形態である映像処理装置のフレームバッファの動作を表す図。
【図８】本発明の実施形態である映像処理装置の第２ＦＩＦＯのデータ入出力フローを説明する図。
【符号の説明】
１００ 第１入力バッファ
１０５ 第２入力バッファ
１１０ 第１データ同期化部
１１５ 第２データ同期化部
１２０ 第１ＦＩＦＯ
１３０ フレームバッファ
１４０ 第２ＦＩＦＯ
１５０ メモリ制御部
１５２ 第１ＦＩＦＯ制御部
１５４ フレームバッファ制御部
１５６ 第２ＦＩＦＯ制御部
【発明の属する技術分野】
本発明は映像処理システムに係り、特にピクチャインピクチャ機能とフレーム速度変換とを同時に行うための映像処理装置及び映像処理方法に関する。
【０００２】
【従来の技術】
一般的なテレビでは、一つのディスプレイ装置に１チャネルの画面がディスプレイされる。しかし、ピクチャインピクチャ（Ｐｉｃｔｕｒｅ−Ｉｎ Ｐｉｃｔｕｒｅ：以下、ＰＩＰとする）機能を用いると一つのＴＶ画面に複数のチャネル画面をディスプレイすることができる。このように、ＰＩＰ機能は画面の一部に異なるチャネルの画面を同時にディスプレイする映像処理技法を言う。
【０００３】
従来はＰＩＰ機能を行うために、互いに非同期的に入力される映像データを保存するための二つのフレームメモリが利用された。従って、ＰＩＰ機能を行うための映像処理装置がフレームメモリにより大きくなるために、サイズ面で非効率な特性を示すことがある。
また、入力される映像信号のフレーム速度とディスプレイ装置のフレーム速度とが相異なる場合に、フレーム速度を合わせるためにフレーム速度変換装置が用いられる。従来のフレーム速度変換装置は、位相同期ループ（以下、ＰＬＬという。）を用いてフレームバッファクロックとして使用するクロックを入力信号の周波数に同期させることによりデータ損失を防止する。
しかし、ＰＬＬを使用すれば回路サイズが大きくなるだけではなく、フレームバッファ運用方法が複雑になるために効率的な方法と見なせない。
【０００４】
また、前述したＰＩＰ機能とフレーム変換速度とを同時に考慮する場合に、次のような問題点が生じうる。
例えば、入力ソースが２つであり、その入力信号は互いに同期が全く合わない非同期的なデータであると仮定する。この時、２つの入力信号を一つのディスプレイ装置にディスプレイさせようとすれば、２つの入力信号は互いに同期されねばならない。その上、ディスプレイ装置が物理的／技術的な特性上、多様な同期信号を生成できるマルチ同期機能を提供できない制約がある場合には、ディスプレイ装置が支援するフレーム速度に２つの入力信号を同時に変換させる機能が提供されねばならない。
【０００５】
例えば、液晶表示装置モニタの場合、ＳＸＧＡ級（１２８０＊１０２４）モニタは、物理的制約により出力ディスプレイ信号のフレーム速度が７５ＫＨｚ以内に制限される。また、ＵＸＧＡ級（１６００＊１２００）モニタは、６０Ｈｚ以内のフレーム速度に制限される。すなわち、このようなディスプレイ装置に、制限されたフレーム速度以上の入力信号をディスプレイしようとする場合には、入力信号に対するフレーム速度を下げねばならない。
【０００６】
また、２つの入力ソースのフレーム速度が異なり、ディスプレイ装置が一つである時は、ディスプレイ装置が許容するフレーム速度に入力ソースのフレーム速度を独立的に変換しなければならない。
しかし、従来はＰＩＰ機能とフレーム速度変換とを同時に行う場合に、２つの入力信号を同期させる過程が複雑になされ、その過程においてデータ損失が生じることがあり、フレームメモリの増加によりシステムサイズが大きくなるという問題点があった。
【０００７】
【発明が解決しようとする課題】
このような従来技術の課題に鑑みて、本発明は、メモリを効率的に運用することにより、一つのフレームバッファを用いてＰＩＰ機能を行うと同時に、簡単なデータ同期化回路を利用して入力信号と出力信号との同期が合わない状態でも、データ損失なしにフレーム速度変換を行える映像処理装置を提供することを目的とする。
また、本発明は、映像処理装置において行われるＰＩＰ機能とフレーム速度変換とを同時に行うための映像処理方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明によるＰＩＰ機能とフレーム速度変換とを同時に行うための映像処理装置は、相異なるチャネルを通じて印加される多数の非同期的な入力データを一つのディスプレイ装置にディスプレイし、入力データのフレーム速度をディスプレイ装置の出力フレーム速度に合わせて変換する映像処理装置において、入力バッファ部、データ同期化部、第１〜第３メモリ及びメモリ制御部を備える。
【０００９】
入力バッファ部は、２つ以上のチャネルを通じて外部から非同期的に入力される入力データを相異なる入力クロック信号によりバッファリングし、バッファリングされた結果を第１データ及び第１データイネーブル信号として出力する。データ同期化部は、入力クロック信号と第１データイネーブル信号に応答して入力バッファ部から印加される第１データを出力クロック信号に同期させ、同期されたデータをそれぞれの第１データイネーブル信号に応答して第２データと第２データイネーブル信号として出力する。第１メモリは、第２データを時間的にマルチプレクスして相異なる領域に保存し、第１メモリイネーブル信号に応答して保存されたデータを出力する。第２メモリは、第１メモリから出力されるデータを所定のフレームバッファ制御信号に応答して書込み及び読出しを行う。第３メモリは、第２メモリから出力されるデータを保存し、保存されたデータを第２メモリイネーブル信号に応答してディスプレイ信号として出力する。メモリ制御部は、第１メモリと第２メモリとの間のデータフローを制御するために第１メモリイネーブル信号を生成し、第１及び第２入力データとディスプレイ信号とのデータフレーム速度を制御するためにフレームバッファ制御信号を生成し、第２メモリと第３メモリとの間のデータフローを制御するために第２メモリイネーブル信号を生成することを特徴とする。
【００１０】
さらに、本発明によるＰＩＰ機能とフレーム速度変換とを同時に行うための映像処理方法は、相異なるチャネルを通じて印加される多数の非同期的な入力データを一つのディスプレイ装置にディスプレイし、入力データのフレーム速度をディスプレイ装置の出力フレーム速度に合わせて変換する映像処理方法であり、（ａ）乃至（ｅ）ステップを備える。（ａ）ステップは、多数の入力データをそれぞれの入力クロック信号によりバッファリングし、バッファリングされた各データを出力クロック信号に同期させる。（ｂ）ステップは、出力クロック信号に同期された多数の入力データをそれぞれの入力イネーブル信号に応答して第１メモリに保存する。（ｃ）ステップは、第１メモリの書込みアドレスと読出しアドレスとを比較して第１メモリに保存されたデータを第２メモリに保存するか否かを決定する。（ｄ）ステップは、多数の入力データのフレーム速度と出力ディスプレイ信号のフレーム速度とを比較して第２メモリのデータ書込み及び読出しを制御する。（ｅ）ステップは、第３メモリの書込みアドレスと読出しアドレスとを比較して第２メモリの出力データを第３メモリに保存するかを決定し、第３メモリに保存されたデータをディスプレイ装置に示すためのディスプレイ信号を出力する。
【００１１】
【発明の実施の形態】
以下、本発明によるＰＩＰ機能とフレーム速度変換とを同時に行うための映像処理装置及び映像処理方法に関し、添付図面を参照して次の通り説明する。
図１は、本発明の実施形態によるＰＩＰ機能とフレーム速度変換とを同時に行うための映像処理装置を説明するためのブロック図であり、第１入力バッファ１００、第２入力バッファ１０５、第１データ同期化部１１０、第２データ同期化部１１５、第１ＦＩＦＯ １２０、フレームバッファ１３０、第２ＦＩＦＯ １４０、メモリ制御部１５０及びカラースペース変換部１６０により構成される。
【００１２】
第１入力バッファ１００は第１チャネルを通じて印加される第１入力データＩＮ１を第１クロック信号ＣＫ＿Ｇに応答してバッファリングし、バッファリングした結果を第１データと第１データイネーブル信号として出力する。ここで、第１入力データＩＮ１は外部から印加されるグラフィックデータ、例えば、Ｒ、Ｇ、Ｂ信号であると仮定できる。
【００１３】
この時、第１クロック信号はグラフィック信号をバッファリングするためのグラフィッククロック信号ＣＫ＿Ｇであり、入力バッファ１００から出力される第１データと第１データイネーブル信号とは、それぞれ第１グラフィックデータＧＤＡＴＡ１と第１グラフィックイネーブル信号ＧＥＮ１となる。また、第１入力バッファ１００の出力データＧＤＡＴＡ１は、メモリ制御部１５０から出力される第１入力ブロッキング信号ＩＮ＿ＢＬＫ＿Ｇに応答してブロッキングされ、ブロッキングされた状態では第１データ同期化部１１０に印加されないように遮断する。
【００１４】
第２入力バッファ１０５は第２チャネルを通じて印加される第２入力データＩＮ２を第２クロック信号ＣＫ＿Ｖに応答してバッファリングし、バッファリングされた結果を第２データと第２データイネーブル信号として出力する。ここで、第２入力データは外部から印加するビデオ信号、例えば輝度信号Ｙと色差信号Ｕ／Ｖであると仮定できる。
【００１５】
このような場合に、第２クロック信号はビデオ信号をバッファリングするためのビデオクロック信号ＣＫ＿Ｖであり、第２入力バッファ１０５から出力する第２データと第２データイネーブル信号とは、それぞれ第１ビデオデータＶＤＡＴＡ１と第１ビデオイネーブル信号ＶＥＮ１となる。
また、第２入力バッファ１０５の出力データＶＤＡＴＡ１は、メモリ制御部１５０から出力する第２入力ブロッキング信号ＩＮ＿ＢＬＫ＿Ｖに応答してブロッキングされ、ブロッキングされた状態では第２データ同期化部１１５に印加されないように遮断する。
【００１６】
図１の実施形態では２つの入力バッファを利用する場合について示したが、設計方式により２つ以上利用できる。また、入力バッファ１００、１０５をまとめて１つの入力バッファ部とし、別の名称をつけてもよい。
図１の第１データ同期化部１１０には、グラフィッククロック信号ＣＫ＿Ｇと第１グラフィックイネーブル信号ＧＥＮ１とに応答して第１グラフィックデータＧＤＡＴＡ１を入力し、入力したデータを出力クロック信号ＣＫ＿Ｏに同期させる。また、第１データ同期化部１１０は、出力クロック信号ＣＫ＿Ｏに同期されたグラフィックデータを、遅延された第２ビデオイネーブル信号ＤＶＥＮに応答して第２グラフィックデータＧＤＡＴＡ２と第２グラフィックイネーブル信号ＧＥＮ２として出力する。
【００１７】
第２データ同期化部１１５には、第２入力バッファ１０５から出力される第１ビデオイネーブル信号ＶＥＮ１とビデオクロック信号ＣＫ＿Ｖとに応答して第１ビデオデータＶＤＡＴＡ１を入力し、入力したデータを出力クロック信号ＣＫ＿Ｏに同期させる。また、第２データ同期化部１１５は、出力クロック信号ＣＫ＿Ｏに同期されたビデオデータを第２ビデオデータＶＤＡＴＡ２と第２ビデオイネーブル信号ＶＥＮ２として出力する。
ここで、第２ビデオデータＶＤＡＴＡ２と第２ビデオイネーブル信号ＶＥＮ２とは、カラースペース変換部１６０に出力される。図１の第１及び第２データ同期化部１１０、１１５はまとめて一つのデータ同期化部とし、別の名称をつけることもできる。
【００１８】
カラースペース変換部１６０は、第２データ同期化部１１５から出力される第２ビデオデータＶＤＡＴＡ２をＲ／Ｇ／Ｂのグラフィックデータに変換し、変換されたデータＶＧＤＡＴＡを出力する。
また、カラースペース変換部１６０は、第２ビデオイネーブル信号ＶＥＮ２を所定時間遅延させ、遅延された信号ＤＶＥＮをそれぞれメモリ制御部１５０と第１データ同期化部１１０とに印加する。このようなカラースペース変換部１６０は選択的に利用され、システム設計方式により利用されないこともある。カラースペース変換部１６０においてグラフィックデータに変換されたビデオデータＶＧＤＡＴＡは第１ＦＩＦＯ １２０に印加される。
【００１９】
メモリ制御部１５０は、第１ＦＩＦＯ １２０とフレームバッファ１３０との間のデータフローを制御するために第１ＦＩＦＯイネーブル信号ＦＥＮ１を生成し、入力データと出力ディスプレイ信号とのフレーム速度を制御するためにフレームバッファ制御信号ＦＢＣＯＮを生成する。
また、メモリ制御部１５０は、フレームバッファ１３０と第２ＦＩＦＯ １４０との間のデータフローを制御するために第２ＦＩＦＯイネーブル信号ＦＥＮ２を生成する。このような動作のために、メモリ制御部１５０は第１ＦＩＦＯ制御部１５２、フレームバッファ制御部１５４及び第２ＦＩＦＯ制御部１５６より構成される。
【００２０】
具体的に、第１ＦＩＦＯ制御部１５２は、第１データ同期化部１１０から出力される第２グラフィックイネーブル信号ＧＥＮ２、遅延された第１ビデオイネーブル信号ＤＶＥＮ及び第１フレームデータイネーブル信号ＦＤＥＮ１に応答して第１ＦＩＦＯイネーブル信号ＦＥＮ１を生成する。
また、第１ＦＩＦＯ制御部１５２は、第１ＦＩＦＯ １２０の書込みアドレスと読出しアドレスとを生成し、書込み／読出しアドレス間のアンダフロー、その結果により第１ＦＩＦＯ １２０のデータ書込み及び読出しを制御する。この時、書込みアドレスと読出しアドレスとの生成は循環的なアドレシングによりなされる。
【００２１】
また、アンダフローはフレームバッファ制御部１５４に入力され、フレームバッファ制御部１５４からそれに相応する第１フレームデータイネーブル信号ＦＤＥＮ１を入力されて第１ＦＩＦＯイネーブル信号ＦＥＮ１が生成される。ここで、第１フレームデータイネーブル信号ＦＤＥＮ１は、フレームバッファ１３０の書込み区間と読出し区間とを示す信号、及び書込み区間においてグラフィックデータ及びビデオデータの書込み区間を示す信号と言える。
【００２２】
フレームバッファ制御部１５４は、フレームバッファ１３０に入力される入力データと出力ディスプレイ信号とのフレーム速度を比較し、比較された結果に応答して第１及び第２入力バッファのデータをブロッキングする入力ブロッキング信号ＩＮ＿ＢＬＫ＿Ｇ、ＩＮ＿ＢＬＫ＿Ｖを生成して第１及び第２入力バッファ１００、１０５に印加する。
また、フレームバッファ制御部１５４は、第１ＦＩＦＯ制御部１５２から検出されるアンダフロー、及び第２ＦＩＦＯ制御部１５６から検出されるオーバフローにより第１及び第２フレームデータイネーブル信号ＦＤＥＮ１、ＦＤＥＮ２及びフレームバッファ制御信号ＦＢＣＯＮを生成する。
【００２３】
フレームバッファ制御部１５４にて行われる具体的なフレーム速度変換に関しては図５を参照して具体的に説明される。また、フレームバッファ制御部１５４は、フレームバッファ１３０から第２ＦＩＦＯ １４０へのデータ読出し時点にＦＤＥＮ２を活性化して第２ＦＩＦＯ １４０にデータが保存される。
第２ＦＩＦＯ制御部１５６は、第２フレームデータイネーブル信号ＦＤＥＮ２と出力イネーブル信号ＯＵＴ＿ＥＮとに応答して第２ＦＩＦＯイネーブル信号ＦＥＮ２を生成する。また、第２ＦＩＦＯ制御部１５６は、第２ＦＩＦＯ １４０の書込みアドレスと読出しアドレスとを生成し、書込みアドレスと読出しアドレスとの間のオーバフローを検出し、その結果により第２ＦＩＦ０１４０のデータ書込み及び読出しを制御する。
【００２４】
ここで、出力イネーブル信号ＯＵＴ＿ＥＮはタイミング発生回路（図示せず）から生成される信号であり、出力ディスプレイフォーマットに合わせて第２ＦＩＦＯ １４０からデータを出力する。例えば、出力ディスプレイフォーマットは水平ライン数及び垂直ライン数などの情報を考慮して決定されうる。
第１ＦＩＦＯ １２０は、相異なる保存領域を備え、第１ＦＩＦＯ制御部１５２から出力される第１ＦＩＦＯイネーブル信号ＦＥＮ１と出力クロック信号ＣＫ＿Ｏとに応答して、第１データ同期化部１１０から入力されるグラフィックデータＧＤＡＴＡ２、及びカラースペース変換部１６０から出力される変換されたビデオデータＶＧＤＡＴＡをそれぞれの領域に排他的に保存する。ここで、第１ＦＩＦＯ １２０から出力されるデータはＦＤＡＴＡ１と表示される。
【００２５】
フレームバッファ１３０は、フレームバッファ制御部１５４から出力されるフレームバッファ制御信号ＦＢＣＯＮと出力クロック信号ＣＫ＿Ｏとに応答して第１ＦＩＦＯ １２０の出力データＦＤＡＴＡ１を保存し、保存されたデータを出力する。
この時、フレームバッファ１３０から出力されるデータはＦＢＤＡＴＡとして表示される。フレームバッファ１３０は、入力される映像データの少なくとも１フレーム以上のデータを保存できるメモリとして実現されうる。
【００２６】
第２ＦＩＦＯ １４０は、フレームバッファ１３０の出力データＦＢＤＡＴＡを入力し、第２ＦＩＦＯ制御部１５６から出力される第２ＦＩＦＯイネーブル信号ＦＥＮ２に応答してデータを出力する。この時、第２ＦＩＦＯ １４０から出力されるデータはＦＤＡＴＡ２と表示され、出力端子ＯＵＴを通じてディスプレイ信号として出力される。
【００２７】
図１を参照すれば、点線を基準として左側のブロックは非同期信号の経路を示し、右側のブロックは出力クロック信号ＣＫ＿Ｏに同期された信号の経路を示す。
図２は図１に示された装置の第１データ同期化部１１０を説明するためのブロック図である。図２を参照すれば、第１データ同期化部１１０は、書込みアドレスカウンタ２００、デマルチプレクサ２１０、並列バッファ２２０、マルチプレクサ２３０、読出しアドレスカウンタ２４０、周波数変換モジュール２５０、アンダフロー検出部２６０及びグラフィックイネーブル信号発生部２７０より構成される。
【００２８】
書込みアドレスカウンタ２００は、グラフィッククロック信号ＣＫ＿Ｇと第１グラフィックイネーブル信号ＧＥＮ１とに応答して、並列バッファ２２０の書込みアドレスをカウントし、カウントされた書込みアドレスＣＮＴ＿ＷＡＤＤを出力する。
デマルチプレクサ２１０は、書込みアドレスカウンタ２００から出力されるカウントされた書込みアドレスＣＮＴ＿ＷＡＤＤに応答して入力されたデータをデマルチプレクスし、並列バッファ２２０の該当レジスタに選択的に出力する。
【００２９】
並列バッファ２２０は、ｎ個の並列レジスタ２２０＿１〜２２０＿ｎより構成され、デマルチプレクサ２１０でデマルチプレクスされたデータＤ１〜Ｄｎを保存する。図２に示されたように、入力される第１グラフィックデータＧＤＡＴＡ１は、グラフィッククロック信号ＣＫ＿Ｇにより、並列レジスタ２２０＿１〜２２０＿ｎのうちの該当レジスタに保存される。
【００３０】
周波数変換モジュール２５０は、カウントされた書込みアドレスＣＮＴ＿ＷＡＤＤの周波数領域を出力クロック信号ＣＫ＿Ｏの領域に変換し、その結果を周波数変換された書込みアドレスＦＣ＿ＷＡＤＤとして出力する。周波数変換モジュール２５０の動作に関しては図３を参照して詳細に説明する。
読出しアドレスカウンタ２４０は、出力クロック信号ＣＫ＿Ｏと第２グラフィックイネーブル信号ＧＥＮ２とに応答して並列バッファ２２０の読出しアドレスをカウントし、カウントされた読出しアドレスＣＮＴ＿ＲＡＤＤを出力する。
【００３１】
アンダフロー検出部２６０は、読出しアドレスカウンタ２４０でカウントされた読出しアドレスＣＮＴ＿ＲＡＤＤと、周波数変換された書込みアドレスＦＣ＿ＷＡＤＤとを入力して並列バッファ２２０に対するアンダフロー検出信号ＵＮＤを求める。
グラフィックイネーブル信号発生部２７０は、検出されたアンダフロー検出信号ＵＮＤに応答して第２グラフィックイネーブル信号ＧＥＮ２を生成する。望ましくは、アンダフロー検出信号ＵＮＤと、遅延された第２ビデオイネーブル信号ＤＶＥＮとを論理演算して、第２グラフィックイネーブル信号ＧＥＮ２を生成する。
【００３２】
このような動作のために、グラフィックイネーブル信号発生部２７０はインバータ２７２、２７６及びアンドゲート２７４より構成される。インバータ２７２はアンダフロー検出部２６０から検出されるアンダフロー検出信号ＵＮＤを反転し、反転した信号を出力する。
インバータ２７６は遅延された第２ビデオイネーブル信号ＤＶＥＮを反転し、反転した信号を出力する。ＡＮＤゲート２７４はインバータ２７２の出力信号とインバータ２７６の出力信号との論理積をもとめ、その結果を第２グラフィックイネーブル信号ＧＥＮ２として出力する。
マルチプレクサ２３０は並列バッファ２２０の各レジスタ２２０＿１〜２２０＿ｎから出力されるデータを入力し、読出しアドレスカウンタ２４０から出力されるカウントされた読出しアドレスＣＮＴ＿ＲＡＤＤに応答して第２グラフィックデータＧＤＡＴＡ２として選択的に出力する。
【００３３】
以下、図２の第１データ同期化部１１０の動作について、より具体的に説明する。まず、第１入力バッファ１００を通じて第１グラフィックイネーブル信号ＧＥＮ１が印加されれば、書込みアドレスカウンタ２００は入力クロック信号ＣＫ＿Ｇに応答して順次並列バッファ２２０の書込みアドレスをカウントする。この時、カウントされた書込みアドレスＣＮＴ＿ＷＡＤＤに応答して、デマルチプレクサ２１０から出力されるデータが並列バッファ２２０の該当レジスタに保存される。
【００３４】
この時、カウントされた書込みアドレスＣＮＴ＿ＷＡＤＤは、周波数変換されてＦＣ＿ＷＡＤＤとして生成され、周波数変換された書込みアドレスＦＣ＿ＷＡＤＤと、カウントされた読出しアドレスＣＮＴ＿ＲＡＤＤとに応答してアンダフロー検出信号ＵＮＤが検出される。
すなわち、読出しアドレスが増える間、書込みアドレスの増加速度が遅くて並列バッファ２２０からこれ以上出力するデータがない場合、アンダフロー検出信号ＵＮＤは所定レベル、例えば、ハイレバルに設定される。このような場合には、グラフィックイネーブル信号発生部２７０から生じる第２グラフィックイネーブル信号ＧＥＮ２はローレベルになる。
【００３５】
従って、第１データ同期化部１１０からマルチプレクサ２３０を通じて第１ＦＩＦＯ １２０に出力されるデータは無効データと見なされる。しかし、アンダフロー検出信号ＵＮＤが検出されずローレベルに設定されれば、遅延された第２ビデオイネーブル信号ＤＶＥＮが、ローレベルになる時にグラフィックイネーブル信号ＧＥＮ２はハイレバルにイネーブルされる。
従って、読出しアドレスカウンタ２４０がイネーブルされて、マルチプレクサ２３０を通じて第１ＦＩＦＯ １２０に出力されるグラフィックデータは有効データと見なされる。
【００３６】
図３（ａ）〜図３（ｊ）は、図２に示された周波数変換モジュール２５０の動作を説明するための波形図であり、図３（ａ）は入力クロック信号（例えば、グラフィッククロック信号）を示し、図３（ｂ）は並列バッファ２２０の書込みアドレスＷＡＤＤを示し、図３（ｃ）は偶数書込みアドレスＷＡＤＤ＿Ｅを示す。
また、図３（ｄ）は奇数書込みアドレスＷＡＤＤ＿Ｏを示し、図３（ｅ）はグラフィッククロック信号ＣＫ＿Ｇにより生成される選択信号ＳＥＬ＿Ｉを示し、図３（ｆ）は出力クロック信号ＣＫ＿Ｏを示し、図３（ｇ）は出力クロック信号ＣＫ＿Ｏに同期された偶数書込みアドレスＷＡＤＤ＿ＥＯを示し、図３（ｈ）はＣＫ＿Ｏに同期された奇数書込みアドレスＷＡＤＤ＿ＯＯを示し、図３（ｉ）はＣＫ＿Ｏに同期された選択信号ＳＥＬ＿ＩＯを示し、図３（ｊ）は周波数変換された書込みアドレスＦＣ＿ＷＡＤＤを示す。
【００３７】
図３を参照し、図２の周波数変換モジュール２５０の動作を説明すれば、図３（ｂ）に示されたグラフィッククロック信号ＣＫ＿Ｇに同期された書込みアドレスＷＡＤＤは、それぞれ図３（ｃ）の偶数書込みアドレスＷＡＤＤ＿Ｅと、図３（ｄ）の奇数書込みアドレスＷＡＤＤ＿Ｏとに分けられる。
出力クロック信号ＣＫ＿Ｏが図３（ｆ）のように入力されるとする時、図３（ｅ）の選択信号ＳＥＬ＿Ｉは出力クロック信号ＣＫ＿Ｏに同期されて図３（ｉ）のＳＥＬ＿ＩＯのように生成される。この時、ＣＫ＿Ｏに同期された偶数書込みアドレスと奇数書込みアドレスとはそれぞれ図３（ｇ）と図３（ｈ）のＷＡＤＤ＿ＥＯ及びＷＡＤＤ＿ＯＯのように示される。
【００３８】
例えば、Ｖ１〜Ｖ３時点でのように、タイミング違反が生じれば、それぞれのアドレスＷＡＤＤ＿ＥＯ、ＷＡＤＤ＿ＯＯと選択信号ＳＥＬ＿ＩＯとはａ〜ｃでのように不正確に表現されるおそれがある。
ここで、図３（ｉ）の選択信号ＳＥＬ＿ＩＯがローレベルならば、奇数書込みアドレスＷＡＤＤ＿ＯＯが出力され、選択信号ＳＥＬ＿ＩＯがハイレバルならば偶数書込みアドレスＷＡＤＤ＿ＥＯが出力されるように実現された場合を仮定する。
【００３９】
すなわち、Ｖ１及びＶ２時点により各ａ、ｂ区間が不正確であるとしても、ａ区間においてＳＥＬ＿ＩＯはローレベルであり、ｂ区間ではＳＥＬ＿ＩＯがハイレバルになるので変換された書込みアドレスＦＣ＿ＷＡＤＤは正常に出力されうる。
また、Ｖ３時点で図３（ｉ）の選択信号ＳＥＬ＿ＩＯのｃ区間から出力される図３（ｊ）のアドレスＤは、偶数であっても奇数であってもよい。すなわち、変換された書込みアドレスＦＣ＿ＷＡＤＤは、アドレス３または４になってもよい。
【００４０】
図４は図１の第２データ同期化部１１５を説明するための図面である。第２データ同期化部１１５は図２に示された第１データ同期化部１１０とほとんど類似の構造を有するが、出力端の構造においてだけ差がある。従って、同じ構成要素は省略してアンダフロー検出部３０とビデオイネーブル信号発生部３２とだけ図４に示される。
【００４１】
図４を参照すれば、ビデオイネーブル信号発生部３２は、アンダフロー検出部３０から検出されるアンダフロー検出信号ＵＮＤを反転させるインバータ３４より構成される。すなわち、インバータ３４は、図４のアンダフロー検出部３０から検出されるアンダフロー信号ＵＮＤを反転し、その結果を第２ビデオイネーブル信号ＶＥＮ２として出力する。
具体的に示されていないが、第２ビデオイネーブル信号ＶＥＮ２はビデオ信号のための読出しアドレスカウンタ（図示せず）に入力され、同時にカラースペース変換部１６０を通じて遅延されたビデオイネーブル信号ＤＶＥＮとして出力される。
【００４２】
このように、図２乃至図４において説明された第１及び第２データ同期化部１１０、１１５で、第２ビデオイネーブル信号ＶＥＮ２がイネーブルされた状態ならば、ビデオデータＶＤＡＴＡ２が第１ＦＩＦＯ １２０に入力される時点である。この時、第２グラフィックイネーブル信号ＧＥＮ２はイネーブルされない。従って、第２グラフィックデータＧＤＡＴＡ２は第１ＦＩＦＯ １２０に入力されずに、並列バッファ２２０に保存されている状態を示す。
【００４３】
一方、第２グラフィックイネーブル信号ＧＥＮ２がイネーブルされれば、並列バッファ２２０に保存されていたグラフィックデータが第１ＦＩＦＯ １２０に入力される。この時、第２ビデオイネーブル信号ＶＥＮ２は活性化されないために、ビデオデータは第１ＦＩＦＯ １２０に入力されずに、並列バッファ２２０に保存された状態を保持する。
【００４４】
図５は、図１に示された装置において行われるＰＩＰ機能と、フレーム速度変換とを同時に行うための映像処理方法を説明するためのフローチャートである。図１〜図５を参照して本発明による映像処理装置の動作及びその方法について詳細に説明する。
まず、図５を参照すればＰＩＰ機能を行う時に、相異なるチャネルを通じてそれぞれの入力クロック信号ＣＫ＿Ｇ、ＣＫ＿Ｖにより入力される第１及び第２入力データＩＮ１、ＩＮ２をバッファリングし、バッファリングされた各データを出力クロック信号ＣＫ＿Ｏに同期させる（ステップ５００）。
すなわち、ステップ５００は、図１の第１及び第２入力バッファ１００、１０５と第１及び第２データ同期化部１１０、１１５において行われるステップであり、第１及び第２入力データＩＮ１、ＩＮ２はそれぞれグラフィックデータとビデオデータとなる。
【００４５】
図１を参照すれば、バッファリングされたデータＧＤＡＴＡ１、ＶＤＡＴＡ１は、それぞれグラフィック及びビデオイネーブル信号ＧＥＮ１、ＶＥＮ１と共に第１及び第２同期化部１１０、１１５に印加される。
すなわち、それぞれの入力クロック信号に同期されるグラフィック信号またはビデオ信号は、図２乃至図４において説明された過程でのように、第１及び第２同期化部１１０、１１５で出力クロック信号ＣＫ＿Ｏに同期され、それぞれＧＤＡＴＡ２またはＶＤＡＴＡ２として出力される。
【００４６】
ステップ５００後に、出力クロック信号に同期されたグラフィックデータまたはビデオデータは、それぞれの入力イネーブル信号ＧＥＮ２、ＤＶＥＮに応答して第１ＦＩＦＯ １２０に保存される（ステップ５１０）。
ステップ５１０を具体的に説明すれば、まず、第１入力データ、すなわち、グラフィックデータＧＤＡＴＡ２に対する第２グラフィックイネーブル信号ＧＥＮ２が活性化（アクティブ化）されたか否か判断される（ステップ５１２）。
第２グラフィックイネーブル信号ＧＥＮ２が活性化された場合は、出力クロック信号ＣＫ＿Ｏに同期されたグラフィックデータＧＤＡＴＡ２が第１ＦＩＦＯ １２０に保存される（ステップ５１４）。
【００４７】
一方、ステップ５１２において、第２グラフィックイネーブル信号ＧＥＮ２が活性化されなかった場合は、第２ビデオイネーブル信号ＶＥＮ２が活性化されたか否か判断される（ステップ５１６）。
ステップ５１６において、第２ビデオイネーブル信号ＶＥＮ２が活性化されていれば、出力クロック信号ＣＫ＿Ｏに同期された第２ビデオデータＶＤＡＴＡ２が第１ＦＩＦＯ １２０に保存される（ステップ５１８）。この時、第１ＦＩＦＯ １２０の書込みアドレスと読出しアドレスとから、データの書込みと読出しとが行われる。
【００４８】
この時、第１ＦＩＦＯ １２０の書込みアドレスと読出しアドレスとの間の関係を比較して、第１ＦＩＦＯ １２０のデータがフレームバッファ１３０に保存されるかが決定される（ステップ５２０）。具体的には、第１ＦＩＦＯ １２０の書込みアドレスと読出しアドレスとの間のアンダフローが生じているか否か判断される（ステップ５２２）。
ステップ５２２において、アンダフローを求める過程は次の通りなされる。例えば、第１ＦＩＦＯ １２０の書込みアドレスが読出しアドレスより大きい場合に、次の条件（ここでは、数式１という）を満足するならばアンダフローが生じると見なされる。
【００４９】
ＷＡＤＤ Ｆ１−ＲＡＤＤ Ｆ１＜ＴＨ１ …（数式１）
ここで、ＷＡＤＤ＿Ｆ１は第１ＦＩＦＯ １２０の書込みアドレスを示し、ＲＡＤＤ＿Ｆ１は第１ＦＩＦＯ １２０の読出しアドレスを示し、ＴＨ１はユーザが任意に設定できるスレショルド値を示す。
【００５０】
従って、書込みアドレスＷＡＤＤ＿Ｆ１が読出しアドレスより大きい状態で、書込みアドレスと読出しアドレスとの差がスレショルドＴＨ１より小さな場合には、第１ＦＩＦＯ制御部１５２でアンダフローが生じると判断してアンダフローをハイレベルに設定する。
すなわち、アンダフローが生じると判断されれば、第１ＦＩＦＯ １２０のデータをフレームバッファ１３０に出力しない（ステップ５２６）。具体的には、フレームバッファ制御部１５４は、第１ＦＩＦＯ制御部１５２からアンダフローを受信し、データイネーブル信号ＦＤＥＮ１を第１ＦＩＦＯ制御部１５２に出力して、第１ＦＩＦＯ １２０からのデータ出力を中止する。
【００５１】
しかし、その差がスレショルドＴＨ１より大きいならば、アンダフローを生じずにローレベルに保持する。すなわち、アンダフローが生じないと判断されれば、第１ＦＩＦＯ １２０のデータはフレームバッファ１３０に保存される（ステップ５２４）。
ここで、第１ＦＩＦＯ １２０に保存されたグラフィックデータが保存されるかビデオデータが保存されるかは、フレームバッファ制御部１５４から出力される第１フレームデータイネーブル信号ＦＤＥＮ１により決定される。
また、第１ＦＩＦＯ １２０の書込みアドレスが、読出しアドレスより大きくない場合について、次の条件（ここでは、数式２という）を満足する場合にもアンダフローが検出されると判断される。
【００５２】
Ｎ１＋ＷＡＤＤ Ｆ１−ＲＡＤＤ Ｆ１＜ＴＨ１ …（数式２）
ここで、Ｎ１は第１ＦＩＦＯ １２０のアドレスサイズを示す。言い換えれば、グラフィックデータの場合には第１ＦＩＦＯ １２０のうち、グラフィックデータ領域のアドレスサイズを言い、ビデオデータの場合には第１ＦＩＦＯ １２０のうちビデオデータ領域のアドレスサイズを言う。
【００５３】
すなわち、数式２を参照すれば、第１ＦＩＦＯ １２０の書込みアドレスＷＡＤＤ＿Ｆ１と、読出しアドレスＲＡＤＤ＿Ｆ１との差に、第１ＦＩＦＯ １２０のアドレスサイズＮ１を加算した値がスレショルドＴＨ１より小さければ、アンダフローが生じると判断される。
この時、図５のステップ５２６が実行される。その以外の場合についてはアンダフローが生じないと判断されて図５のステップ５２４が実行される。このように、ステップ５２０において生じる数式１、２のアンダフローはグラフィックデータとビデオデータとに共通して適用されうる。
【００５４】
ステップ５２０において行われる第１ＦＩＦＯ １２０とフレームバッファ１３０との間のデータフローは、図６を参照して詳細に説明されうる。
図６を参照すれば、ＶＧ＿ＤＥＬＩＭＩＴはビデオデータとグラフィックデータ領域とを区分するための保存先アドレスを示す。前述のように、第１ＦＩＦＯ１２０にはグラフィックデータとビデオデータとが互いに排他的に入力されるので、グラフィックデータとビデオデータとの保存領域が区分される。
【００５５】
従って、グラフィックデータとビデオデータとについてのそれぞれの書込みアドレスの生成も独立的になされる。図６の６２は第１ＦＩＦＯ １２０のビデオデータ入力を示し、６４は第１ＦＩＦＯ １２０のビデオデータ出力を示す。また、６６は第１ＦＩＦＯ １２０のグラフィックデータ入力を示し、６８は第１ＦＩＦＯ １２０のグラフィックデータ出力を示す。すなわち、ＰＩＰを実現しつつディスプレイ装置に合うフレーム速度変換を行うためには、グラフィッククロック信号ＣＫ＿Ｇに同期されて入力されるグラフィックデータ６６の速度と、ビデオクロック信号ＣＫ＿Ｖに同期されて入力されるビデオデータ６２の速度とを足したものを受容できるように出力クロック信号ＣＫ＿Ｏの周波数が決定されねばならない。
【００５６】
また、区間ＴＰはフレームバッファ１３０のデータ読出し／書込み周期を示し、区間ＴＷは第１ＦＩＦＯ １２０においてフレームバッファ１３０にデータが保存される書込み周期を示し、区間ＴＲはフレームバッファ１３０から第２ＦＩＦＯ １４０にデータが出力されるデータ読出し周期を示す。ＴＧとＴＶとはそれぞれグラフィックデータの書込み周期とビデオデータの書込み周期とを示し、第１ＦＩＦＯ １２０内でタイムシェアリングにより排他的に使われる。
第１ＦＩＦＯ １２０のサイズはＴＷとＴＲとの周期により決定され、第１ＦＩＦＯ １２０においてＶＧ＿ＤＥＬＩＭＩＴは、グラフィックデータとビデオデータとの入力６２、６６の速度により決定される。
【００５７】
図６を参照すれば、ＵＮＦ１はグラフィックデータ領域でアンダフローが検出される場合を示し、ＵＮＦ２はビデオデータ領域でアンダフローが検出される場合を示す。例えば、フレームバッファ１３０から第１ＦＩＦＯ １２０に保存されたグラフィックデータを読出す時、入力データの速度より出力データの速度が先立つならば第１ＦＩＦＯ制御部１５２からフレームバッファ制御部１５４にアンダフロー、望ましくは、ＵＮＦ１を出力する。従って、フレームバッファ１３０がそれ以上データを要求しないようにフレームバッファ制御部１５４に知らせる。
【００５８】
前述のように、第１フレームデータイネーブル信号ＦＤＥＮ１はＴＷ、ＴＲを示す区間設定信号と、ＴＧ、ＴＶを示す区間設定信号とが含まれる。従って、アンダフローが生じれば、ＴＷを示す区間設定信号はディスエーブルされて第１ＦＩＦＯ １２０からフレームバッファ１３０にそれ以上データが出力されない。ビデオデータに対するアンダフローＵＮＦ２が生じる場合にも、同じ方式で動作する。
【００５９】
また、図５を参照すると、ステップ５２０において第１ＦＩＦＯ １２０からフレームバッファ１３０へのデータ入出力がなされれば、保存されたグラフィックデータまたはビデオデータの入力フレーム速度と、出力ディスプレイ信号のフレーム速度とを比較した結果により、フレームバッファ１３０のデータ書込み及び読出しが制御される（ステップ５３０）。
【００６０】
具体的には、グラフィックデータまたはビデオデータの入力フレーム速度がディスプレイ信号のフレーム速度より速いかが判断される（ステップ５３２）。
ここで、グラフィックデータまたはビデオデータのフレーム速度が、ディスプレイ信号のフレーム速度より速いと判断されれば、フレームバッファ制御部１５４は第１及び第２入力バッファ１００、１０５に入力ブロッキング信号ＩＮ＿ＢＬＫ＿Ｇ、ＩＮ＿ＢＬＫ＿Ｖを出力する。
【００６１】
従って、第１及び第２入力バッファ１００、１０５を制御してグラフィックデータまたはビデオデータの１フレームをブロッキングすることにより、第１及び第２データ同期化部１１０、１１５にデータが入力されないように制御される（ステップ５３４）。
例えば、フレームバッファ制御部１５４で生じる第１入力ブロッキング信号ＩＮ＿ＢＬＫ＿Ｇまたは第２入力ブロッキング信号ＩＮ＿ＢＬＫ＿Ｖは、次の式（ここでは、数式３という）による条件により発生如何が決定される。
【００６２】
Ｍ−Ｆ＋Ｐｉ＋ＲＵ ｆｒ＞Ｆ …（数式３）
ここで、Ｍは保存可能な全体フレームバッファ１３０サイズを示し、Ｆは１フレームのイメージサイズを示し、Ｐｉはフレームバッファ１３０で１フレームデータの入力が始まる時に現在読出しているフレームデータの位置をライン単位の値として表示したものである。
また、Ｒ＿ｆｒは出力フレーム速度／入力フレーム速度を示す。従って、数式３の条件を満足するならば、フレームバッファ制御部１５４で入力ブロッキング信号ＩＮ＿ＢＬＫ＿ＧまたはＩＮ＿ＢＬＫ＿Ｖがイネーブルされずにローレベルに保持される。
【００６３】
第１入力ブロッキング信号ＩＮ＿ＢＬＫ＿Ｇがローレベルということは正常な状態を示す。すなわち、フレームバッファ１３０に保存された任意のフレームデータが読出しされる間、次のフレームデータが高速度でフレームバッファ１３０に書込まれても、読出し中のデータに追いついてデータが崩れる現象が生じない条件を言う。
【００６４】
しかし、数式３を満足しないあらゆる条件で第１入力ブロッキング信号ＩＮ＿ＢＬＫ＿Ｇはハイレバルに活性化され、図１の第１入力バッファ１００から第１データ同期化部１１０にデータが出力されることを防止する。
従って、第１データ同期化部１１０と第１ＦＩＦＯ １２０とを通じてフレームバッファ１３０にデータが入力されない。よって、フレーム速度によりフレームバッファ１３０内でデータが崩れる現象を防止することができる。
【００６５】
図７（ａ）及び図７（ｂ）は、図１に示された装置においてフレームバッファの動作を説明するための図面である。図７（ａ）を参照すれば、現在読出しフレームの開始時点から、次の入力フレームが始まる時の読出し時点までの区間がＰｉと示される。また、次の入力フレームの開始時点から現在読出しフレームの開始時点までの区間がＭ−Ｆと示される。また、次の入力フレームが始まる時の読出し時点から、次の入力フレームが終了する時に予測される読出し時点の区間はＲ＿ｆｒと示される。
【００６６】
再び、図５を参照すれば、ステップ５３２においてグラフィック／ビデオデータのフレーム速度がディスプレイ信号のフレーム速度より速くないと判断されれば、入力データのフレーム速度がディスプレイ信号のフレーム速度より遅いか否かが判断される（ステップ５３６）。
ステップ５３６において、グラフィック／ビデオデータのフレーム速度が出力フレーム速度より遅くないと判断されれば、ステップ５２４を行う。しかし、入力フレーム速度が出力信号のフレーム速度より遅いと判断されれば、フレームバッファ１３０に保存されたグラフィックまたはビデオデータが１フレーム反復して読出される（ステップ５３８）。
【００６７】
すなわち、次の条件（ここでは、数式４という）をどちらも満足しているか否かの如何により、フレームデータを反復して読出すのかが決定される。
【数２】
すなわち、数式４の条件を満足する場合には、フレームデータを反復して読出すことを示す信号がイネーブルされない。しかし、数式４の条件を満足しない場合には、フレームバッファ制御信号ＦＢＣＯＮにより、フレームバッファ１３０は以前に出力されたデータの１フレームを反復して出力する。
ここで、フレームバッファ１３０のデータを反復して読出すことを示す信号をＲＥ＿ｒｅａｄとし、フレームバッファ制御信号ＦＢＣＯＮに含まれていると仮定すれば、数式４が満足される時にＲＥ＿ｒｅａｄはローレベルになる。
【００６９】
従って、フレームバッファ１３０から現在出力されるフレームデータの次のアドレスに該当するデータが連続して出力される。しかし、ＲＥ＿ｒｅａｄがハイレバルならば、フレームバッファ１３０から以前に出力されたデータが再読出されることが分かる。フレームバッファ１３０に保存されたデータの再読出し動作は図７（ｂ）を参照して説明できる。
【００７０】
図７（ｂ）を参照すれば、以前の書込みフレームの開始時点から、次の読出しフレームが始まる時の書込み時点間の区間がＭ−Ｆと示され、以前の書込みフレームの開始時点から、次の読出しフレームが終了する時に予測される書込み時点までの区間が１／Ｒ＿ｆｒ（すなわち、入力フレーム速度／出力フレーム速度）と示される。また、現在書込みフレームの開始時点（Ｆ−１）と、次の読出しフレームが始まる時の書込み時点間の区間がＰｉと示される。
【００７１】
ステップ５３０において説明された過程により、本発明では入／出力データに対するフレーム速度を上げたり下げたりする機能を有している。従って、本発明による映像処理装置及び映像処理方法は、フレーム速度変換時にユーザが所望のディスプレイ装置のフレーム速度をプログラマブルに実現できる。従って、入力データ特性や、出力ディスプレイ装置の制約に関係なく、安定的に表示することができるという利点を示す。
【００７２】
ステップ５３８後に、フレームバッファ１３０から出力されるデータは第２ＦＩＦＯ １４０に保存される。すなわち、第２ＦＩＦＯ １４０の書込みアドレスと読出しアドレスとの比較により、フレームバッファ１３０から第２ＦＩＦＯ １４０にデータを保存するか否か決定され、保存されたデータはディスプレイ信号として出力される（ステップ５４０）。
【００７３】
具体的には、第２ＦＩＦＯ １４０の書込み／読出しアドレス間にオーバフローが生じるか否かが判断される（ステップ５４２）。ここで、オーバフローは第２ＦＩＦＯ １４０に入力されるデータが出力データに先んじる現象を示し、第２ＦＩＦＯ １４０のアドレスにより発生の如何が判断される。ここで、オーバフロー発生の如何は、第２ＦＩＦＯ １４０の書込みアドレスが第２ＦＩＦＯ １４０の読出しアドレスより大きい場合に、次の数式（ここでは、数式５という）の条件を満足するか否かにより決定される。
【００７４】
Ｎ２＋ＲＡＤＤ Ｆ２−ＷＡＤＤ Ｆ２＜ＴＨ２ …（数式５）
ここで、Ｎ２は第２ＦＩＦＯのアドレスサイズを示し、ＷＡＤＤ＿Ｆ２は第２ＦＩＦＯ １４０の書込みアドレスを示し、ＲＡＤＤ＿Ｆ２は第２ＦＩＦＯ １４０の読出しアドレスを示し、ＴＨ２はユーザにより設定されたスレショルド値を示す。
【００７５】
従って、ＲＡＤＤ＿Ｆ２とＮ２との和からＷＡＤＤ＿Ｆ２を引いた値がスレショルドＴＨ２より小さければ、オーバフローが生じると判断され、この時オーバフローはハイレバルになる。
しかし、数式５を満足しなければ、オーバフローは生じないと判断され、ローレベル状態を持つ。また、書込みアドレスＷＡＤＤ＿Ｆ２が読出しアドレスＲＡＤＤ＿Ｆ２より大きくない場合、次の条件（ここでは、数式６という）を満足すれば、オーバフローが生じると判断される。
【００７６】
ＲＡＤＤ Ｆ２−ＷＡＤＤ Ｆ２＜ＴＨ２ …（数式６）
すなわち、数式６に示したように、読出しアドレスＲＡＤＤ＿Ｆ２と書込みアドレスＷＡＤＤ＿Ｆ２との差がスレショルドＴＨ２より小さい場合、オーバフローが生じると判断される。しかし、数式６の条件を満足しなければ、オーバフローは生じずにローレベルに保持される。
【００７７】
数式５と数式６とを参照すると、ステップ５４２においてオーバフローが生じると判断されれば、フレームバッファ１３０に保存されたデータが第２ＦＩＦＯ１４０に出力されない（ステップ５４８）。しかし、ステップ５４２においてオーバフローが生じないと判断されれば、フレームバッファ１３０のデータは第２ＦＩＦＯ １４０に保存される（ステップ５４４）。
また、第２ＦＩＦＯ １４０に保存されたデータは、出力ディスプレイフォーマットに合わせてディスプレイ信号として出力される（ステップ５４６）。
【００７８】
図８は第２ＦＩＦＯ １４０のデータ入出力フローを説明するための図面である。図８を参照すれば、８２は第２ＦＩＦＯ １４０のデータ入力を示し、８４は第２ＦＩＦＯ １４０のデータ出力を示す。すなわち、フレームバッファ１３０のデータ読出し区間ＴＲでだけ第２ＦＩＦＯ １４０へのデータ読出しがなされ、他の区間では第２ＦＩＦＯ １４０にデータが入力されない。
【００７９】
フレームバッファ１３０から第２ＦＩＦＯ １４０にデータが読出される区間ＴＲで、フレームバッファ制御部１５４は第２フレームデータイネーブル信号ＦＤＥＮ２を活性化させて第２ＦＩＦＯ １４０にデータが入力されるように制御する。
しかし、区間ＴＲのうちでもオーバフローが生じる区間では、フレームバッファ制御部１５４から第２ＦＩＦＯ制御部１５６に印加されるＦＤＥＮ２を非活性化させることにより、フレームバッファ１３０から第２ＦＩＦＯ １４０にデータが入力されないようにする。
【００８０】
以上のような過程を通じてＰＩＰ機能を行いつつ、ディスプレイ装置のためのフレーム速度変換過程を同時に行うことができる。
本発明は図面に示された一実施形態を参考にして説明されたが、これらは例示的なものに過ぎず、本技術分野の当業者ならばこれから多様な変形及び均等な他実施形態が可能であるという点が理解される。従って、本発明の真の技術的保護範囲は登録請求範囲の技術的思想により決められねばならない。
【００８１】
【発明の効果】
本発明によれば、それぞれのＦＩＦＯ及びフレームバッファのメモリを効率的に運用するだけではなく、ＰＩＰ機能を行う時に一つのフレームバッファだけを使用することで、システムサイズ面での効率性を向上させることができる。
また、ＰＬＬを使用せずに簡単なデータ同期化回路を利用し、フレーム速度変換を行うことでデータの損失を防止しつつ、最小限のメモリを利用したフレーム速度変換を行うことができる。
また、本発明は、フレーム速度変換時にユーザが所望のディスプレイ装置のフレーム速度をプログラマブルに実現することにより多様な入力フォーマットを支援できる映像処理装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態である映像処理装置のブロック図。
【図２】本発明の実施形態である映像処理装置の第１データ同期化部のブロック図。
【図３】周波数変換モジュールの動作を説明するためのタイミング図。
【図４】本発明の実施形態である映像処理装置の第２データ同期化部のブロック図。
【図５】本発明の実施形態である映像処理方法を説明するためのフローチャート。
【図６】本発明の実施形態である映像処理装置の第１ＦＩＦＯのデータ入出力フローを説明する図。
【図７】本発明の実施形態である映像処理装置のフレームバッファの動作を表す図。
【図８】本発明の実施形態である映像処理装置の第２ＦＩＦＯのデータ入出力フローを説明する図。
【符号の説明】
１００ 第１入力バッファ
１０５ 第２入力バッファ
１１０ 第１データ同期化部
１１５ 第２データ同期化部
１２０ 第１ＦＩＦＯ
１３０ フレームバッファ
１４０ 第２ＦＩＦＯ
１５０ メモリ制御部
１５２ 第１ＦＩＦＯ制御部
１５４ フレームバッファ制御部
１５６ 第２ＦＩＦＯ制御部
Claims (20)
- 相異なるチャネルを通じて印加される多数の非同期的な入力データを一つのディスプレイ装置にディスプレイし、前記入力データのフレーム速度をディスプレイ装置の出力フレーム速度に合わせて変換する映像処理装置において、
２つ以上のチャネルを通じて外部から非同期的に入力される入力データを、相異なる入力クロック信号によりバッファリングし、前記バッファリングされた結果を第１データ及び第１データイネーブル信号として出力する入力バッファ部と、
前記入力クロック信号と前記第１データイネーブル信号とに応答して前記入力バッファ部から印加される前記第１データを出力クロック信号に同期させ、前記同期されたデータをそれぞれの第１データイネーブル信号に応答して第２データと第２データイネーブル信号として出力するデータ同期化部と、
前記第２データを時間的にマルチプレクスして相異なる領域に保存し、第１メモリイネーブル信号に応答して前記保存されたデータを出力する第１メモリと、
前記第１メモリから出力されるデータを所定のフレームバッファ制御信号に応答して書込み及び読出しする第２メモリと、
前記第２メモリから出力されるデータを保存し、前記保存されたデータを第２メモリイネーブル信号に応答してディスプレイ信号として出力する第３メモリと、
前記第１メモリと前記第２メモリとの間のデータフローを制御するために前記第１メモリイネーブル信号を生成し、前記第１及び第２入力データと前記ディスプレイ信号のデータフレーム速度とを制御するために前記フレームバッファ制御信号を生成し、前記第２メモリと前記第３メモリとの間のデータフローを制御するために前記第２メモリイネーブル信号を生成するメモリ制御部とを備えることを特徴とする映像処理装置。 - 請求項１に記載の映像処理装置において、
前記データ同期化部は、
前記第１データを前記出力クロック信号に同期させる多数のデータ同期化部を含み、前記多数のデータ同期化部は、
前記第１データイネーブル信号と前記入力クロック信号とに応答して前記第１メモリの書込みアドレスをカウントし、前記カウントされた書込みアドレスを出力する書込みアドレスカウンタと、
前記カウントされた書込みアドレスに応答して前記第１データをデマルチプレクスし、前記デマルチプレクスしたデータを選択的に出力するデマルチプレクサと、
前記デマルチプレクスしたデータを保存するための多数の並列レジスタを含む並列バッファと、
前記カウントされた書込みアドレスを前記出力クロック信号の周波数領域に周波数変換し、前記周波数変換された結果を出力する周波数変換モジュールと、
前記第２データイネーブル信号と前記出力クロック信号とに応答して前記第１メモリの読出しアドレスをカウントし、前記カウントされた読出しアドレスを出力する読出しアドレスカウンタと、
前記周波数変換された書込みアドレスと前記カウントされた読出しアドレスとから前記第１メモリのアンダフロー部を検出し、前記検出された結果を出力するアンダフロー検出部と、
前記検出されたアンダフローに応答して前記第２データイネーブル信号を生成するグラフィックイネーブル信号発生部と、
前記カウントされた読出しアドレスに応答して前記並列バッファに保存されたデータを選択的に前記第２データとして出力するマルチプレクサとを備えることを特徴とする映像処理装置。 - 請求項１に記載の映像処理装置において、
前記入力バッファ部は、
第１チャネルを通じて入力されるグラフィックデータをグラフィッククロック信号に応答してバッファリングし、前記バッファリングされた結果を第１グラフィックデータと第１グラフィックイネーブル信号として出力する第１入力バッファと、
第２チャネルを通じて入力されるビデオデータをビデオクロック信号に応答してバッファリングし、前記バッファリングされた結果を第１ビデオデータと第１ビデオイネーブル信号として出力する第２入力バッファとを含むことを特徴とする映像処理装置。 - 請求項３に記載の映像処理装置において、
前記データ同期化部は、
前記第１グラフィックデータを前記グラフィッククロック信号に応答して入力し、前記入力されたデータを前記出力クロック信号に同期させ、第２グラフィックデータと第２グラフィックイネーブル信号とを生成する第１データ同期化部と、
前記第１ビデオデータを前記ビデオクロック信号に応答して入力し、前記入力されたデータを前記出力クロック信号に同期させ、第２ビデオデータと第２ビデオイネーブル信号とを生成する第２データ同期化部とを含むことを特徴とする映像処理装置。 - 請求項４に記載の映像処理装置において、
前記第１メモリは、
相異なる保存領域に区分され、前記第１及び第２データ同期化部から出力される第２グラフィックデータ及び前記第２ビデオデータを前記第１メモリイネーブル信号に応答して選択的に保存する第１ＦＩＦＯにより実現されることを特徴とする映像処理装置。 - 請求項５に記載の映像処理装置において、
前記第２メモリは、
前記第１ＦＩＦＯに保存されたデータを少なくとも１フレーム以上保存するフレームバッファにより実現されることを特徴とする映像処理装置。 - 請求項６に記載の映像処理装置において、
前記第３メモリは、
前記第２メモリから出力されるデータを前記第２メモリイネーブル信号に応答して前記ディスプレイ信号として出力する第２ＦＩＦＯにより実現されることを特徴とする映像処理装置。 - 請求項７に記載の映像処理装置において、
前記メモリ制御部は、
前記第２グラフィックイネーブル信号と、前記遅延された第２ビデオイネーブル信号と、第１フレームデータイネーブル信号とに応答して前記第１メモリイネーブル信号を生成し、前記第１ＦＩＦＯの書込みアドレスと読出しアドレスとの間のアンダフローを検出し、前記検出された結果により前記第１ＦＩＦＯのデータ書込み及び読出しを制御する第１ＦＩＦＯ制御部と、
第２フレームデータイネーブル信号と出力イネーブル信号とに応答して前記第２メモリイネーブル信号を生成し、前記第２ＦＩＦＯの書込みアドレスと読出しアドレスとの間のオーバフローを検出し、前記検出された結果により前記第２ＦＩＦ０のデータ書込み及び読出しを制御する第２ＦＩＦＯ制御部と、
前記フレームバッファに入力される入力データと出力ディスプレイ信号とのフレーム速度を比較し、比較結果に応答して前記第１及び第２入力バッファのデータをブロッキングする入力ブロッキング信号を生成して前記第１及び第２入力バッファに印加し、前記アンダフロー及び前記オーバフローにより前記第１及び第２フレームデータイネーブル信号及び前記フレームバッファ制御信号を生成するフレームバッファ制御部とを備えることを特徴とする映像処理装置。 - 請求項４に記載の映像処理装置において、
前記映像処理装置は、
前記第２データ同期化部から出力される前記第２ビデオデータをグラフィックデータに変換し、前記変換されたグラフィックデータを前記第１メモリのビデオ領域に出力し、前記第２ビデオイネーブル信号を所定時間遅延させて前記メモリ制御部と前記第１データ同期化部とに出力するカラースペース変換部を備えることを特徴とする映像処理装置。 - 相異なるチャネルを通じて印加される多数の非同期的な入力データを一つのディスプレイ装置にディスプレイし、前記入力データのフレーム速度をディスプレイ装置の出力フレーム速度に合わせて変換する映像処理方法において、
（ａ）前記多数の入力データをそれぞれの入力クロック信号によりバッファリングし、前記バッファリングされた各データを出力クロック信号に同期させるステップと、
（ｂ）前記出力クロック信号に同期された前記多数の入力データをそれぞれの入力イネーブル信号に応答して第１メモリに保存するステップと、
（ｃ）前記第１メモリの書込みアドレスと読出しアドレスとを比較し、前記第１メモリに保存されたデータを第２メモリに保存するか否かを決定するステップと、
（ｄ）前記多数の入力データのフレーム速度と出力ディスプレイ信号のフレーム速度とを比較して前記第２メモリのデータ書込み及び読出しを制御するステップと、
（ｅ）第３メモリの書込みアドレスと読出しアドレスとを比較して前記第２メモリの出力データを第３メモリに保存するか否かを決定し、前記第３メモリに保存されたデータを前記ディスプレイ装置に示すためのディスプレイ信号を出力するステップとを備えることを特徴とする映像処理方法。 - 請求項１０に記載の映像処理方法において、
前記（ｂ）ステップは、
（ｂ１）前記多数の入力データのうち、第１入力データのためのイネーブル信号が活性化されたか否かを判断するステップと、
（ｂ２）前記第１入力データのためのイネーブル信号が活性化された場合、前記出力クロック信号に同期された前記第１入力データを前記第１メモリに保存するステップと、
（ｂ３）前記（ｂ１）ステップにおいて前記第１入力データのためのイネーブル信号が活性化されなかった場合、第２入力データのためのイネーブル信号が活性化されたか否かを判断するステップと、
（ｂ４）前記第２入力データのためのイネーブル信号が活性化された場合、前記出力クロック信号に同期された第２入力データを前記第１メモリに保存するステップとを備えることを特徴とする映像処理方法。 - 請求項１０に記載の映像処理方法において、
前記（ｂ）ステップは、
前記第１メモリの相異なる領域に第１入力データ及び第２入力データが時間的にマルチプレクスされて保存されることを特徴とする映像処理方法。 - 請求項１０に記載の映像処理方法において、
前記（ｃ）ステップは、
（ｃ１）前記第１メモリの書込みアドレスと読出しアドレスとの間にアンダフローが生じるか否かを判断するステップと、
（ｃ２）前記アンダフローが生じると判断された場合、前記第１メモリから前記第２メモリへのデータ出力を中止するステップと、
（ｃ３）前記アンダフローが生じないと判断された場合、前記第１メモリに保存された前記第１入力データまたは前記第２入力データを前記第２メモリに保存するステップとを備えることを特徴とする映像処理方法。 - 請求項１０に記載の映像処理方法において、
前記（ｃ１）ステップは、
（ｃ１１）前記第１メモリの前記書込みアドレスが前記読出しアドレスより大きいか否かを判断するステップと、
（ｃ１２）前記第１メモリの前記書込みアドレスが前記読出しアドレスより大きいと判断された場合、
ＷＡＤＤ＿Ｆ１−ＲＡＤＤ＿Ｆ１＜ＴＨ１
を満足する場合に、前記アンダフローが生じると判断するステップと、
（ｃ１３）前記ｃ１１ステップにおいて、前記第１メモリの前記書込みアドレスが前記読出しアドレスより大きくないと判断された場合、
Ｎ１＋ＷＡＤＤ＿Ｆ１−ＲＡＤＤ＿Ｆ１＜ＴＨ１
を満足する場合に、前記アンダフローが生じると判断するステップとを備え、
前記ＷＡＤＤ＿Ｆ１は前記第１メモリの書込みアドレスを示し、前記ＲＡＤＤ＿Ｆ１は前記第１メモリの読出しアドレスを示し、前記ＴＨ１はあらかじめ設定されたスレショルド値を示し、前記Ｎ１は前記第１メモリの第１入力データまたは前記第２入力データのために区分されたアドレスサイズを示すことを特徴とする映像処理方法。 - 請求項１０に記載の映像処理方法において、
前記（ｄ）ステップは、
（ｄ１）前記第１または第２入力データのフレーム速度が前記出力ディスプレイ信号のフレーム速度より速いか否かを判断するステップと、
（ｄ２）前記入力データのフレーム速度が前記出力ディスプレイ信号のフレーム速度より速いと判断された場合、前記第１または第２入力データの１フレームをブロッキングして入力を遮断するステップと、
（ｄ３）前記（ｄ１）ステップにおいて、前記入力データのフレーム速度が前記出力ディスプレイ信号のフレーム速度より速くないと判断された場合、前記入力データのフレーム速度が前記出力ディスプレイ信号のフレーム速度より遅いか否かを判断するステップと、
（ｄ４）前記入力データのフレーム速度が遅いと判断されれば、前記第２メモリに保存された前記第１または第２入力データを１フレーム反復して読出すステップとを備えることを特徴とする映像処理方法。 - 請求項１５に記載の映像処理方法において、
前記（ｄ２）ステップは、
Ｍ−Ｆ＋Ｐｉ＋Ｒ＿ｆｒ＞Ｆ
を満足しない場合に、前記第１または第２入力データをブロッキングし、
前記Ｍは保存可能な第２メモリのサイズを示し、Ｆは１フレームのイメージサイズを示し、Ｐｉは前記第２メモリにおいて１フレームデータの入力が始まる時に現在読出しているフレームデータの位置を示し、Ｒ＿ｆｒは出力フレーム速度／入力フレーム速度を示すことを特徴とする映像処理方法。 - 請求項１５に記載の映像処理方法において、
前記（ｄ４）ステップは、
- 請求項１０に記載の映像処理方法において、
前記（ｅ）ステップは、
（ｅ１）前記第３メモリの書込みアドレスと読出しアドレスとの間にオーバフローが生じるか否かを判断するステップと、
（ｅ２）前記オーバフローが生じると判断されれば、前記第２メモリから前記第３メモリへのデータ出力を中止するステップと、
（ｅ３）前記第３メモリの書込みアドレスと読出しアドレス間に前記オーバフローが生じないと判断されれば、前記第２メモリのデータを前記第３メモリに保存するステップと、
（ｅ４）前記第３メモリに保存されたデータを出力ディスプレイフォーマットに合わせて前記ディスプレイ信号として出力するステップとを備えることを特徴とする映像処理方法。 - 請求項１８に記載の映像処理方法において、
前記（ｅ１）ステップは、
（ｅ１１）前記第３メモリの書込みアドレスが前記読出しアドレスより大きいか否かを判断するステップと、
（ｅ１２）前記書込みアドレスが前記読出しアドレスより大きいと判断されれば、次の条件、
Ｎ２＋ＲＡＤＤ＿Ｆ２−ＷＡＤＤ＿Ｆ２＜ＴＨ２
を満足する場合に、前記オーバフローが生じると判断するステップと、
（ｅ１３）前記ｅ１１ステップにおいて、前記書込みアドレスが前記読出しアドレスより大きくないと判断されれば、次の条件、
ＲＡＤＤ＿Ｆ２−ＷＡＤＤ＿Ｆ２＜ＴＨ２
を満足する場合に、前記オーバフローが生じると判断するステップとを備え、
前記ＷＡＤＤ＿Ｆ２は前記第３メモリの書込みアドレスを示し、前記ＲＡＤＤ＿Ｆ２は前記第３メモリの読出しアドレスを示し、前記ＴＨ２はあらかじめ設定されたスレショルド値を示し、前記Ｎ２は前記第３メモリのアドレスサイズを示すことを特徴とする映像処理方法。 - 請求項１０に記載の映像処理方法において、
前記第１及び第２入力データは、それぞれＲ／Ｇ／Ｂを示すグラフィックデータ及び輝度Ｙ、色差信号Ｕ／Ｖを示すビデオデータであることを特徴とする映像処理方法。
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