KR101721261B1 - 액정표시장치와 그의 데이터전송방법 - Google Patents

Abstract

본 발명에 따른 액정표시장치는 액정표시패널; 제1 프레임 레이트로 입력되는 디지털 비디오 데이터 중 상기 액정표시패널의 좌 반면에 표시될 데이터를 보간 처리하여 상기 제1 프레임 레이트보다 높은 제2 프레임 레이트로 제1 디지털 비디오 데이터를 발생하는 제1 MEMC 칩; 상기 제1 프레임 레이트로 입력되는 디지털 비디오 데이터 중 상기 액정표시패널의 우 반면에 표시될 데이터를 보간 처리하여 상기 제2 프레임 레이트로 제2 디지털 비디오 데이터를 발생하는 제2 MEMC 칩; 및 상기 제1 및 제2 디지털 비디오 데이터를 입력받아 상기 제1 및 제2 디지털 비디오 데이터 간의 전송 시점을 동기시키는 데이터 얼라인부를 구비한다.

Description

액정표시장치와 그의 데이터전송방법{LIQUID CRYSTAL DISPLAY AND DATA TRANSMISSION METHOD THEREOF}

본 발명은 액정표시장치와 그의 데이터전송방법에 관한 것이다.

액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하, "TFT")를 이용하여 동영상을 표시하고 있다. 이 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되고 있다.

액정표시장치의 액정셀들은 화소전극에 공급되는 데이터전압과 공통전극에 공급되는 공통전압의 전위차에 따라 투과율을 변화시킴으로써 화상을 표시한다. 액정표시장치를 통해 동영상을 표시할 때, 액정의 유지특성으로 인하여 화면이 선명하지 못하고 흐릿하게 보이는 모션 블러링이 나타날 수 있다. 모션 블러링을 완화하기 위해서는 동영상 응답시간(Moving Picture Response Time : 이하, "MPRT")을 빠르게 하여야 한다. MPRT를 향상시키는 방법으로는 대표적으로 프레임 레이트(frame rate)를 높이는 방법이 있다.

도 1은 2 칩 MEMC(Motion Estimation and Motion Compensation) 솔루션을 이용하여 프레임 레이트를 60Hz에서 240Hz로 높이는 것을 보여준다.

도 1을 참조하면, MEMC Chip #1은 60Hz의 프레임 레이트로 입력되는 1920×1080의 디지털 비디오 데이터(RGB) 중 TFT LCD ARRAY의 좌반면(AL)에 표시될 데이터를 보간(interpolation) 처리를 통해 240Hz의 프레임 레이트에 동기되는 960×1080의 제1 디지털 비디오 데이터(RGB#1)를 발생한 후, 이 제1 디지털 비디오 데이터(RGB#1)를 타이밍 콘트롤러(T-Con)에 공급한다. MEMC Chip #2는 60Hz의 프레임 레이트로 입력되는 1920×1080의 디지털 비디오 데이터(RGB) 중 TFT LCD ARRAY의 우반면(AR)에 표시될 데이터를 보간(interpolation) 처리를 통해 240Hz의 프레임 레이트에 동기되는 960×1080의 제2 디지털 비디오 데이터(RGB#2)를 발생한 후, 이 제2 디지털 비디오 데이터(RGB#2)를 타이밍 콘트롤러(T-Con)에 공급한다. 타이밍 콘트롤러(T-Con)는 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2)를 데이터 구동회로(미도시)에 공급함과 아울러, 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2)가 TFT LCD ARRAY에 표시되도록 데이터 구동회로와 게이트 구동회로(미도시)의 동작 타이밍을 제어한다. 도 1에서, LVDS(Low Voltage Differential Signaling)는 데이터를 고속으로 전송하기 위한 인터페이스 규격을 지시한다.

그런데, 이와 같은 240Hz MEMC 2 Chip 솔루션에서는 2개의 MEMC IC를 사용하게 됨으로써, 도 2와 같이 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2) 간에 필연적으로 동기가 틀어지게 된다. 그 결과, 종래 기술에서는 데이터를 원하는 위치에 표시할 수 없어 화질 불량이 초래된다.

따라서, 본 발명의 목적은 240Hz MEMC 2 Chip 솔루션에서 데이터의 동기 틀어짐을 방지할 수 있도록 한 액정표시장치와 그의 데이터전송방법을 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널; 제1 프레임 레이트로 입력되는 디지털 비디오 데이터 중 상기 액정표시패널의 좌 반면에 표시될 데이터를 보간 처리하여 상기 제1 프레임 레이트보다 높은 제2 프레임 레이트로 제1 디지털 비디오 데이터를 발생하는 제1 MEMC 칩; 상기 제1 프레임 레이트로 입력되는 디지털 비디오 데이터 중 상기 액정표시패널의 우 반면에 표시될 데이터를 보간 처리하여 상기 제2 프레임 레이트로 제2 디지털 비디오 데이터를 발생하는 제2 MEMC 칩; 및 상기 제1 및 제2 디지털 비디오 데이터를 입력받아 상기 제1 및 제2 디지털 비디오 데이터 간의 전송 시점을 동기시키는 데이터 얼라인부를 구비한다.

상기 제1 프레임 레이트는 60Hz이고, 상기 제2 프레임 레이트는 240Hz를 지시한다.

상기 데이터 얼라인부는, 상기 제1 및 제2 디지털 비디오 데이터의 동기를 맞추기 위하여 다수의 라인 메모리들을 포함한다.

상기 라인 메모리의 개수는 상기 제1 및 제2 디지털 비디오 데이터 간에 동기가 틀어진 데이터의 수평라인 개수에 대응된다.

상기 제1 디지털 비디오 데이터가 상기 제2 디지털 비디오 데이터보다 먼저 상기 데이터 얼라인부에 입력되는 경우 상기 데이터 얼라인부는, 상기 제2 디지털 비디오 데이터보다 먼저 입력되는 n(n은 양의 정수) 수평라인 분의 상기 제1 디지털 비디오 데이터를 n개의 라인 메모리들에 라인 순차 방식으로 기입하고, 상기 제2 디지털 비디오 데이터가 입력되는 시점에 맞추어 FIFO(first-in first-out) 방식으로 상기 라인 메모리들에 저장된 상기 제1 디지털 비디오 데이터를 상기 제2 디지털 비디오 데이터에 동기시켜 읽어낸다.

상기 데이터 얼라인부는, 상기 제1 및 제2 디지털 비디오 데이터의 동기를 맞춤과 아울러 상기 제1 및 제2 디지털 비디오 데이터를 하나로 통합하기 위하여 제1 및 제2 라인 메모리부를 포함한다.

상기 제1 라인 메모리부는 상기 제1 및 제2 디지털 비디오 데이터 간에 동기가 틀어진 데이터의 수평라인 개수에 해당되는 만큼의 라인 메모리를 구비하고; 상기 제2 라인 메모리부는 적어도 하나 이상의 라인 메모리를 구비한다.

상기 데이터 얼라인부는, 상기 제1 디지털 비디오 데이터를 상기 제1 메모리부에 라인 순차 방식으로 기입함과 아울러 상기 제2 디지털 비디오 데이터를 상기 제2 메모리부에 라인 순차 방식으로 기입한 후, 상기 제1 및 제2 메모리부로부터 각각 상기 제1 및 제2 디지털 비디오 데이터를 라인 단위로 동시에 독출하여 상기 제1 및 제2 디지털 비디오 데이터를 하나로 통합한다.

이 액정표시장치는 상기 데이터 얼라인부가 내장되는 타이밍 콘트롤러를 더 구비하고; 상기 데이터 얼라인부는, 전자기파 간섭 제거를 위해 상기 타이밍 콘트롤러에 포함된 SSCG(Spread Spectrum Clocking Generating) 블록 내의 FIFO 방식의 라인 메모리부를 상기 제1 및 제2 메모리부로 활용한다.

본 발명의 실시예에 따른 액정표시패널을 갖는 액정표시장치의 데이터전송방법은, 제1 프레임 레이트로 입력되는 디지털 비디오 데이터 중 상기 액정표시패널의 좌 반면에 표시될 데이터를 보간 처리하여 상기 제1 프레임 레이트보다 높은 제2 프레임 레이트로 제1 디지털 비디오 데이터를 발생하는 단계; 상기 제1 프레임 레이트로 입력되는 디지털 비디오 데이터 중 상기 액정표시패널의 우 반면에 표시될 데이터를 보간 처리하여 상기 제2 프레임 레이트로 제2 디지털 비디오 데이터를 발생하는 단계; 및 상기 제1 및 제2 디지털 비디오 데이터를 입력받아 상기 제1 및 제2 디지털 비디오 데이터 간의 전송 시점을 동기시키는 단계를 포함한다.

본 발명에 따른 액정표시장치와 그의 데이터전송방법은 라인 메모리를 포함하는 데이터 얼라인부를 이용하여 제1 및 제2 디지털 비디오 데이터를 얼라인 시킴으로써, 240Hz MEMC 2 Chip 솔루션에서 데이터의 동기 틀어짐을 방지할 수 있다.

도 1은 240Hz MEMC 2 Chip 솔루션을 개략적으로 보여주는 도면.
도 2는 240Hz MEMC 2 Chip 솔루션에서 데이터 간 동기가 틀어지는 것을 보여주는 도면.
도 3은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도.
도 4는 타이밍 콘트롤러에 내장되는 데이터 얼라인부를 보여주는 도면.
도 5는 제1 실시예에 따른 데이터 얼라인부를 보여주는 도면.
도 6은 제2 실시예에 따른 데이터 얼라인부를 보여주는 도면.
도 7은 데이터 얼라인부로부터 출력되는 데이터에 기반한 영상 처리 알고리즘의 처리 순서를 보여주는 도면.
도 8은 제3 실시예에 따른 데이터 얼라인부를 보여주는 도면.

이하, 도 3 내지 도 8을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.

도 3을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(10), 타이밍 콘트롤러(11), 데이터 구동회로(12), 게이트 구동회로(13) 및 데이터 얼라인부(111)를 구비한다.

액정표시패널(10)은 두 장의 유리기판 사이에 액정층이 형성된다. 액정표시패널(10)은 데이터라인들(15)과 게이트라인들(16)의 교차 구조에 의해 매트릭스 형태로 배치된 액정셀들(Clc)을 포함한다.

액정표시패널(10)의 하부 유리기판에는 화소 어레이가 형성된다. 화소 어레이는 데이터라인들(15)과 게이트라인들(16)의 교차부에 형성된 액정셀들(Clc), 액정셀들의 화소전극(1)에 접속된 TFT들, 및 스토리지 커패시터(Cst)를 포함한다. 액정셀들(Clc)은 TFT에 접속되어 화소전극들(1)과 공통전극(2) 사이의 전계에 의해 구동된다. 액정표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 등이 형성된다. 액정표시패널(10)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.

공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다.

본 발명에서 적용 가능한 액정표시패널(10)은 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.

데이터 얼라인부(111)는 240Hz MEMC 2 Chip 솔루션에 의거하여 시스템 보드(14)의 MEMC Chip #1 및 MEMC Chip #2로부터 각각 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2)를 입력받고, 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2) 간의 동기를 맞춘 후 출력한다. 데이터 얼라인부(111)는 타이밍 콘트롤러(11)에 내장될 수 있다.

타이밍 콘트롤러(11)는 데이터 얼라인부(111)에서 얼라인 된 입력 영상의 디지털 비디오 데이터(RGB)를 데이터 구동회로(12)에 공급한다. 타이밍 콘트롤러(11)는 시스템 보드(14)로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 타이밍신호를 입력받아 데이터 구동회로(12)와 게이트 구동회로(13)의 동작 타이밍을 제어하기 위한 제어신호들을 발생한다. 제어신호들은 게이트 구동회로(13)의 동작 타임을 제어하기 위한 게이트 타이밍 제어신호, 데이터 구동회로(12)의 동작 타이밍과 데이터전압의 수직 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다. 타이밍 콘트롤러(11)는 60Hz의 프레임 주파수로 입력되는 디지털 비디오 데이터가 60×i(i는 양의 정수) Hz의 프레임 주파수로 액정표시패널의 화소 어레이(PA)에서 재생될 수 있도록 게이트 타이밍 제어신호와 데이터 타이밍 제어신호의 주파수를 60×i Hz(예컨대, 240Hz)의 프레임 주파수 기준으로 체배할 수 있다.

게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트펄스를 발생하는 게이트 드라이브 IC에 인가되어 첫 번째 게이트펄스가 발생되도록 그 게이트 드라이브 IC를 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 드라이브 IC들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들의 출력을 제어한다.

데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity : POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동회로(12)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들 각각으로부터 순차적으로 출력되는 데이터전압들의 극성을 제어한다. 소스 출력 인에이블신호(SOE)는 데이터 구동회로(12)의 출력 타이밍을 제어한다. 데이터 구동회로(12)에 입력될 디지털 비디오 데이터가 mini LVDS(Low Voltage Differential Signaling) 인터페이스 규격으로 전송된다면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.

데이터 구동회로(12)는 다수의 소스 드라이브 IC들(Integrated Circuit)을 포함한다. 데이터 구동회로(12)의 소스 드라이브 IC들 각각은 쉬프트 레지스터, 래치, 디지털-아날로그 변환기, 출력 버퍼 등을 포함한다. 데이터 구동회로(12)는 타이밍 콘트롤러(11)의 제어 하에 디지털 비디오 데이터(RGB)를 래치한다. 그리고 데이터 구동회로(12)는 극성제어신호(POL)에 응답하여 디지털 비디오 데이터(RGB)를 아날로그 정극성/부극성 감마보상전압으로 변환하여 1 수평라인분씩 동시에 데이터라인들(15)에 공급한다.

게이트 구동회로(13)는 다수의 게이트 드라이브 IC들을 포함한다. 게이트 구동회로(13)는 쉬프트 레지스터와 레벨 쉬프터를 이용하여 게이트 타이밍 제어신호들에 따라 게이트펄스를 게이트라인들(16)에 순차적으로 공급한다. 한편, 게이트 구동회로(13)의 쉬프트 레지스터는 GIP(Gate In Panel) 방식에 따라 액정표시패널(10)의 하부 유리기판 상에 직접 형성될 수 있다.

도 4는 타이밍 콘트롤러(11)에 내장되는 데이터 얼라인부(111)를 보여준다.

도 4를 참조하면, MEMC Chip #1(21)은 60Hz의 프레임 레이트로 입력되는 1920×1080의 디지털 비디오 데이터(RGB) 중 액정표시패널(10)의 좌반면(AL)에 표시될 데이터를 보간(interpolation) 처리를 통해 240Hz의 프레임 레이트에 동기되는 960×1080의 제1 디지털 비디오 데이터(RGB#1)를 발생한 후, 이 제1 디지털 비디오 데이터(RGB#1)를 4 포트 LVDS(Low Voltage Differential Signaling) 인터페이스 규격을 통해 데이터 얼라인부(111)에 공급한다. MEMC Chip #2(22)는 60Hz의 프레임 레이트로 입력되는 1920×1080의 디지털 비디오 데이터(RGB) 중 액정표시패널(10)의 우반면(AR)에 표시될 데이터를 보간(interpolation) 처리를 통해 240Hz의 프레임 레이트에 동기되는 960×1080의 제2 디지털 비디오 데이터(RGB#2)를 발생한 후, 이 제2 디지털 비디오 데이터(RGB#2)를 4 포트 LVDS(Low Voltage Differential Signaling) 인터페이스 규격을 통해 데이터 얼라인부(111)에 공급한다. 데이터 얼라인부(111)는 240Hz MEMC 2 Chip 솔루션에서 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2) 간의 동기 틀어짐을 방지한다.

도 5는 제1 실시예에 따른 데이터 얼라인부(111)를 보여준다.

도 5를 참조하면, 제1 실시예에 따른 데이터 얼라인부(111)는 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2)의 동기를 맞추기 위해 다수의 라인 메모리들(Line memory#1~Line memory#n)을 포함한다. 라인 메모리의 개수는 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2) 간에 동기가 틀어진 데이터의 수평라인 개수에 대응된다.

제1 디지털 비디오 데이터(RGB#1)가 제2 디지털 비디오 데이터(RGB#2)보다 먼저 입력되는 경우를 가정하여 데이터 얼라인부(111)의 동작을 설명하면, 제1 실시예에 따른 데이터 얼라인부(111)는 제2 디지털 비디오 데이터(RGB#2)보다 먼저 입력되는 n(n은 양의 정수) 수평라인 분의 제1 디지털 비디오 데이터(RGB#1)를 n개의 라인 메모리들(Line memory#1~Line memory#n)에 라인 순차 방식으로 기입(write)한다. 그리고, 제2 디지털 비디오 데이터(RGB#2)가 입력되는 시점에 맞추어 FIFO(first-in first-out) 방식으로 라인 메모리들(Line memory#1~Line memory#n)에 저장된 제1 디지털 비디오 데이터(RGB#1)를 제2 디지털 비디오 데이터(RGB#2)에 동기시켜 읽어 낸다(read). 그 결과, 유효 데이터 1~960에 해당되는 제1 디지털 비디오 데이터(RGB#1)와 유효 데이터 961~1920에 해당되는 제2 디지털 비디오 데이터(RGB#2)는 데이터 얼라인부(111)에서 동시에 출력되기 때문에, 240Hz MEMC 2 Chip 솔루션에서 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2) 간의 동기 틀어짐은 방지된다.

도 6은 제2 실시예에 따른 데이터 얼라인부(111)를 보여준다.

도 6을 참조하면, 제2 실시예에 따른 데이터 얼라인부(111)는 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2)의 동기를 맞춤과 아울러 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2)를 하나로 통합하기 위해 제1 및 제2 메모리부(111A,111B)를 포함한다. 제1 메모리부(111A)는 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2) 간에 동기가 틀어진 데이터의 수평라인 개수에 해당되는 만큼의 라인 메모리를 구비한다. 제2 메모리부(111B)는 적어도 하나 이상의 라인 메모리를 구비한다.

제1 디지털 비디오 데이터(RGB#1)가 제2 디지털 비디오 데이터(RGB#2)보다 먼저 입력되는 경우를 가정하여 데이터 얼라인부(111)의 동작을 설명하면, 제2 실시예에 따른 데이터 얼라인부(111)는 제1 디지털 비디오 데이터(RGB#1)를 제1 메모리부(111A)에 라인 순차 방식으로 기입함과 아울러, 제2 디지털 비디오 데이터(RGB#2)를 제2 메모리부(111B)에 라인 순차 방식으로 기입한다.

그리고, 제2 실시예에 따른 데이터 얼라인부(111)는 제1 및 제2 메모리부(111A,111B)로부터 각각 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2)를 라인 단위로 동시에 독출함과 아울러, 동시에 독출된 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2)를 하나로 통합하여 제3 디지털 비디오 데이터(RGB#3)를 발생한다. 그 결과, 유효 데이터 1~1920에 해당되는 제3 디지털 비디오 데이터(RGB#3)가 데이터 얼라인부(111)에서 출력되기 때문에, 240Hz MEMC 2 Chip 솔루션에서 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2) 간의 동기 틀어짐은 방지된다.

이렇게 데이터 얼라인부(111)를 통해 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2)를 하나로 통합하여 제3 디지털 비디오 데이터(RGB#3)를 출력하는 이유는, 타이밍 콘트롤러(11) 내의 영상 처리 알고리즘의 처리 순서가 도 7과 같이 액정표시패널(10) 전체를 대상으로 라인 순차 방식으로 행해지기 때문이다. 이 경우, 타이밍 콘트롤러(11)는 데이터 얼라인부(111)의 출력단에 접속되어 영상 처리/검출 기능을 수행하는 영상처리 블록을 더 포함할 수 있다. 영상처리 블록은 특정 데이터 패턴에서 극성제어신호(POL)를 변경하기 위해 상기 특정 데이터 패턴을 검출하는 DPC(Detect Pattern Control) 블록과, 액정의 응답 시간을 개선하기 위하여 이전 프레임 데이터와 현재 프레임 데이터를 비교하고 그 비교결과에 따른 데이터의 변화를 판단하여 그 판단결과에 대응하는 보상값으로 입력 데이터를 변조하는 ODC(Over Driving Control) 블록 등을 포함한다.

도 8은 제3 실시예에 따른 데이터 얼라인부(111)를 보여준다.

도 8을 참조하면, 제3 실시예에 따른 데이터 얼라인부(111)는 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2)의 동기를 맞춤과 아울러 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2)를 하나로 통합하기 위해 제1 및 제2 메모리부(111A,111B)를 포함한다. 제1 메모리부(111A)는 제1 및 제2 디지털 비디오 데이터(RGB#1,RGB#2) 간에 동기가 틀어진 데이터의 수평라인 개수에 해당되는 만큼의 라인 메모리를 구비한다. 제2 메모리부(111B)는 적어도 하나 이상의 라인 메모리를 구비한다.

데이터 얼라인부(111)는 제2 실시예에서와 같이 별도로 제1 및 제2 메모리부(111A,111B)를 구비하지 않고, 전자기파 간섭(Electromagnetic Interference,EMI) 제거를 위해 타이밍 콘트롤러(11)에 포함된 SSCG(Spread Spectrum Clocking Generating) 블록(112) 내의 FIFO 방식의 라인 메모리부(112C)를 제1 및 제2 메모리부(111A,111B)로 활용할 수 있다. 이에 따르면, 라인 메모리의 개수를 크게 줄일 수 있다.

SSCG 블록(112)은 클럭 발생기(112A), 데이터 변조기(112B), 및 라인 메모리부(112C)를 포함한다. 클럭 발생기(112A)는 EMI를 줄이기 위해, 특정 주파수에서 큰 에너지를 갖는 기준 신호를, 소정의 대역폭을 가지며 이 대역폭 내의 주파수에서 에너지가 상기 기준 신호에 비하여 상대적으로 적은 주파수 신호(스프레드 클럭)로 변조한다. 예를 들면, 기준 신호의 주파수가 3GHz인 경우, 기준 신호는 소정 반복 사이클 동안 3GHz 및 2.97GHz 사이의 신호로 변화하도록 변조된다. 이렇게, PLL(Phase Locked Loop)의 클록 주파수를 하나의 기준 주파수로 고정시키지 않고 소정 주파수 사이에서 변하도록 변조하면, 특정 주파수에서의 에너지가 분산되어 이웃하는 전자 회로에 EMI 영향을 미치지 않는 신호가 된다. 데이터 변조기(112B)는 입력되는 LVDS 데이터를 스프레드 클럭에 동기시켜 스프레드 데이터를 발생한다. 라인 메모리부(112C)는 스프레드 데이터를 발생을 위해 LVDS 데이터를 저장하는 기능 외에도, 데이터 얼라인 및 통합을 위해 제1 및 제2 메모리부(111A,111B)로의 기능을 겸한다. SSCG 블록(112)에 대해서는 대한민국 공개특허공보 제10-2008-0014259호, 대한민국 공개특허공보 제10-2010-0077741호 등에 자세히 개시되어 있다.

제3 실시예에 따른 데이터 얼라인부(111)의 기능 및 동작은 제2 실시예와 실질적으로 동일하므로 생략한다.

상술한 바와 같이 본 발명에 따른 액정표시장치와 그의 데이터전송방법은 라인 메모리를 포함하는 데이터 얼라인부를 이용하여 제1 및 제2 디지털 비디오 데이터를 얼라인 시킴으로써, 240Hz MEMC 2 Chip 솔루션에서 데이터의 동기 틀어짐을 방지할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

10 : 액정표시패널 11 : 타이밍 콘트롤러
12 : 데이터 구동회로 13 : 게이트 구동회로
111 : 데이터 얼라인부

Claims (10)

1. 액정표시패널;
   제1 프레임 레이트로 입력되는 디지털 비디오 데이터 중 상기 액정표시패널의 좌 반면에 표시될 데이터를 보간 처리하여 상기 제1 프레임 레이트보다 높은 제2 프레임 레이트로 제1 디지털 비디오 데이터를 발생하는 제1 MEMC 칩;
   상기 제1 프레임 레이트로 입력되는 디지털 비디오 데이터 중 상기 액정표시패널의 우 반면에 표시될 데이터를 보간 처리하여 상기 제2 프레임 레이트로 제2 디지털 비디오 데이터를 발생하는 제2 MEMC 칩; 및
   상기 제1 및 제2 디지털 비디오 데이터를 입력받아 상기 제1 및 제2 디지털 비디오 데이터의 동기를 맞추기 위해 다수의 라인 메모리들을 포함하는 데이터 얼라인부를 구비하고,
   상기 제1 디지털 비디오 데이터가 상기 제2 디지털 비디오 데이터보다 먼저 입력되는 경우 상기 데이터 얼라인부는,
   상기 제2 디지털 비디오 데이터보다 먼저 입력되는 n(n은 양의 정수) 수평라인 분의 상기 제1 디지털 비디오 데이터를 n개의 라인 메모리들에 라인 순차 방식으로 기입하고, 상기 제2 디지털 비디오 데이터가 입력되는 시점에 맞추어 FIFO(first-in first-out) 방식으로 상기 라인 메모리들에 저장된 상기 제1 디지털 비디오 데이터를 상기 제2 디지털 비디오 데이터에 동기시켜 읽어내는 액정표시장치.
2. 제 1 항에 있어서,
   상기 제1 프레임 레이트는 60Hz이고, 상기 제2 프레임 레이트는 240Hz인 액정표시장치.
3. 삭제
4. 제 1 항에 있어서,
   상기 라인 메모리의 개수는 상기 제1 및 제2 디지털 비디오 데이터 간에 동기가 틀어진 데이터의 수평라인 개수에 대응되는 액정표시장치.
5. 삭제
6. 액정표시패널;
   제1 프레임 레이트로 입력되는 디지털 비디오 데이터 중 상기 액정표시패널의 좌 반면에 표시될 데이터를 보간 처리하여 상기 제1 프레임 레이트보다 높은 제2 프레임 레이트로 제1 디지털 비디오 데이터를 발생하는 제1 MEMC 칩;
   상기 제1 프레임 레이트로 입력되는 디지털 비디오 데이터 중 상기 액정표시패널의 우 반면에 표시될 데이터를 보간 처리하여 상기 제2 프레임 레이트로 제2 디지털 비디오 데이터를 발생하는 제2 MEMC 칩; 및
   상기 제1 및 제2 디지털 비디오 데이터를 입력받아 상기 제1 및 제2 디지털 비디오 데이터의 동기를 맞춤과 아울러 상기 제1 및 제2 디지털 비디오 데이터를 하나로 통합하기 위하여 제1 및 제2 라인 메모리부를 포함하는 데이터 얼라인부를 구비하고,
   상기 데이터 얼라인부는,
   상기 제1 디지털 비디오 데이터를 상기 제1 라인 메모리부에 라인 순차 방식으로 기입함과 아울러 상기 제2 디지털 비디오 데이터를 상기 제2 라인 메모리부에 라인 순차 방식으로 기입한 후, 상기 제1 및 제2 라인 메모리부로부터 각각 상기 제1 및 제2 디지털 비디오 데이터를 라인 단위로 동시에 독출하여 상기 제1 및 제2 디지털 비디오 데이터를 하나로 통합하는 액정표시장치.
7. 제 6 항에 있어서,
   상기 제1 라인 메모리부는 상기 제1 및 제2 디지털 비디오 데이터 간에 동기가 틀어진 데이터의 수평라인 개수에 해당되는 만큼의 라인 메모리를 구비하고;
   상기 제2 라인 메모리부는 적어도 하나 이상의 라인 메모리를 구비하는 액정표시장치.
8. 삭제
9. 제 6 항에 있어서,
   상기 데이터 얼라인부가 내장되는 타이밍 콘트롤러를 더 구비하고;
   상기 데이터 얼라인부는,
   전자기파 간섭 제거를 위해 상기 타이밍 콘트롤러에 포함된 SSCG(Spread Spectrum Clocking Generating) 블록 내의 FIFO 방식의 라인 메모리부를 상기 제1 및 제2 메모리부로 활용하는 액정표시장치.
10. 삭제

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