JP2002330340A - ピクチャインピクチャ機能とフレーム速度変換とを同時に行うための映像処理装置及び映像処理方法 - Google Patents

ピクチャインピクチャ機能とフレーム速度変換とを同時に行うための映像処理装置及び映像処理方法

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Abstract

(57)【要約】 【課題】 ＰＩＰ機能とフレーム速度変換とを同時に行
うための映像処理装置及び映像処理方法を提供する。 【解決手段】 入力バッファ部、データ同期化部、第１
〜第３メモリ及びメモリ制御部を備える。入力バッファ
部は２つ以上のチャネルを通じて外部から非同期的に入
力される入力データを相異なる入力クロック信号により
バッファリングし、バッファリングされた結果を第１デ
ータ及び第１データイネーブル信号として出力する。デ
ータ同期化部は入力クロック信号と第１データイネーブ
ル信号とに応答して入力バッファ部から印加される第１
データを出力クロック信号に同期させ、同期されたデー
タをそれぞれの第１データイネーブル信号に応答して第
２データと第２データイネーブル信号として出力する。
第１メモリは第２データを時間的にマルチプレクスして
相異なる領域に保存し、第１メモリイネーブル信号に応
答して保存されたデータを出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は映像処理システムに
係り、特にピクチャインピクチャ機能とフレーム速度変
換とを同時に行うための映像処理装置及び映像処理方法
に関する。
【０００２】
【従来の技術】一般的なテレビでは、一つのディスプレ
イ装置に１チャネルの画面がディスプレイされる。しか
し、ピクチャインピクチャ（Ｐｉｃｔｕｒｅ−Ｉｎ Ｐ
ｉｃｔｕｒｅ：以下、ＰＩＰとする）機能を用いると一
つのＴＶ画面に複数のチャネル画面をディスプレイする
ことができる。このように、ＰＩＰ機能は画面の一部に
異なるチャネルの画面を同時にディスプレイする映像処
理技法を言う。
【０００３】従来はＰＩＰ機能を行うために、互いに非
同期的に入力される映像データを保存するための二つの
フレームメモリが利用された。従って、ＰＩＰ機能を行
うための映像処理装置がフレームメモリにより大きくな
るために、サイズ面で非効率な特性を示すことがある。
また、入力される映像信号のフレーム速度とディスプレ
イ装置のフレーム速度とが相異なる場合に、フレーム速
度を合わせるためにフレーム速度変換装置が用いられ
る。従来のフレーム速度変換装置は、位相同期ループ
（以下、ＰＬＬという。）を用いてフレームバッファク
ロックとして使用するクロックを入力信号の周波数に同
期させることによりデータ損失を防止する。しかし、Ｐ
ＬＬを使用すれば回路サイズが大きくなるだけではな
く、フレームバッファ運用方法が複雑になるために効率
的な方法と見なせない。
【０００４】また、前述したＰＩＰ機能とフレーム変換
速度とを同時に考慮する場合に、次のような問題点が生
じうる。例えば、入力ソースが２つであり、その入力信
号は互いに同期が全く合わない非同期的なデータである
と仮定する。この時、２つの入力信号を一つのディスプ
レイ装置にディスプレイさせようとすれば、２つの入力
信号は互いに同期されねばならない。その上、ディスプ
レイ装置が物理的／技術的な特性上、多様な同期信号を
生成できるマルチ同期機能を提供できない制約がある場
合には、ディスプレイ装置が支援するフレーム速度に２
つの入力信号を同時に変換させる機能が提供されねばな
らない。
【０００５】例えば、液晶表示装置モニタの場合、ＳＸ
ＧＡ級（１２８０＊１０２４）モニタは、物理的制約に
より出力ディスプレイ信号のフレーム速度が７５ＫＨｚ
以内に制限される。また、ＵＸＧＡ級（１６００＊１２
００）モニタは、６０Ｈｚ以内のフレーム速度に制限さ
れる。すなわち、このようなディスプレイ装置に、制限
されたフレーム速度以上の入力信号をディスプレイしよ
うとする場合には、入力信号に対するフレーム速度を下
げねばならない。
【０００６】また、２つの入力ソースのフレーム速度が
異なり、ディスプレイ装置が一つである時は、ディスプ
レイ装置が許容するフレーム速度に入力ソースのフレー
ム速度を独立的に変換しなければならない。しかし、従
来はＰＩＰ機能とフレーム速度変換とを同時に行う場合
に、２つの入力信号を同期させる過程が複雑になされ、
その過程においてデータ損失が生じることがあり、フレ
ームメモリの増加によりシステムサイズが大きくなると
いう問題点があった。
【０００７】
【発明が解決しようとする課題】このような従来技術の
課題に鑑みて、本発明は、メモリを効率的に運用するこ
とにより、一つのフレームバッファを用いてＰＩＰ機能
を行うと同時に、簡単なデータ同期化回路を利用して入
力信号と出力信号との同期が合わない状態でも、データ
損失なしにフレーム速度変換を行える映像処理装置を提
供することを目的とする。また、本発明は、映像処理装
置において行われるＰＩＰ機能とフレーム速度変換とを
同時に行うための映像処理方法を提供することを目的と
する。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め、本発明によるＰＩＰ機能とフレーム速度変換とを同
時に行うための映像処理装置は、相異なるチャネルを通
じて印加される多数の非同期的な入力データを一つのデ
ィスプレイ装置にディスプレイし、入力データのフレー
ム速度をディスプレイ装置の出力フレーム速度に合わせ
て変換する映像処理装置において、入力バッファ部、デ
ータ同期化部、第１〜第３メモリ及びメモリ制御部を備
える。
【０００９】入力バッファ部は、２つ以上のチャネルを
通じて外部から非同期的に入力される入力データを相異
なる入力クロック信号によりバッファリングし、バッフ
ァリングされた結果を第１データ及び第１データイネー
ブル信号として出力する。データ同期化部は、入力クロ
ック信号と第１データイネーブル信号に応答して入力バ
ッファ部から印加される第１データを出力クロック信号
に同期させ、同期されたデータをそれぞれの第１データ
イネーブル信号に応答して第２データと第２データイネ
ーブル信号として出力する。第１メモリは、第２データ
を時間的にマルチプレクスして相異なる領域に保存し、
第１メモリイネーブル信号に応答して保存されたデータ
を出力する。第２メモリは、第１メモリから出力される
データを所定のフレームバッファ制御信号に応答して書
込み及び読出しを行う。第３メモリは、第２メモリから
出力されるデータを保存し、保存されたデータを第２メ
モリイネーブル信号に応答してディスプレイ信号として
出力する。メモリ制御部は、第１メモリと第２メモリと
の間のデータフローを制御するために第１メモリイネー
ブル信号を生成し、第１及び第２入力データとディスプ
レイ信号とのデータフレーム速度を制御するためにフレ
ームバッファ制御信号を生成し、第２メモリと第３メモ
リとの間のデータフローを制御するために第２メモリイ
ネーブル信号を生成することを特徴とする。
【００１０】さらに、本発明によるＰＩＰ機能とフレー
ム速度変換とを同時に行うための映像処理方法は、相異
なるチャネルを通じて印加される多数の非同期的な入力
データを一つのディスプレイ装置にディスプレイし、入
力データのフレーム速度をディスプレイ装置の出力フレ
ーム速度に合わせて変換する映像処理方法であり、
（ａ）乃至（ｅ）ステップを備える。（ａ）ステップ
は、多数の入力データをそれぞれの入力クロック信号に
よりバッファリングし、バッファリングされた各データ
を出力クロック信号に同期させる。（ｂ）ステップは、
出力クロック信号に同期された多数の入力データをそれ
ぞれの入力イネーブル信号に応答して第１メモリに保存
する。（ｃ）ステップは、第１メモリの書込みアドレス
と読出しアドレスとを比較して第１メモリに保存された
データを第２メモリに保存するか否かを決定する。
（ｄ）ステップは、多数の入力データのフレーム速度と
出力ディスプレイ信号のフレーム速度とを比較して第２
メモリのデータ書込み及び読出しを制御する。（ｅ）ス
テップは、第３メモリの書込みアドレスと読出しアドレ
スとを比較して第２メモリの出力データを第３メモリに
保存するかを決定し、第３メモリに保存されたデータを
ディスプレイ装置に示すためのディスプレイ信号を出力
する。
【００１１】
【発明の実施の形態】以下、本発明によるＰＩＰ機能と
フレーム速度変換とを同時に行うための映像処理装置及
び映像処理方法に関し、添付図面を参照して次の通り説
明する。図１は、本発明の実施形態によるＰＩＰ機能と
フレーム速度変換とを同時に行うための映像処理装置を
説明するためのブロック図であり、第１入力バッファ１
００、第２入力バッファ１０５、第１データ同期化部１
１０、第２データ同期化部１１５、第１ＦＩＦＯ １２
０、フレームバッファ１３０、第２ＦＩＦＯ １４０、
メモリ制御部１５０及びカラースペース変換部１６０に
より構成される。
【００１２】第１入力バッファ１００は第１チャネルを
通じて印加される第１入力データＩＮ１を第１クロック
信号ＣＫ＿Ｇに応答してバッファリングし、バッファリ
ングした結果を第１データと第１データイネーブル信号
として出力する。ここで、第１入力データＩＮ１は外部
から印加されるグラフィックデータ、例えば、Ｒ、Ｇ、
Ｂ信号であると仮定できる。
【００１３】この時、第１クロック信号はグラフィック
信号をバッファリングするためのグラフィッククロック
信号ＣＫ＿Ｇであり、入力バッファ１００から出力され
る第１データと第１データイネーブル信号とは、それぞ
れ第１グラフィックデータＧＤＡＴＡ１と第１グラフィ
ックイネーブル信号ＧＥＮ１となる。また、第１入力バ
ッファ１００の出力データＧＤＡＴＡ１は、メモリ制御
部１５０から出力される第１入力ブロッキング信号ＩＮ
＿ＢＬＫ＿Ｇに応答してブロッキングされ、ブロッキン
グされた状態では第１データ同期化部１１０に印加され
ないように遮断する。
【００１４】第２入力バッファ１０５は第２チャネルを
通じて印加される第２入力データＩＮ２を第２クロック
信号ＣＫ＿Ｖに応答してバッファリングし、バッファリ
ングされた結果を第２データと第２データイネーブル信
号として出力する。ここで、第２入力データは外部から
印加するビデオ信号、例えば輝度信号Ｙと色差信号Ｕ／
Ｖであると仮定できる。
【００１５】このような場合に、第２クロック信号はビ
デオ信号をバッファリングするためのビデオクロック信
号ＣＫ＿Ｖであり、第２入力バッファ１０５から出力す
る第２データと第２データイネーブル信号とは、それぞ
れ第１ビデオデータＶＤＡＴＡ１と第１ビデオイネーブ
ル信号ＶＥＮ１となる。また、第２入力バッファ１０５
の出力データＶＤＡＴＡ１は、メモリ制御部１５０から
出力する第２入力ブロッキング信号ＩＮ＿ＢＬＫ＿Ｖに
応答してブロッキングされ、ブロッキングされた状態で
は第２データ同期化部１１５に印加されないように遮断
する。
【００１６】図１の実施形態では２つの入力バッファを
利用する場合について示したが、設計方式により２つ以
上利用できる。また、入力バッファ１００、１０５をま
とめて１つの入力バッファ部とし、別の名称をつけても
よい。図１の第１データ同期化部１１０には、グラフィ
ッククロック信号ＣＫ＿Ｇと第１グラフィックイネーブ
ル信号ＧＥＮ１とに応答して第１グラフィックデータＧ
ＤＡＴＡ１を入力し、入力したデータを出力クロック信
号ＣＫ＿Ｏに同期させる。また、第１データ同期化部１
１０は、出力クロック信号ＣＫ＿Ｏに同期されたグラフ
ィックデータを、遅延された第２ビデオイネーブル信号
ＤＶＥＮに応答して第２グラフィックデータＧＤＡＴＡ
２と第２グラフィックイネーブル信号ＧＥＮ２として出
力する。
【００１７】第２データ同期化部１１５には、第２入力
バッファ１０５から出力される第１ビデオイネーブル信
号ＶＥＮ１とビデオクロック信号ＣＫ＿Ｖとに応答して
第１ビデオデータＶＤＡＴＡ１を入力し、入力したデー
タを出力クロック信号ＣＫ＿Ｏに同期させる。また、第
２データ同期化部１１５は、出力クロック信号ＣＫ＿Ｏ
に同期されたビデオデータを第２ビデオデータＶＤＡＴ
Ａ２と第２ビデオイネーブル信号ＶＥＮ２として出力す
る。ここで、第２ビデオデータＶＤＡＴＡ２と第２ビデ
オイネーブル信号ＶＥＮ２とは、カラースペース変換部
１６０に出力される。図１の第１及び第２データ同期化
部１１０、１１５はまとめて一つのデータ同期化部と
し、別の名称をつけることもできる。
【００１８】カラースペース変換部１６０は、第２デー
タ同期化部１１５から出力される第２ビデオデータＶＤ
ＡＴＡ２をＲ／Ｇ／Ｂのグラフィックデータに変換し、
変換されたデータＶＧＤＡＴＡを出力する。また、カラ
ースペース変換部１６０は、第２ビデオイネーブル信号
ＶＥＮ２を所定時間遅延させ、遅延された信号ＤＶＥＮ
をそれぞれメモリ制御部１５０と第１データ同期化部１
１０とに印加する。このようなカラースペース変換部１
６０は選択的に利用され、システム設計方式により利用
されないこともある。カラースペース変換部１６０にお
いてグラフィックデータに変換されたビデオデータＶＧ
ＤＡＴＡは第１ＦＩＦＯ １２０に印加される。
【００１９】メモリ制御部１５０は、第１ＦＩＦＯ １
２０とフレームバッファ１３０との間のデータフローを
制御するために第１ＦＩＦＯイネーブル信号ＦＥＮ１を
生成し、入力データと出力ディスプレイ信号とのフレー
ム速度を制御するためにフレームバッファ制御信号ＦＢ
ＣＯＮを生成する。また、メモリ制御部１５０は、フレ
ームバッファ１３０と第２ＦＩＦＯ １４０との間のデ
ータフローを制御するために第２ＦＩＦＯイネーブル信
号ＦＥＮ２を生成する。このような動作のために、メモ
リ制御部１５０は第１ＦＩＦＯ制御部１５２、フレーム
バッファ制御部１５４及び第２ＦＩＦＯ制御部１５６よ
り構成される。
【００２０】具体的に、第１ＦＩＦＯ制御部１５２は、
第１データ同期化部１１０から出力される第２グラフィ
ックイネーブル信号ＧＥＮ２、遅延された第１ビデオイ
ネーブル信号ＤＶＥＮ及び第１フレームデータイネーブ
ル信号ＦＤＥＮ１に応答して第１ＦＩＦＯイネーブル信
号ＦＥＮ１を生成する。また、第１ＦＩＦＯ制御部１５
２は、第１ＦＩＦＯ １２０の書込みアドレスと読出し
アドレスとを生成し、書込み／読出しアドレス間のアン
ダフロー、その結果により第１ＦＩＦＯ １２０のデー
タ書込み及び読出しを制御する。この時、書込みアドレ
スと読出しアドレスとの生成は循環的なアドレシングに
よりなされる。
【００２１】また、アンダフローはフレームバッファ制
御部１５４に入力され、フレームバッファ制御部１５４
からそれに相応する第１フレームデータイネーブル信号
ＦＤＥＮ１を入力されて第１ＦＩＦＯイネーブル信号Ｆ
ＥＮ１が生成される。ここで、第１フレームデータイネ
ーブル信号ＦＤＥＮ１は、フレームバッファ１３０の書
込み区間と読出し区間とを示す信号、及び書込み区間に
おいてグラフィックデータ及びビデオデータの書込み区
間を示す信号と言える。
【００２２】フレームバッファ制御部１５４は、フレー
ムバッファ１３０に入力される入力データと出力ディス
プレイ信号とのフレーム速度を比較し、比較された結果
に応答して第１及び第２入力バッファのデータをブロッ
キングする入力ブロッキング信号ＩＮ＿ＢＬＫ＿Ｇ、Ｉ
Ｎ＿ＢＬＫ＿Ｖを生成して第１及び第２入力バッファ１
００、１０５に印加する。また、フレームバッファ制御
部１５４は、第１ＦＩＦＯ制御部１５２から検出される
アンダフロー、及び第２ＦＩＦＯ制御部１５６から検出
されるオーバフローにより第１及び第２フレームデータ
イネーブル信号ＦＤＥＮ１、ＦＤＥＮ２及びフレームバ
ッファ制御信号ＦＢＣＯＮを生成する。
【００２３】フレームバッファ制御部１５４にて行われ
る具体的なフレーム速度変換に関しては図５を参照して
具体的に説明される。また、フレームバッファ制御部１
５４は、フレームバッファ１３０から第２ＦＩＦＯ １
４０へのデータ読出し時点にＦＤＥＮ２を活性化して第
２ＦＩＦＯ １４０にデータが保存される。第２ＦＩＦ
Ｏ制御部１５６は、第２フレームデータイネーブル信号
ＦＤＥＮ２と出力イネーブル信号ＯＵＴ＿ＥＮとに応答
して第２ＦＩＦＯイネーブル信号ＦＥＮ２を生成する。
また、第２ＦＩＦＯ制御部１５６は、第２ＦＩＦＯ １
４０の書込みアドレスと読出しアドレスとを生成し、書
込みアドレスと読出しアドレスとの間のオーバフローを
検出し、その結果により第２ＦＩＦ０１４０のデータ書
込み及び読出しを制御する。
【００２４】ここで、出力イネーブル信号ＯＵＴ＿ＥＮ
はタイミング発生回路（図示せず）から生成される信号
であり、出力ディスプレイフォーマットに合わせて第２
ＦＩＦＯ １４０からデータを出力する。例えば、出力
ディスプレイフォーマットは水平ライン数及び垂直ライ
ン数などの情報を考慮して決定されうる。第１ＦＩＦＯ
１２０は、相異なる保存領域を備え、第１ＦＩＦＯ制
御部１５２から出力される第１ＦＩＦＯイネーブル信号
ＦＥＮ１と出力クロック信号ＣＫ＿Ｏとに応答して、第
１データ同期化部１１０から入力されるグラフィックデ
ータＧＤＡＴＡ２、及びカラースペース変換部１６０か
ら出力される変換されたビデオデータＶＧＤＡＴＡをそ
れぞれの領域に排他的に保存する。ここで、第１ＦＩＦ
Ｏ １２０から出力されるデータはＦＤＡＴＡ１と表示
される。
【００２５】フレームバッファ１３０は、フレームバッ
ファ制御部１５４から出力されるフレームバッファ制御
信号ＦＢＣＯＮと出力クロック信号ＣＫ＿Ｏとに応答し
て第１ＦＩＦＯ １２０の出力データＦＤＡＴＡ１を保
存し、保存されたデータを出力する。この時、フレーム
バッファ１３０から出力されるデータはＦＢＤＡＴＡと
して表示される。フレームバッファ１３０は、入力され
る映像データの少なくとも１フレーム以上のデータを保
存できるメモリとして実現されうる。
【００２６】第２ＦＩＦＯ １４０は、フレームバッフ
ァ１３０の出力データＦＢＤＡＴＡを入力し、第２ＦＩ
ＦＯ制御部１５６から出力される第２ＦＩＦＯイネーブ
ル信号ＦＥＮ２に応答してデータを出力する。この時、
第２ＦＩＦＯ １４０から出力されるデータはＦＤＡＴ
Ａ２と表示され、出力端子ＯＵＴを通じてディスプレイ
信号として出力される。
【００２７】図１を参照すれば、点線を基準として左側
のブロックは非同期信号の経路を示し、右側のブロック
は出力クロック信号ＣＫ＿Ｏに同期された信号の経路を
示す。図２は図１に示された装置の第１データ同期化部
１１０を説明するためのブロック図である。図２を参照
すれば、第１データ同期化部１１０は、書込みアドレス
カウンタ２００、デマルチプレクサ２１０、並列バッフ
ァ２２０、マルチプレクサ２３０、読出しアドレスカウ
ンタ２４０、周波数変換モジュール２５０、アンダフロ
ー検出部２６０及びグラフィックイネーブル信号発生部
２７０より構成される。
【００２８】書込みアドレスカウンタ２００は、グラフ
ィッククロック信号ＣＫ＿Ｇと第１グラフィックイネー
ブル信号ＧＥＮ１とに応答して、並列バッファ２２０の
書込みアドレスをカウントし、カウントされた書込みア
ドレスＣＮＴ＿ＷＡＤＤを出力する。デマルチプレクサ
２１０は、書込みアドレスカウンタ２００から出力され
るカウントされた書込みアドレスＣＮＴ＿ＷＡＤＤに応
答して入力されたデータをデマルチプレクスし、並列バ
ッファ２２０の該当レジスタに選択的に出力する。
【００２９】並列バッファ２２０は、ｎ個の並列レジス
タ２２０＿１〜２２０＿ｎより構成され、デマルチプレ
クサ２１０でデマルチプレクスされたデータＤ１〜Ｄｎ
を保存する。図２に示されたように、入力される第１グ
ラフィックデータＧＤＡＴＡ１は、グラフィッククロッ
ク信号ＣＫ＿Ｇにより、並列レジスタ２２０＿１〜２２
０＿ｎのうちの該当レジスタに保存される。
【００３０】周波数変換モジュール２５０は、カウント
された書込みアドレスＣＮＴ＿ＷＡＤＤの周波数領域を
出力クロック信号ＣＫ＿Ｏの領域に変換し、その結果を
周波数変換された書込みアドレスＦＣ＿ＷＡＤＤとして
出力する。周波数変換モジュール２５０の動作に関して
は図３を参照して詳細に説明する。読出しアドレスカウ
ンタ２４０は、出力クロック信号ＣＫ＿Ｏと第２グラフ
ィックイネーブル信号ＧＥＮ２とに応答して並列バッフ
ァ２２０の読出しアドレスをカウントし、カウントされ
た読出しアドレスＣＮＴ＿ＲＡＤＤを出力する。
【００３１】アンダフロー検出部２６０は、読出しアド
レスカウンタ２４０でカウントされた読出しアドレスＣ
ＮＴ＿ＲＡＤＤと、周波数変換された書込みアドレスＦ
Ｃ＿ＷＡＤＤとを入力して並列バッファ２２０に対する
アンダフロー検出信号ＵＮＤを求める。グラフィックイ
ネーブル信号発生部２７０は、検出されたアンダフロー
検出信号ＵＮＤに応答して第２グラフィックイネーブル
信号ＧＥＮ２を生成する。望ましくは、アンダフロー検
出信号ＵＮＤと、遅延された第２ビデオイネーブル信号
ＤＶＥＮとを論理演算して、第２グラフィックイネーブ
ル信号ＧＥＮ２を生成する。
【００３２】このような動作のために、グラフィックイ
ネーブル信号発生部２７０はインバータ２７２、２７６
及びアンドゲート２７４より構成される。インバータ２
７２はアンダフロー検出部２６０から検出されるアンダ
フロー検出信号ＵＮＤを反転し、反転した信号を出力す
る。インバータ２７６は遅延された第２ビデオイネーブ
ル信号ＤＶＥＮを反転し、反転した信号を出力する。Ａ
ＮＤゲート２７４はインバータ２７２の出力信号とイン
バータ２７６の出力信号との論理積をもとめ、その結果
を第２グラフィックイネーブル信号ＧＥＮ２として出力
する。マルチプレクサ２３０は並列バッファ２２０の各
レジスタ２２０＿１〜２２０＿ｎから出力されるデータ
を入力し、読出しアドレスカウンタ２４０から出力され
るカウントされた読出しアドレスＣＮＴ＿ＲＡＤＤに応
答して第２グラフィックデータＧＤＡＴＡ２として選択
的に出力する。
【００３３】以下、図２の第１データ同期化部１１０の
動作について、より具体的に説明する。まず、第１入力
バッファ１００を通じて第１グラフィックイネーブル信
号ＧＥＮ１が印加されれば、書込みアドレスカウンタ２
００は入力クロック信号ＣＫ＿Ｇに応答して順次並列バ
ッファ２２０の書込みアドレスをカウントする。この
時、カウントされた書込みアドレスＣＮＴ＿ＷＡＤＤに
応答して、デマルチプレクサ２１０から出力されるデー
タが並列バッファ２２０の該当レジスタに保存される。
【００３４】この時、カウントされた書込みアドレスＣ
ＮＴ＿ＷＡＤＤは、周波数変換されてＦＣ＿ＷＡＤＤと
して生成され、周波数変換された書込みアドレスＦＣ＿
ＷＡＤＤと、カウントされた読出しアドレスＣＮＴ＿Ｒ
ＡＤＤとに応答してアンダフロー検出信号ＵＮＤが検出
される。すなわち、読出しアドレスが増える間、書込み
アドレスの増加速度が遅くて並列バッファ２２０からこ
れ以上出力するデータがない場合、アンダフロー検出信
号ＵＮＤは所定レベル、例えば、ハイレバルに設定され
る。このような場合には、グラフィックイネーブル信号
発生部２７０から生じる第２グラフィックイネーブル信
号ＧＥＮ２はローレベルになる。
【００３５】従って、第１データ同期化部１１０からマ
ルチプレクサ２３０を通じて第１ＦＩＦＯ １２０に出
力されるデータは無効データと見なされる。しかし、ア
ンダフロー検出信号ＵＮＤが検出されずローレベルに設
定されれば、遅延された第２ビデオイネーブル信号ＤＶ
ＥＮが、ローレベルになる時にグラフィックイネーブル
信号ＧＥＮ２はハイレバルにイネーブルされる。従っ
て、読出しアドレスカウンタ２４０がイネーブルされ
て、マルチプレクサ２３０を通じて第１ＦＩＦＯ １２
０に出力されるグラフィックデータは有効データと見な
される。
【００３６】図３（ａ）〜図３（ｊ）は、図２に示され
た周波数変換モジュール２５０の動作を説明するための
波形図であり、図３（ａ）は入力クロック信号（例え
ば、グラフィッククロック信号）を示し、図３（ｂ）は
並列バッファ２２０の書込みアドレスＷＡＤＤを示し、
図３（ｃ）は偶数書込みアドレスＷＡＤＤ＿Ｅを示す。
また、図３（ｄ）は奇数書込みアドレスＷＡＤＤ＿Ｏを
示し、図３（ｅ）はグラフィッククロック信号ＣＫ＿Ｇ
により生成される選択信号ＳＥＬ＿Ｉを示し、図３
（ｆ）は出力クロック信号ＣＫ＿Ｏを示し、図３（ｇ）
は出力クロック信号ＣＫ＿Ｏに同期された偶数書込みア
ドレスＷＡＤＤ＿ＥＯを示し、図３（ｈ）はＣＫ＿Ｏに
同期された奇数書込みアドレスＷＡＤＤ＿ＯＯを示し、
図３（ｉ）はＣＫ＿Ｏに同期された選択信号ＳＥＬ＿Ｉ
Ｏを示し、図３（ｊ）は周波数変換された書込みアドレ
スＦＣ＿ＷＡＤＤを示す。
【００３７】図３を参照し、図２の周波数変換モジュー
ル２５０の動作を説明すれば、図３（ｂ）に示されたグ
ラフィッククロック信号ＣＫ＿Ｇに同期された書込みア
ドレスＷＡＤＤは、それぞれ図３（ｃ）の偶数書込みア
ドレスＷＡＤＤ＿Ｅと、図３（ｄ）の奇数書込みアドレ
スＷＡＤＤ＿Ｏとに分けられる。出力クロック信号ＣＫ
＿Ｏが図３（ｆ）のように入力されるとする時、図３
（ｅ）の選択信号ＳＥＬ＿Ｉは出力クロック信号ＣＫ＿
Ｏに同期されて図３（ｉ）のＳＥＬ＿ＩＯのように生成
される。この時、ＣＫ＿Ｏに同期された偶数書込みアド
レスと奇数書込みアドレスとはそれぞれ図３（ｇ）と図
３（ｈ）のＷＡＤＤ＿ＥＯ及びＷＡＤＤ＿ＯＯのように
示される。
【００３８】例えば、Ｖ１〜Ｖ３時点でのように、タイ
ミング違反が生じれば、それぞれのアドレスＷＡＤＤ＿
ＥＯ、ＷＡＤＤ＿ＯＯと選択信号ＳＥＬ＿ＩＯとはａ〜
ｃでのように不正確に表現されるおそれがある。ここ
で、図３（ｉ）の選択信号ＳＥＬ＿ＩＯがローレベルな
らば、奇数書込みアドレスＷＡＤＤ＿ＯＯが出力され、
選択信号ＳＥＬ＿ＩＯがハイレバルならば偶数書込みア
ドレスＷＡＤＤ＿ＥＯが出力されるように実現された場
合を仮定する。
【００３９】すなわち、Ｖ１及びＶ２時点により各ａ、
ｂ区間が不正確であるとしても、ａ区間においてＳＥＬ
＿ＩＯはローレベルであり、ｂ区間ではＳＥＬ＿ＩＯが
ハイレバルになるので変換された書込みアドレスＦＣ＿
ＷＡＤＤは正常に出力されうる。また、Ｖ３時点で図３
（ｉ）の選択信号ＳＥＬ＿ＩＯのｃ区間から出力される
図３（ｊ）のアドレスＤは、偶数であっても奇数であっ
てもよい。すなわち、変換された書込みアドレスＦＣ＿
ＷＡＤＤは、アドレス３または４になってもよい。
【００４０】図４は図１の第２データ同期化部１１５を
説明するための図面である。第２データ同期化部１１５
は図２に示された第１データ同期化部１１０とほとんど
類似の構造を有するが、出力端の構造においてだけ差が
ある。従って、同じ構成要素は省略してアンダフロー検
出部３０とビデオイネーブル信号発生部３２とだけ図４
に示される。
【００４１】図４を参照すれば、ビデオイネーブル信号
発生部３２は、アンダフロー検出部３０から検出される
アンダフロー検出信号ＵＮＤを反転させるインバータ３
４より構成される。すなわち、インバータ３４は、図４
のアンダフロー検出部３０から検出されるアンダフロー
信号ＵＮＤを反転し、その結果を第２ビデオイネーブル
信号ＶＥＮ２として出力する。具体的に示されていない
が、第２ビデオイネーブル信号ＶＥＮ２はビデオ信号の
ための読出しアドレスカウンタ（図示せず）に入力さ
れ、同時にカラースペース変換部１６０を通じて遅延さ
れたビデオイネーブル信号ＤＶＥＮとして出力される。
【００４２】このように、図２乃至図４において説明さ
れた第１及び第２データ同期化部１１０、１１５で、第
２ビデオイネーブル信号ＶＥＮ２がイネーブルされた状
態ならば、ビデオデータＶＤＡＴＡ２が第１ＦＩＦＯ
１２０に入力される時点である。この時、第２グラフィ
ックイネーブル信号ＧＥＮ２はイネーブルされない。従
って、第２グラフィックデータＧＤＡＴＡ２は第１ＦＩ
ＦＯ １２０に入力されずに、並列バッファ２２０に保
存されている状態を示す。
【００４３】一方、第２グラフィックイネーブル信号Ｇ
ＥＮ２がイネーブルされれば、並列バッファ２２０に保
存されていたグラフィックデータが第１ＦＩＦＯ １２
０に入力される。この時、第２ビデオイネーブル信号Ｖ
ＥＮ２は活性化されないために、ビデオデータは第１Ｆ
ＩＦＯ １２０に入力されずに、並列バッファ２２０に
保存された状態を保持する。
【００４４】図５は、図１に示された装置において行わ
れるＰＩＰ機能と、フレーム速度変換とを同時に行うた
めの映像処理方法を説明するためのフローチャートであ
る。図１〜図５を参照して本発明による映像処理装置の
動作及びその方法について詳細に説明する。まず、図５
を参照すればＰＩＰ機能を行う時に、相異なるチャネル
を通じてそれぞれの入力クロック信号ＣＫ＿Ｇ、ＣＫ＿
Ｖにより入力される第１及び第２入力データＩＮ１、Ｉ
Ｎ２をバッファリングし、バッファリングされた各デー
タを出力クロック信号ＣＫ＿Ｏに同期させる（ステップ
５００）。すなわち、ステップ５００は、図１の第１及
び第２入力バッファ１００、１０５と第１及び第２デー
タ同期化部１１０、１１５において行われるステップで
あり、第１及び第２入力データＩＮ１、ＩＮ２はそれぞ
れグラフィックデータとビデオデータとなる。
【００４５】図１を参照すれば、バッファリングされた
データＧＤＡＴＡ１、ＶＤＡＴＡ１は、それぞれグラフ
ィック及びビデオイネーブル信号ＧＥＮ１、ＶＥＮ１と
共に第１及び第２同期化部１１０、１１５に印加され
る。すなわち、それぞれの入力クロック信号に同期され
るグラフィック信号またはビデオ信号は、図２乃至図４
において説明された過程でのように、第１及び第２同期
化部１１０、１１５で出力クロック信号ＣＫ＿Ｏに同期
され、それぞれＧＤＡＴＡ２またはＶＤＡＴＡ２として
出力される。
【００４６】ステップ５００後に、出力クロック信号に
同期されたグラフィックデータまたはビデオデータは、
それぞれの入力イネーブル信号ＧＥＮ２、ＤＶＥＮに応
答して第１ＦＩＦＯ １２０に保存される（ステップ５
１０）。ステップ５１０を具体的に説明すれば、まず、
第１入力データ、すなわち、グラフィックデータＧＤＡ
ＴＡ２に対する第２グラフィックイネーブル信号ＧＥＮ
２が活性化（アクティブ化）されたか否か判断される
（ステップ５１２）。第２グラフィックイネーブル信号
ＧＥＮ２が活性化された場合は、出力クロック信号ＣＫ
＿Ｏに同期されたグラフィックデータＧＤＡＴＡ２が第
１ＦＩＦＯ１２０に保存される（ステップ５１４）。
【００４７】一方、ステップ５１２において、第２グラ
フィックイネーブル信号ＧＥＮ２が活性化されなかった
場合は、第２ビデオイネーブル信号ＶＥＮ２が活性化さ
れたか否か判断される（ステップ５１６）。ステップ５
１６において、第２ビデオイネーブル信号ＶＥＮ２が活
性化されていれば、出力クロック信号ＣＫ＿Ｏに同期さ
れた第２ビデオデータＶＤＡＴＡ２が第１ＦＩＦＯ １
２０に保存される（ステップ５１８）。この時、第１Ｆ
ＩＦＯ １２０の書込みアドレスと読出しアドレスとか
ら、データの書込みと読出しとが行われる。
【００４８】この時、第１ＦＩＦＯ １２０の書込みア
ドレスと読出しアドレスとの間の関係を比較して、第１
ＦＩＦＯ １２０のデータがフレームバッファ１３０に
保存されるかが決定される（ステップ５２０）。具体的
には、第１ＦＩＦＯ １２０の書込みアドレスと読出し
アドレスとの間のアンダフローが生じているか否か判断
される（ステップ５２２）。ステップ５２２において、
アンダフローを求める過程は次の通りなされる。例え
ば、第１ＦＩＦＯ １２０の書込みアドレスが読出しア
ドレスより大きい場合に、次の条件（ここでは、数式１
という）を満足するならばアンダフローが生じると見な
される。
【００４９】 ＷＡＤＤ Ｆ１−ＲＡＤＤ Ｆ１＜ＴＨ１ …（数式１） ここで、ＷＡＤＤ＿Ｆ１は第１ＦＩＦＯ １２０の書込
みアドレスを示し、ＲＡＤＤ＿Ｆ１は第１ＦＩＦＯ １
２０の読出しアドレスを示し、ＴＨ１はユーザが任意に
設定できるスレショルド値を示す。
【００５０】従って、書込みアドレスＷＡＤＤ＿Ｆ１が
読出しアドレスより大きい状態で、書込みアドレスと読
出しアドレスとの差がスレショルドＴＨ１より小さな場
合には、第１ＦＩＦＯ制御部１５２でアンダフローが生
じると判断してアンダフローをハイレベルに設定する。
すなわち、アンダフローが生じると判断されれば、第１
ＦＩＦＯ １２０のデータをフレームバッファ１３０に
出力しない（ステップ５２６）。具体的には、フレーム
バッファ制御部１５４は、第１ＦＩＦＯ制御部１５２か
らアンダフローを受信し、データイネーブル信号ＦＤＥ
Ｎ１を第１ＦＩＦＯ制御部１５２に出力して、第１ＦＩ
ＦＯ １２０からのデータ出力を中止する。
【００５１】しかし、その差がスレショルドＴＨ１より
大きいならば、アンダフローを生じずにローレベルに保
持する。すなわち、アンダフローが生じないと判断され
れば、第１ＦＩＦＯ １２０のデータはフレームバッフ
ァ１３０に保存される（ステップ５２４）。ここで、第
１ＦＩＦＯ １２０に保存されたグラフィックデータが
保存されるかビデオデータが保存されるかは、フレーム
バッファ制御部１５４から出力される第１フレームデー
タイネーブル信号ＦＤＥＮ１により決定される。また、
第１ＦＩＦＯ １２０の書込みアドレスが、読出しアド
レスより大きくない場合について、次の条件（ここで
は、数式２という）を満足する場合にもアンダフローが
検出されると判断される。
【００５２】 Ｎ１＋ＷＡＤＤ Ｆ１−ＲＡＤＤ Ｆ１＜ＴＨ１ …（数式２） ここで、Ｎ１は第１ＦＩＦＯ １２０のアドレスサイズ
を示す。言い換えれば、グラフィックデータの場合には
第１ＦＩＦＯ １２０のうち、グラフィックデータ領域
のアドレスサイズを言い、ビデオデータの場合には第１
ＦＩＦＯ １２０のうちビデオデータ領域のアドレスサ
イズを言う。
【００５３】すなわち、数式２を参照すれば、第１ＦＩ
ＦＯ １２０の書込みアドレスＷＡＤＤ＿Ｆ１と、読出
しアドレスＲＡＤＤ＿Ｆ１との差に、第１ＦＩＦＯ １
２０のアドレスサイズＮ１を加算した値がスレショルド
ＴＨ１より小さければ、アンダフローが生じると判断さ
れる。この時、図５のステップ５２６が実行される。そ
の以外の場合についてはアンダフローが生じないと判断
されて図５のステップ５２４が実行される。このよう
に、ステップ５２０において生じる数式１、２のアンダ
フローはグラフィックデータとビデオデータとに共通し
て適用されうる。
【００５４】ステップ５２０において行われる第１ＦＩ
ＦＯ １２０とフレームバッファ１３０との間のデータ
フローは、図６を参照して詳細に説明されうる。図６を
参照すれば、ＶＧ＿ＤＥＬＩＭＩＴはビデオデータとグ
ラフィックデータ領域とを区分するための保存先アドレ
スを示す。前述のように、第１ＦＩＦＯ１２０にはグラ
フィックデータとビデオデータとが互いに排他的に入力
されるので、グラフィックデータとビデオデータとの保
存領域が区分される。
【００５５】従って、グラフィックデータとビデオデー
タとについてのそれぞれの書込みアドレスの生成も独立
的になされる。図６の６２は第１ＦＩＦＯ １２０のビ
デオデータ入力を示し、６４は第１ＦＩＦＯ １２０の
ビデオデータ出力を示す。また、６６は第１ＦＩＦＯ
１２０のグラフィックデータ入力を示し、６８は第１Ｆ
ＩＦＯ １２０のグラフィックデータ出力を示す。すな
わち、ＰＩＰを実現しつつディスプレイ装置に合うフレ
ーム速度変換を行うためには、グラフィッククロック信
号ＣＫ＿Ｇに同期されて入力されるグラフィックデータ
６６の速度と、ビデオクロック信号ＣＫ＿Ｖに同期され
て入力されるビデオデータ６２の速度とを足したものを
受容できるように出力クロック信号ＣＫ＿Ｏの周波数が
決定されねばならない。
【００５６】また、区間ＴＰはフレームバッファ１３０
のデータ読出し／書込み周期を示し、区間ＴＷは第１Ｆ
ＩＦＯ １２０においてフレームバッファ１３０にデー
タが保存される書込み周期を示し、区間ＴＲはフレーム
バッファ１３０から第２ＦＩＦＯ １４０にデータが出
力されるデータ読出し周期を示す。ＴＧとＴＶとはそれ
ぞれグラフィックデータの書込み周期とビデオデータの
書込み周期とを示し、第１ＦＩＦＯ １２０内でタイム
シェアリングにより排他的に使われる。第１ＦＩＦＯ
１２０のサイズはＴＷとＴＲとの周期により決定され、
第１ＦＩＦＯ １２０においてＶＧ＿ＤＥＬＩＭＩＴ
は、グラフィックデータとビデオデータとの入力６２、
６６の速度により決定される。
【００５７】図６を参照すれば、ＵＮＦ１はグラフィッ
クデータ領域でアンダフローが検出される場合を示し、
ＵＮＦ２はビデオデータ領域でアンダフローが検出され
る場合を示す。例えば、フレームバッファ１３０から第
１ＦＩＦＯ １２０に保存されたグラフィックデータを
読出す時、入力データの速度より出力データの速度が先
立つならば第１ＦＩＦＯ制御部１５２からフレームバッ
ファ制御部１５４にアンダフロー、望ましくは、ＵＮＦ
１を出力する。従って、フレームバッファ１３０がそれ
以上データを要求しないようにフレームバッファ制御部
１５４に知らせる。
【００５８】前述のように、第１フレームデータイネー
ブル信号ＦＤＥＮ１はＴＷ、ＴＲを示す区間設定信号
と、ＴＧ、ＴＶを示す区間設定信号とが含まれる。従っ
て、アンダフローが生じれば、ＴＷを示す区間設定信号
はディスエーブルされて第１ＦＩＦＯ １２０からフレ
ームバッファ１３０にそれ以上データが出力されない。
ビデオデータに対するアンダフローＵＮＦ２が生じる場
合にも、同じ方式で動作する。
【００５９】また、図５を参照すると、ステップ５２０
において第１ＦＩＦＯ １２０からフレームバッファ１
３０へのデータ入出力がなされれば、保存されたグラフ
ィックデータまたはビデオデータの入力フレーム速度
と、出力ディスプレイ信号のフレーム速度とを比較した
結果により、フレームバッファ１３０のデータ書込み及
び読出しが制御される（ステップ５３０）。
【００６０】具体的には、グラフィックデータまたはビ
デオデータの入力フレーム速度がディスプレイ信号のフ
レーム速度より速いかが判断される（ステップ５３
２）。ここで、グラフィックデータまたはビデオデータ
のフレーム速度が、ディスプレイ信号のフレーム速度よ
り速いと判断されれば、フレームバッファ制御部１５４
は第１及び第２入力バッファ１００、１０５に入力ブロ
ッキング信号ＩＮ＿ＢＬＫ＿Ｇ、ＩＮ＿ＢＬＫ＿Ｖを出
力する。
【００６１】従って、第１及び第２入力バッファ１０
０、１０５を制御してグラフィックデータまたはビデオ
データの１フレームをブロッキングすることにより、第
１及び第２データ同期化部１１０、１１５にデータが入
力されないように制御される（ステップ５３４）。例え
ば、フレームバッファ制御部１５４で生じる第１入力ブ
ロッキング信号ＩＮ＿ＢＬＫ＿Ｇまたは第２入力ブロッ
キング信号ＩＮ＿ＢＬＫ＿Ｖは、次の式（ここでは、数
式３という）による条件により発生如何が決定される。
【００６２】 Ｍ−Ｆ＋Ｐｉ＋ＲＵ ｆｒ＞Ｆ …（数式３） ここで、Ｍは保存可能な全体フレームバッファ１３０サ
イズを示し、Ｆは１フレームのイメージサイズを示し、
Ｐｉはフレームバッファ１３０で１フレームデータの入
力が始まる時に現在読出しているフレームデータの位置
をライン単位の値として表示したものである。また、Ｒ
＿ｆｒは出力フレーム速度／入力フレーム速度を示す。
従って、数式３の条件を満足するならば、フレームバッ
ファ制御部１５４で入力ブロッキング信号ＩＮ＿ＢＬＫ
＿ＧまたはＩＮ＿ＢＬＫ＿Ｖがイネーブルされずにロー
レベルに保持される。
【００６３】第１入力ブロッキング信号ＩＮ＿ＢＬＫ＿
Ｇがローレベルということは正常な状態を示す。すなわ
ち、フレームバッファ１３０に保存された任意のフレー
ムデータが読出しされる間、次のフレームデータが高速
度でフレームバッファ１３０に書込まれても、読出し中
のデータに追いついてデータが崩れる現象が生じない条
件を言う。
【００６４】しかし、数式３を満足しないあらゆる条件
で第１入力ブロッキング信号ＩＮ＿ＢＬＫ＿Ｇはハイレ
バルに活性化され、図１の第１入力バッファ１００から
第１データ同期化部１１０にデータが出力されることを
防止する。従って、第１データ同期化部１１０と第１Ｆ
ＩＦＯ １２０とを通じてフレームバッファ１３０にデ
ータが入力されない。よって、フレーム速度によりフレ
ームバッファ１３０内でデータが崩れる現象を防止する
ことができる。
【００６５】図７（ａ）及び図７（ｂ）は、図１に示さ
れた装置においてフレームバッファの動作を説明するた
めの図面である。図７（ａ）を参照すれば、現在読出し
フレームの開始時点から、次の入力フレームが始まる時
の読出し時点までの区間がＰｉと示される。また、次の
入力フレームの開始時点から現在読出しフレームの開始
時点までの区間がＭ−Ｆと示される。また、次の入力フ
レームが始まる時の読出し時点から、次の入力フレーム
が終了する時に予測される読出し時点の区間はＲ＿ｆｒ
と示される。
【００６６】再び、図５を参照すれば、ステップ５３２
においてグラフィック／ビデオデータのフレーム速度が
ディスプレイ信号のフレーム速度より速くないと判断さ
れれば、入力データのフレーム速度がディスプレイ信号
のフレーム速度より遅いか否かが判断される（ステップ
５３６）。ステップ５３６において、グラフィック／ビ
デオデータのフレーム速度が出力フレーム速度より遅く
ないと判断されれば、ステップ５２４を行う。しかし、
入力フレーム速度が出力信号のフレーム速度より遅いと
判断されれば、フレームバッファ１３０に保存されたグ
ラフィックまたはビデオデータが１フレーム反復して読
出される（ステップ５３８）。
【００６７】すなわち、次の条件（ここでは、数式４と
いう）をどちらも満足しているか否かの如何により、フ
レームデータを反復して読出すのかが決定される。
【数２】
【００６８】すなわち、数式４の条件を満足する場合に
は、フレームデータを反復して読出すことを示す信号が
イネーブルされない。しかし、数式４の条件を満足しな
い場合には、フレームバッファ制御信号ＦＢＣＯＮによ
り、フレームバッファ１３０は以前に出力されたデータ
の１フレームを反復して出力する。ここで、フレームバ
ッファ１３０のデータを反復して読出すことを示す信号
をＲＥ＿ｒｅａｄとし、フレームバッファ制御信号ＦＢ
ＣＯＮに含まれていると仮定すれば、数式４が満足され
る時にＲＥ＿ｒｅａｄはローレベルになる。
【００６９】従って、フレームバッファ１３０から現在
出力されるフレームデータの次のアドレスに該当するデ
ータが連続して出力される。しかし、ＲＥ＿ｒｅａｄが
ハイレバルならば、フレームバッファ１３０から以前に
出力されたデータが再読出されることが分かる。フレー
ムバッファ１３０に保存されたデータの再読出し動作は
図７（ｂ）を参照して説明できる。
【００７０】図７（ｂ）を参照すれば、以前の書込みフ
レームの開始時点から、次の読出しフレームが始まる時
の書込み時点間の区間がＭ−Ｆと示され、以前の書込み
フレームの開始時点から、次の読出しフレームが終了す
る時に予測される書込み時点までの区間が１／Ｒ＿ｆｒ
（すなわち、入力フレーム速度／出力フレーム速度）と
示される。また、現在書込みフレームの開始時点（Ｆ−
１）と、次の読出しフレームが始まる時の書込み時点間
の区間がＰｉと示される。
【００７１】ステップ５３０において説明された過程に
より、本発明では入／出力データに対するフレーム速度
を上げたり下げたりする機能を有している。従って、本
発明による映像処理装置及び映像処理方法は、フレーム
速度変換時にユーザが所望のディスプレイ装置のフレー
ム速度をプログラマブルに実現できる。従って、入力デ
ータ特性や、出力ディスプレイ装置の制約に関係なく、
安定的に表示することができるという利点を示す。
【００７２】ステップ５３８後に、フレームバッファ１
３０から出力されるデータは第２ＦＩＦＯ １４０に保
存される。すなわち、第２ＦＩＦＯ １４０の書込みア
ドレスと読出しアドレスとの比較により、フレームバッ
ファ１３０から第２ＦＩＦＯ１４０にデータを保存する
か否か決定され、保存されたデータはディスプレイ信号
として出力される（ステップ５４０）。
【００７３】具体的には、第２ＦＩＦＯ １４０の書込
み／読出しアドレス間にオーバフローが生じるか否かが
判断される（ステップ５４２）。ここで、オーバフロー
は第２ＦＩＦＯ １４０に入力されるデータが出力デー
タに先んじる現象を示し、第２ＦＩＦＯ １４０のアド
レスにより発生の如何が判断される。ここで、オーバフ
ロー発生の如何は、第２ＦＩＦＯ １４０の書込みアド
レスが第２ＦＩＦＯ １４０の読出しアドレスより大き
い場合に、次の数式（ここでは、数式５という）の条件
を満足するか否かにより決定される。
【００７４】 Ｎ２＋ＲＡＤＤ Ｆ２−ＷＡＤＤ Ｆ２＜ＴＨ２ …（数式５） ここで、Ｎ２は第２ＦＩＦＯのアドレスサイズを示し、
ＷＡＤＤ＿Ｆ２は第２ＦＩＦＯ １４０の書込みアドレ
スを示し、ＲＡＤＤ＿Ｆ２は第２ＦＩＦＯ １４０の読
出しアドレスを示し、ＴＨ２はユーザにより設定された
スレショルド値を示す。
【００７５】従って、ＲＡＤＤ＿Ｆ２とＮ２との和から
ＷＡＤＤ＿Ｆ２を引いた値がスレショルドＴＨ２より小
さければ、オーバフローが生じると判断され、この時オ
ーバフローはハイレバルになる。しかし、数式５を満足
しなければ、オーバフローは生じないと判断され、ロー
レベル状態を持つ。また、書込みアドレスＷＡＤＤ＿Ｆ
２が読出しアドレスＲＡＤＤ＿Ｆ２より大きくない場
合、次の条件（ここでは、数式６という）を満足すれ
ば、オーバフローが生じると判断される。
【００７６】 ＲＡＤＤ Ｆ２−ＷＡＤＤ Ｆ２＜ＴＨ２ …（数式６） すなわち、数式６に示したように、読出しアドレスＲＡ
ＤＤ＿Ｆ２と書込みアドレスＷＡＤＤ＿Ｆ２との差がス
レショルドＴＨ２より小さい場合、オーバフローが生じ
ると判断される。しかし、数式６の条件を満足しなけれ
ば、オーバフローは生じずにローレベルに保持される。
【００７７】数式５と数式６とを参照すると、ステップ
５４２においてオーバフローが生じると判断されれば、
フレームバッファ１３０に保存されたデータが第２ＦＩ
ＦＯ１４０に出力されない（ステップ５４８）。しか
し、ステップ５４２においてオーバフローが生じないと
判断されれば、フレームバッファ１３０のデータは第２
ＦＩＦＯ １４０に保存される（ステップ５４４）。ま
た、第２ＦＩＦＯ １４０に保存されたデータは、出力
ディスプレイフォーマットに合わせてディスプレイ信号
として出力される（ステップ５４６）。
【００７８】図８は第２ＦＩＦＯ １４０のデータ入出
力フローを説明するための図面である。図８を参照すれ
ば、８２は第２ＦＩＦＯ １４０のデータ入力を示し、
８４は第２ＦＩＦＯ １４０のデータ出力を示す。すな
わち、フレームバッファ１３０のデータ読出し区間ＴＲ
でだけ第２ＦＩＦＯ １４０へのデータ読出しがなさ
れ、他の区間では第２ＦＩＦＯ １４０にデータが入力
されない。
【００７９】フレームバッファ１３０から第２ＦＩＦＯ
１４０にデータが読出される区間ＴＲで、フレームバ
ッファ制御部１５４は第２フレームデータイネーブル信
号ＦＤＥＮ２を活性化させて第２ＦＩＦＯ １４０にデ
ータが入力されるように制御する。しかし、区間ＴＲの
うちでもオーバフローが生じる区間では、フレームバッ
ファ制御部１５４から第２ＦＩＦＯ制御部１５６に印加
されるＦＤＥＮ２を非活性化させることにより、フレー
ムバッファ１３０から第２ＦＩＦＯ １４０にデータが
入力されないようにする。
【００８０】以上のような過程を通じてＰＩＰ機能を行
いつつ、ディスプレイ装置のためのフレーム速度変換過
程を同時に行うことができる。本発明は図面に示された
一実施形態を参考にして説明されたが、これらは例示的
なものに過ぎず、本技術分野の当業者ならばこれから多
様な変形及び均等な他実施形態が可能であるという点が
理解される。従って、本発明の真の技術的保護範囲は登
録請求範囲の技術的思想により決められねばならない。
【００８１】
【発明の効果】本発明によれば、それぞれのＦＩＦＯ及
びフレームバッファのメモリを効率的に運用するだけで
はなく、ＰＩＰ機能を行う時に一つのフレームバッファ
だけを使用することで、システムサイズ面での効率性を
向上させることができる。また、ＰＬＬを使用せずに簡
単なデータ同期化回路を利用し、フレーム速度変換を行
うことでデータの損失を防止しつつ、最小限のメモリを
利用したフレーム速度変換を行うことができる。また、
本発明は、フレーム速度変換時にユーザが所望のディス
プレイ装置のフレーム速度をプログラマブルに実現する
ことにより多様な入力フォーマットを支援できる映像処
理装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態である映像処理装置のブロッ
ク図。
【図２】本発明の実施形態である映像処理装置の第１デ
ータ同期化部のブロック図。
【図３】周波数変換モジュールの動作を説明するための
タイミング図。
【図４】本発明の実施形態である映像処理装置の第２デ
ータ同期化部のブロック図。
【図５】本発明の実施形態である映像処理方法を説明す
るためのフローチャート。
【図６】本発明の実施形態である映像処理装置の第１Ｆ
ＩＦＯのデータ入出力フローを説明する図。
【図７】本発明の実施形態である映像処理装置のフレー
ムバッファの動作を表す図。
【図８】本発明の実施形態である映像処理装置の第２Ｆ
ＩＦＯのデータ入出力フローを説明する図。
【符号の説明】
１００ 第１入力バッファ １０５ 第２入力バッファ １１０ 第１データ同期化部 １１５ 第２データ同期化部 １２０ 第１ＦＩＦＯ １３０ フレームバッファ １４０ 第２ＦＩＦＯ １５０ メモリ制御部 １５２ 第１ＦＩＦＯ制御部 １５４ フレームバッファ制御部 １５６ 第２ＦＩＦＯ制御部

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 相異なるチャネルを通じて印加される多
    数の非同期的な入力データを一つのディスプレイ装置に
    ディスプレイし、前記入力データのフレーム速度をディ
    スプレイ装置の出力フレーム速度に合わせて変換する映
    像処理装置において、 ２つ以上のチャネルを通じて外部から非同期的に入力さ
    れる入力データを、相異なる入力クロック信号によりバ
    ッファリングし、前記バッファリングされた結果を第１
    データ及び第１データイネーブル信号として出力する入
    力バッファ部と、 前記入力クロック信号と前記第１データイネーブル信号
    とに応答して前記入力バッファ部から印加される前記第
    １データを出力クロック信号に同期させ、前記同期され
    たデータをそれぞれの第１データイネーブル信号に応答
    して第２データと第２データイネーブル信号として出力
    するデータ同期化部と、 前記第２データを時間的にマルチプレクスして相異なる
    領域に保存し、第１メモリイネーブル信号に応答して前
    記保存されたデータを出力する第１メモリと、 前記第１メモリから出力されるデータを所定のフレーム
    バッファ制御信号に応答して書込み及び読出しする第２
    メモリと、 前記第２メモリから出力されるデータを保存し、前記保
    存されたデータを第２メモリイネーブル信号に応答して
    ディスプレイ信号として出力する第３メモリと、 前記第１メモリと前記第２メモリとの間のデータフロー
    を制御するために前記第１メモリイネーブル信号を生成
    し、前記第１及び第２入力データと前記ディスプレイ信
    号のデータフレーム速度とを制御するために前記フレー
    ムバッファ制御信号を生成し、前記第２メモリと前記第
    ３メモリとの間のデータフローを制御するために前記第
    ２メモリイネーブル信号を生成するメモリ制御部とを備
    えることを特徴とする映像処理装置。
  2. 【請求項２】 請求項１に記載の映像処理装置におい
    て、 前記データ同期化部は、 前記第１データを前記出力クロック信号に同期させる多
    数のデータ同期化部を含み、前記多数のデータ同期化部
    は、 前記第１データイネーブル信号と前記入力クロック信号
    とに応答して前記第１メモリの書込みアドレスをカウン
    トし、前記カウントされた書込みアドレスを出力する書
    込みアドレスカウンタと、 前記カウントされた書込みアドレスに応答して前記第１
    データをデマルチプレクスし、前記デマルチプレクスし
    たデータを選択的に出力するデマルチプレクサと、 前記デマルチプレクスしたデータを保存するための多数
    の並列レジスタを含む並列バッファと、 前記カウントされた書込みアドレスを前記出力クロック
    信号の周波数領域に周波数変換し、前記周波数変換され
    た結果を出力する周波数変換モジュールと、 前記第２データイネーブル信号と前記出力クロック信号
    とに応答して前記第１メモリの読出しアドレスをカウン
    トし、前記カウントされた読出しアドレスを出力する読
    出しアドレスカウンタと、 前記周波数変換された書込みアドレスと前記カウントさ
    れた読出しアドレスとから前記第１メモリのアンダフロ
    ー部を検出し、前記検出された結果を出力するアンダフ
    ロー検出部と、 前記検出されたアンダフローに応答して前記第２データ
    イネーブル信号を生成するグラフィックイネーブル信号
    発生部と、 前記カウントされた読出しアドレスに応答して前記並列
    バッファに保存されたデータを選択的に前記第２データ
    として出力するマルチプレクサとを備えることを特徴と
    する映像処理装置。
  3. 【請求項３】 請求項１に記載の映像処理装置におい
    て、 前記入力バッファ部は、 第１チャネルを通じて入力されるグラフィックデータを
    グラフィッククロック信号に応答してバッファリング
    し、前記バッファリングされた結果を第１グラフィック
    データと第１グラフィックイネーブル信号として出力す
    る第１入力バッファと、 第２チャネルを通じて入力されるビデオデータをビデオ
    クロック信号に応答してバッファリングし、前記バッフ
    ァリングされた結果を第１ビデオデータと第１ビデオイ
    ネーブル信号として出力する第２入力バッファとを含む
    ことを特徴とする映像処理装置。
  4. 【請求項４】 請求項３に記載の映像処理装置におい
    て、 前記データ同期化部は、 前記第１グラフィックデータを前記グラフィッククロッ
    ク信号に応答して入力し、前記入力されたデータを前記
    出力クロック信号に同期させ、第２グラフィックデータ
    と第２グラフィックイネーブル信号とを生成する第１デ
    ータ同期化部と、 前記第１ビデオデータを前記ビデオクロック信号に応答
    して入力し、前記入力されたデータを前記出力クロック
    信号に同期させ、第２ビデオデータと第２ビデオイネー
    ブル信号とを生成する第２データ同期化部とを含むこと
    を特徴とする映像処理装置。
  5. 【請求項５】 請求項４に記載の映像処理装置におい
    て、 前記第１メモリは、 相異なる保存領域に区分され、前記第１及び第２データ
    同期化部から出力される第２グラフィックデータ及び前
    記第２ビデオデータを前記第１メモリイネーブル信号に
    応答して選択的に保存する第１ＦＩＦＯにより実現され
    ることを特徴とする映像処理装置。
  6. 【請求項６】 請求項５に記載の映像処理装置におい
    て、 前記第２メモリは、 前記第１ＦＩＦＯに保存されたデータを少なくとも１フ
    レーム以上保存するフレームバッファにより実現される
    ことを特徴とする映像処理装置。
  7. 【請求項７】 請求項６に記載の映像処理装置におい
    て、 前記第３メモリは、 前記第２メモリから出力されるデータを前記第２メモリ
    イネーブル信号に応答して前記ディスプレイ信号として
    出力する第２ＦＩＦＯにより実現されることを特徴とす
    る映像処理装置。
  8. 【請求項８】 請求項７に記載の映像処理装置におい
    て、 前記メモリ制御部は、 前記第２グラフィックイネーブル信号と、前記遅延され
    た第２ビデオイネーブル信号と、第１フレームデータイ
    ネーブル信号とに応答して前記第１メモリイネーブル信
    号を生成し、前記第１ＦＩＦＯの書込みアドレスと読出
    しアドレスとの間のアンダフローを検出し、前記検出さ
    れた結果により前記第１ＦＩＦＯのデータ書込み及び読
    出しを制御する第１ＦＩＦＯ制御部と、 第２フレームデータイネーブル信号と出力イネーブル信
    号とに応答して前記第２メモリイネーブル信号を生成
    し、前記第２ＦＩＦＯの書込みアドレスと読出しアドレ
    スとの間のオーバフローを検出し、前記検出された結果
    により前記第２ＦＩＦ０のデータ書込み及び読出しを制
    御する第２ＦＩＦＯ制御部と、 前記フレームバッファに入力される入力データと出力デ
    ィスプレイ信号とのフレーム速度を比較し、比較結果に
    応答して前記第１及び第２入力バッファのデータをブロ
    ッキングする入力ブロッキング信号を生成して前記第１
    及び第２入力バッファに印加し、前記アンダフロー及び
    前記オーバフローにより前記第１及び第２フレームデー
    タイネーブル信号及び前記フレームバッファ制御信号を
    生成するフレームバッファ制御部とを備えることを特徴
    とする映像処理装置。
  9. 【請求項９】 請求項４に記載の映像処理装置におい
    て、 前記映像処理装置は、 前記第２データ同期化部から出力される前記第２ビデオ
    データをグラフィックデータに変換し、前記変換された
    グラフィックデータを前記第１メモリのビデオ領域に出
    力し、前記第２ビデオイネーブル信号を所定時間遅延さ
    せて前記メモリ制御部と前記第１データ同期化部とに出
    力するカラースペース変換部を備えることを特徴とする
    映像処理装置。
  10. 【請求項１０】 相異なるチャネルを通じて印加される
    多数の非同期的な入力データを一つのディスプレイ装置
    にディスプレイし、前記入力データのフレーム速度をデ
    ィスプレイ装置の出力フレーム速度に合わせて変換する
    映像処理方法において、 （ａ）前記多数の入力データをそれぞれの入力クロック
    信号によりバッファリングし、前記バッファリングされ
    た各データを出力クロック信号に同期させるステップ
    と、 （ｂ）前記出力クロック信号に同期された前記多数の入
    力データをそれぞれの入力イネーブル信号に応答して第
    １メモリに保存するステップと、 （ｃ）前記第１メモリの書込みアドレスと読出しアドレ
    スとを比較し、前記第１メモリに保存されたデータを第
    ２メモリに保存するか否かを決定するステップと、 （ｄ）前記多数の入力データのフレーム速度と出力ディ
    スプレイ信号のフレーム速度とを比較して前記第２メモ
    リのデータ書込み及び読出しを制御するステップと、 （ｅ）第３メモリの書込みアドレスと読出しアドレスと
    を比較して前記第２メモリの出力データを第３メモリに
    保存するか否かを決定し、前記第３メモリに保存された
    データを前記ディスプレイ装置に示すためのディスプレ
    イ信号を出力するステップとを備えることを特徴とする
    映像処理方法。
  11. 【請求項１１】 請求項１０に記載の映像処理方法にお
    いて、 前記（ｂ）ステップは、 （ｂ１）前記多数の入力データのうち、第１入力データ
    のためのイネーブル信号が活性化されたか否かを判断す
    るステップと、 （ｂ２）前記第１入力データのためのイネーブル信号が
    活性化された場合、前記出力クロック信号に同期された
    前記第１入力データを前記第１メモリに保存するステッ
    プと、 （ｂ３）前記（ｂ１）ステップにおいて前記第１入力デ
    ータのためのイネーブル信号が活性化されなかった場
    合、第２入力データのためのイネーブル信号が活性化さ
    れたか否かを判断するステップと、 （ｂ４）前記第２入力データのためのイネーブル信号が
    活性化された場合、前記出力クロック信号に同期された
    第２入力データを前記第１メモリに保存するステップと
    を備えることを特徴とする映像処理方法。
  12. 【請求項１２】 請求項１０に記載の映像処理方法にお
    いて、 前記（ｂ）ステップは、 前記第１メモリの相異なる領域に第１入力データ及び第
    ２入力データが時間的にマルチプレクスされて保存され
    ることを特徴とする映像処理方法。
  13. 【請求項１３】 請求項１０に記載の映像処理方法にお
    いて、 前記（ｃ）ステップは、 （ｃ１）前記第１メモリの書込みアドレスと読出しアド
    レスとの間にアンダフローが生じるか否かを判断するス
    テップと、 （ｃ２）前記アンダフローが生じると判断された場合、
    前記第１メモリから前記第２メモリへのデータ出力を中
    止するステップと、 （ｃ３）前記アンダフローが生じないと判断された場
    合、前記第１メモリに保存された前記第１入力データま
    たは前記第２入力データを前記第２メモリに保存するス
    テップとを備えることを特徴とする映像処理方法。
  14. 【請求項１４】 請求項１０に記載の映像処理方法にお
    いて、 前記（ｃ１）ステップは、 （ｃ１１）前記第１メモリの前記書込みアドレスが前記
    読出しアドレスより大きいか否かを判断するステップ
    と、 （ｃ１２）前記第１メモリの前記書込みアドレスが前記
    読出しアドレスより大きいと判断された場合、 ＷＡＤＤ＿Ｆ１−ＲＡＤＤ＿Ｆ１＜ＴＨ１ を満足する場合に、前記アンダフローが生じると判断す
    るステップと、 （ｃ１３）前記ｃ１１ステップにおいて、前記第１メモ
    リの前記書込みアドレスが前記読出しアドレスより大き
    くないと判断された場合、 Ｎ１＋ＷＡＤＤ＿Ｆ１−ＲＡＤＤ＿Ｆ１＜ＴＨ１ を満足する場合に、前記アンダフローが生じると判断す
    るステップとを備え、 前記ＷＡＤＤ＿Ｆ１は前記第１メモリの書込みアドレス
    を示し、前記ＲＡＤＤ＿Ｆ１は前記第１メモリの読出し
    アドレスを示し、前記ＴＨ１はあらかじめ設定されたス
    レショルド値を示し、前記Ｎ１は前記第１メモリの第１
    入力データまたは前記第２入力データのために区分され
    たアドレスサイズを示すことを特徴とする映像処理方
    法。
  15. 【請求項１５】 請求項１０に記載の映像処理方法にお
    いて、 前記（ｄ）ステップは、 （ｄ１）前記第１または第２入力データのフレーム速度
    が前記出力ディスプレイ信号のフレーム速度より速いか
    否かを判断するステップと、 （ｄ２）前記入力データのフレーム速度が前記出力ディ
    スプレイ信号のフレーム速度より速いと判断された場
    合、前記第１または第２入力データの１フレームをブロ
    ッキングして入力を遮断するステップと、 （ｄ３）前記（ｄ１）ステップにおいて、前記入力デー
    タのフレーム速度が前記出力ディスプレイ信号のフレー
    ム速度より速くないと判断された場合、前記入力データ
    のフレーム速度が前記出力ディスプレイ信号のフレーム
    速度より遅いか否かを判断するステップと、 （ｄ４）前記入力データのフレーム速度が遅いと判断さ
    れれば、前記第２メモリに保存された前記第１または第
    ２入力データを１フレーム反復して読出すステップとを
    備えることを特徴とする映像処理方法。
  16. 【請求項１６】 請求項１５に記載の映像処理方法にお
    いて、 前記（ｄ２）ステップは、 Ｍ−Ｆ＋Ｐｉ＋Ｒ＿ｆｒ＞Ｆ を満足しない場合に、前記第１または第２入力データを
    ブロッキングし、 前記Ｍは保存可能な第２メモリのサイズを示し、Ｆは１
    フレームのイメージサイズを示し、Ｐｉは前記第２メモ
    リにおいて１フレームデータの入力が始まる時に現在読
    出しているフレームデータの位置を示し、Ｒ＿ｆｒは出
    力フレーム速度／入力フレーム速度を示すことを特徴と
    する映像処理方法。
  17. 【請求項１７】 請求項１５に記載の映像処理方法にお
    いて、 前記（ｄ４）ステップは、 【数１】 を満足しない場合に、前記第２メモリに保存されたデー
    タの１フレームを反復して読出すことを特徴とする映像
    処理方法。
  18. 【請求項１８】 請求項１０に記載の映像処理方法にお
    いて、 前記（ｅ）ステップは、 （ｅ１）前記第３メモリの書込みアドレスと読出しアド
    レスとの間にオーバフローが生じるか否かを判断するス
    テップと、 （ｅ２）前記オーバフローが生じると判断されれば、前
    記第２メモリから前記第３メモリへのデータ出力を中止
    するステップと、 （ｅ３）前記第３メモリの書込みアドレスと読出しアド
    レス間に前記オーバフローが生じないと判断されれば、
    前記第２メモリのデータを前記第３メモリに保存するス
    テップと、 （ｅ４）前記第３メモリに保存されたデータを出力ディ
    スプレイフォーマットに合わせて前記ディスプレイ信号
    として出力するステップとを備えることを特徴とする映
    像処理方法。
  19. 【請求項１９】 請求項１８に記載の映像処理方法にお
    いて、 前記（ｅ１）ステップは、 （ｅ１１）前記第３メモリの書込みアドレスが前記読出
    しアドレスより大きいか否かを判断するステップと、 （ｅ１２）前記書込みアドレスが前記読出しアドレスよ
    り大きいと判断されれば、次の条件、 Ｎ２＋ＲＡＤＤ＿Ｆ２−ＷＡＤＤ＿Ｆ２＜ＴＨ２ を満足する場合に、前記オーバフローが生じると判断す
    るステップと、 （ｅ１３）前記ｅ１１ステップにおいて、前記書込みア
    ドレスが前記読出しアドレスより大きくないと判断され
    れば、次の条件、 ＲＡＤＤ＿Ｆ２−ＷＡＤＤ＿Ｆ２＜ＴＨ２ を満足する場合に、前記オーバフローが生じると判断す
    るステップとを備え、 前記ＷＡＤＤ＿Ｆ２は前記第３メモリの書込みアドレス
    を示し、前記ＲＡＤＤ＿Ｆ２は前記第３メモリの読出し
    アドレスを示し、前記ＴＨ２はあらかじめ設定されたス
    レショルド値を示し、前記Ｎ２は前記第３メモリのアド
    レスサイズを示すことを特徴とする映像処理方法。
  20. 【請求項２０】 請求項１０に記載の映像処理方法にお
    いて、 前記第１及び第２入力データは、それぞれＲ／Ｇ／Ｂを
    示すグラフィックデータ及び輝度Ｙ、色差信号Ｕ／Ｖを
    示すビデオデータであることを特徴とする映像処理方
    法。
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