JP2006189779A - 液晶表示装置及びその製造方法 - Google Patents
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Abstract
【課題】工程を単純化できる水平電界印加型の薄膜トランジスタ基板及びその製造方法と、それを利用した液晶パネルを提供する。
【解決手段】本発明による液晶表示装置は、第１基板上のゲートラインと、ゲートラインと交差されて画素領域を定義するデータラインと、ゲート電極、ソース電極、ドレイン電極、及び薄膜トランジスタと、第１基板上にゲートラインと並立して形成された共通ラインと、共通ラインから画素領域に延長された共通電極及び画素領域に共通ライン及び共通電極と離隔され、ゲート絶縁膜を貫通する画素ホール内に形成される画素電極とを含み、半導体層が、データラインと、ソース電極及びドレイン電極を含むソース・ドレイン金属パターンと重畳されて、ドレイン電極が半導体層から画素電極の上部に突出され画素電極と接続される。
【選択図】図２
【解決手段】本発明による液晶表示装置は、第１基板上のゲートラインと、ゲートラインと交差されて画素領域を定義するデータラインと、ゲート電極、ソース電極、ドレイン電極、及び薄膜トランジスタと、第１基板上にゲートラインと並立して形成された共通ラインと、共通ラインから画素領域に延長された共通電極及び画素領域に共通ライン及び共通電極と離隔され、ゲート絶縁膜を貫通する画素ホール内に形成される画素電極とを含み、半導体層が、データラインと、ソース電極及びドレイン電極を含むソース・ドレイン金属パターンと重畳されて、ドレイン電極が半導体層から画素電極の上部に突出され画素電極と接続される。
【選択図】図２
Description
本発明は、表示素子に適用される薄膜トランジスタ基板に係り、特に工程を単純化することのできる水平電界印加型の薄膜トランジスタ基板及びその製造方法に関する。また、本発明は、工程を単純化することのできる上記薄膜トランジスタ基板を利用した液晶表示パネル及びその製造方法に関する。
一般的に、液晶表示装置は電界を利用して誘電異方性を有する液晶の光透過率を調節することによって画像を表示する。このため、液晶表示装置は、液晶セルマトリクスを通じて画像を表示する液晶表示パネル（以下、「液晶パネル」という。）と、その液晶パネルを駆動する駆動回路とを備える。
図１を参照すると、従来の液晶パネルは、液晶２４を間に介在して接合されたカラーフィルタ基板１０と薄膜トランジスタ基板２０とで構成される。
カラーフィルタ基板１０は、上部ガラス基板２上に順次形成されたブラックマトリクス４、カラーフィルタ６、及び共通電極８を備える。ブラックマトリクス４は、上部ガラス基板２にマトリクス形態に形成される。このようなブラックマトリクス４は、上部ガラス基板２の領域をカラーフィルタ６が形成される複数のセル領域に割り、隣接したセル間の光干渉及び外部光の反射を防止する。カラーフィルタ６は、ブラックマトリクス４によって区分されたセル領域に赤（Ｒ）、緑（Ｇ）、青（Ｂ）で区分して形成され、赤、緑、青色の光を各々透過させる。共通電極８は、カラーフィルタ６の上に全面塗布された透明導電層に液晶２４を駆動させる際に基準となる共通電圧（Ｖcoｍ）を供給する。そして、カラーフィルタ６の平坦化のためにカラーフィルタ６と共通電極８との間にはオーバーコート層（図示せず）がさらに形成されることもある。
薄膜トランジスタ基板２０は、下部ガラス基板１２においてゲートライン１４とデータライン１６とが交差することにより定義されたセル領域ごとに形成された薄膜トランジスタ１８及び画素電極２２を備える。薄膜トランジスタ１８は、ゲートライン１４からのゲート信号に応じて、データライン１６からのデータ信号を画素電極２２に供給する。透明導電層に形成された画素電極２２は、薄膜トランジスタ１８からのデータ信号を供給して液晶２４を駆動させる。
誘電異方性を有する液晶２４は、画素電極２２のデータ信号と共通電極８の共通電圧（Ｖcoｍ）とによって形成された電界にしたがって回転し、光透過率を調節することによって階調を具現させる。
そして、液晶パネルは、カラーフィルタ基板１０と薄膜トランジスタ基板２０とのセルギャップを一定に維持させるためのスペーサ（図示せず）をさらに備える。
このような液晶パネルのカラーフィルタ基板１０及び薄膜トランジスタ基板２０は、複数のマスク工程を利用して形成される。一つのマスク工程は、薄膜蒸着（コーティング）工程、洗浄工程、フォトリソグラフィ工程、エッチング工程、フォトレジスト剥離工程、検査工程等の複数の工程を含む。
特に、薄膜トランジスタ基板は半導体工程を含むと共に複数のマスク工程を必要とすることによって、製造工程が複雑であるため液晶パネルの製造単価の上昇の主な原因となっている。従って、薄膜トランジスタ基板はマスク工程数を低減させる方に発展しつつある。
一方、液晶表示装置は液晶を駆動させる電界の方向にしたがって垂直電界印加型と水平電界印加型とに大別される。
垂直電界印加型の液晶表示装置は、上下部基板に対向して配置された画素電極と共通電極との間に形成される垂直電界によって、ＴＮ（Twisted Nematic）モードの液晶を駆動する。垂直電界印加型の液晶表示装置は、開口率が大きいという利点を有する反面、視野角が約９０度と狭いという問題点を有する。
水平電界印加型の液晶表示装置は、下部基板に並べて配置された画素電極と共通電極との間の水平電界によって、インプレインスイッチング（以下、「IPS」という。；In plane switching）モードの液晶を駆動する。水平電界印加型の液晶表示装置は視野角が約１６０度と広いという利点を有する。
このような水平電界印加型の液晶表示装置の薄膜トランジスタ基板も半導体工程を含む複数のマスク工程を必要とするため、製造工程が複雑である問題点を有する。従って、製造原価の節減のためにはマスク工程数の短縮が必要である。
従って、本発明の目的は、工程を単純化することのできる水平電界薄膜トランジスタ基板及びその製造方法と、それを利用した液晶表示パネル及びその製造方法を提供することである。
上記目的を達成するために、本発明の一態様による液晶表示装置は、第１及び第２基板と、第１基板上のゲートラインと、ゲート絶縁膜を介してそのゲートラインと交差され画素領域を定義するデータラインと、ゲート電極、ソース電極、ドレイン電極、及びソース電極とドレイン電極との間にチャネルを定義する半導体層を含む薄膜トランジスタと、第１基板上にゲートラインと並立して形成された共通ラインと、この共通ラインから画素領域に延長された共通電極と、画素領域に共通ライン及び共通電極と離隔され、ゲート絶縁膜を貫通する画素ホール内に形成される画素電極とを含み、半導体層がデータラインとソース電極及びドレイン電極を含むソース・ドレイン金属パターンと重畳されて、ドレイン電極が半導体層から画素電極の上部に突出されて画素電極と接続されることを特徴とする。
本発明の態様による液晶表示製造方法は、第１及び第２基板を提供する工程と、ゲートライン、ゲート電極、共通ライン、及び共通電極を含む第１マスクパターンを第１基板上に形成する第１マスク工程と、第１マスクパターン群と半導体層上にゲート絶縁膜とを形成した後、共通ライン及び共通電極と離隔され、ゲート絶縁膜及び半導体層を貫通する画素ホールを画素領域に定義し、画素ホール内に画素電極を形成する第２マスク工程と、ゲートラインと交差して画素領域を定義するデータラインと、ソース電極及びドレイン電極を含むソース・ドレイン金属パターンを第１基板上に形成し、半導体パターンの活性層を露出させ、ソース電極とドレイン電極との間のチャネルを定義する第３マスク工程とを含む。
前述の一般的な叙述及び以下詳細な叙述の全ては、ただ実験及び説明をするための叙述であり、特許請求の範囲において請求している本発明について、様々な説明を提供しようと意図したものである。
前述のように、本発明により、第１部分透過マスクを利用して単一層構造の共通電極を複層構造の他の第１マスクパターン群と共に形成する。
そして、本発明により、第２マスク工程で半導体層及びゲート絶縁膜を同時にパターニングしてゲート絶縁膜まで貫通する複数のホールを形成し、そのマスク工程で利用されたフォトレジストパターンのリフト・オフ工程で複数のホール内に透明導電パターンを形成する。
そして、本発明により、上記ゲート絶縁膜と同時にパターン化された半導体層においては、第３部分透過マスクを利用して、ソース・ドレイン金属パターンの形成の際にまたパターニングして露出部分を除去させ、ソース電極及びドレイン電極の間の活性層を露出させて薄膜トランジスタのチャネルを形成する。従って、半導体層は、薄膜トランジスタのチャネルと、ソース・ドレインパターンとゲート絶縁膜との重畳部だけに存在する。
また、本発明により、オープンされたパッド領域を有する保護膜が、プリンティング方法、第４マスク工程、配向膜をマスクとしたエッチング工程、カラーフィルタ基板をマスクとしたエッチング工程等を通じてさらに形成される。
従って、本発明による薄膜トランジスタの製造方法は、３マスク工程または４マスク工程で工程を単純化させることによって、材料費及び設備投資費等の節減と共に歩留まりの向上が可能になる。
以下、本発明の好ましい実施形態を図２〜図１８Bを参照して詳しく説明する。
図２は、本発明の第１実施形態の水平電界薄膜トランジスタ基板を示した平面図であり、図３は、図２に示した水平電界薄膜トランジスタ基板をII-II'、III-III'、IV-IV'線に沿って切断した断面図である。
図２及び図３に示した水平電界薄膜トランジスタ基板は、下部基板１４２の上にゲート絶縁膜１４４を介して、交差して形成されたゲートライン１０２及びデータライン１０４と、その交差部と接続された薄膜トランジスタ１０６と、その交差構造で設けられた画素領域に水平電界を形成するように形成された画素電極１１８及び共通電極１２２、共通電極１２２と接続された共通ライン１２０、共通電極１２２とドレイン電極１１２の重畳部に形成されたストレージキャパシタ（Ｃｓｔ）とを備える。そして、薄膜トランジスタ基板は、ゲートライン１０２と接続されたゲートパッド１２６と、データライン１０４と接続されたデータパッド１３４とを備える。
ゲートライン１０２はゲートドライバー（図示せず）からのスキャン信号を、データライン１０４はデータドライバー（図示せず）からのビデオ信号を供給する。このようなゲートライン１０２及びデータライン１０４はゲート絶縁膜１４４を介して交差して各画素領域を定義する。
ゲートライン１０２は、基板１４２の上に透明導電層を含む少なくとも二重層以上の複層構造で形成される。例えば、図３に示したように、透明導電層を利用した第１導電層１０１と、不透明な金属を利用した第２導電層１０３とが積層された複層構造で形成される。第１導電層１０１としては、ITO、TO、IZO、ITZO等が、第２導電層１０３としては、Cu、Mo、Al、Cu合金、Mo合金、Al合金等が利用される。尚、ゲートライン１０２は第２導電層１０３だけでも形成される場合がある。
薄膜トランジスタ１０６は、ゲートライン１０２に供給されるスキャン信号に応じて、データライン１０４に供給される画素信号が画素電極１１８に充電され維持されるようにする。このため、薄膜トランジスタ１０６は、ゲートライン１０２に含まれたゲート電極、データライン１０４と接続されたソース電極１１０、ソース電極１１０と対向して画素電極１１８と接続されたドレイン電極１１２、ゲート絶縁膜１４４を介してゲートライン１０２と重畳され、ソース電極１１０とドレイン電極１１２との間でチャネルを形成する活性層１１４、ソース電極１１０及びドレイン電極１１２とのオーミック接触のため、チャネルを除いた活性層１１４の上に形成されたオーミック接触層１１６とを備える。
そして、活性層１１４及びオーミック接触層１１６を含む半導体層１１５はデータライン１０４にしたがって重畳される。
共通ライン１２０及び共通電極１２２は、液晶駆動のための基準電圧、即ち、共通電圧を各画素に供給する。
このために、共通ライン１２０は、表示領域でゲートライン１０２と並立して形成された内部共通ライン１２０A、及び非表示領域で内部共通ライン１２０Aと共通接続された外部共通ライン１２０Bを備える。共通ライン１２０は、前述のゲートライン１０２と共に基板１５０の上に第１及び第２導電層１０１、１０３が積層された複層構造で形成される。尚、共通ライン１２０は第２導電層１０３だけでも形成される場合がある。
共通電極１２２は、画素領域内に形成されて内部共通ライン１２０Aと接続される。具体的にいうと、共通電極１２２は、ゲートライン１０２と隣接してドレイン電極１１２と重畳された水平部１２２A、及び水平部１２２Aから画素領域の方に伸張されて内部共通ライン１２０Aと接続されたフィンガー部１２２Ｂを備える。このような共通電極１２２は、共通ライン１２０の第１導電層１０１、即ち、透明導電層に形成される。
ストレージキャパシタ（Ｃｓｔ）は、共通電極１２２の第１水平部１２２Aがゲート絶縁膜１５２及び半導体層１１５を間に介在してドレイン電極１１２と重畳させ形成される。ここで、ドレイン電極１１２は、共通電極１２２の第１水平部１２２Aと最大限に広く重畳されるように形成される。従って、共通電極１２２とドレイン電極１１２との広い重畳面積によりストレージキャパシタ（Ｃｓｔ）の容量が増加することによって、ストレージキャパシタ（Ｃｓｔ）は画素電極１１８に充電されたビデオ信号が次の信号が充電される際まで安定的に維持される。
画素電極１１８は、共通電極１２２のフィンガー部１２２Bと並立してゲート絶縁膜１４４を貫通する画素ホール１７０内に形成される。従って、画素電極１１８は、画素ホール１７０内でゲート絶縁膜１４４のエッジ部と境界を成しながら基板１４２上に形成され露出される。従って、半導体層１１５とも重畳部から画素電極１１８上に突出されたドレイン電極１１２の突出部と接続される。そして、画素電極１１８は共通ライン１２０A及び共通電極１２２の水平部１２２Aと重畳なしに離隔され形成される。このような画素電極１１８に薄膜トランジスタ１０６を通じてビデオ信号が供給されると、画素電極１１８と、共通電圧が供給された共通電極１２２のフィンガー部１２２Bとの間には水平電界が形成される。このような水平電界によって薄膜トランジスタ基板とカラーフィルタ基板との間で水平方向に配列された液晶分子が誘電異方性によって回転する。そして、液晶分子の回転の程度に従って、画素領域を透過する光透過率が変化することによって階調を具現する。
また、共通電極１２２のフィンガー部１２２B及び画素電極１１８は、ともにジグザグ形状に形成されて、データライン１０４も隣接した共通電極１２２のフィンガー部１２２Bにしたがってジグザグ形状に形成される。
ゲートライン１０２は、ゲートパッド１２６を通じてゲートドライバーからのスキャン信号の供給を受ける。ゲートパッド１２６は、ゲートライン１０２から延長されたゲートパッド下部電極１２８と、ゲート絶縁膜１４４を貫通する第１コンタクトホール１３０内に形成されてゲートパッド下部電極１２８と接続されたゲートパッド上部電極１３２とで構成される。ここで、ゲートパッド上部電極１３２は、画素電極１１８と共に透明導電層により形成されて、第１コンタクトホール１３０を包むゲート絶縁膜１４４のエッジ部と境界を成す。
共通ライン１２０は、共通パッド１６０を通じて共通電圧発生部からの共通電圧の供給を受ける。共通パッド１６０は、ゲートパッド１２６と同様の垂直構造を有する。換言すると、共通パッド１６０は、共通ライン１２０から延長された共通パッド下部電極１６２と、ゲート絶縁膜１４４を貫通する第２コンタクトホール１６４内に形成され共通パッド下部電極１６２と接続された共通パッド上部電極１６６とで構成される。ここで、共通パッド上部電極１６６は画素電極１１８と共に透明導電層により形成されて、第２コンタクトホール１６４を包むゲート絶縁膜１４４のエッジ部と境界を成す。
データライン１０４は、データパッド１３４を通じてデータドライバーからの画素信号の供給を受ける。データパッド１３４は、ゲート絶縁膜１４４を貫通する第３コンタクトホール１３８内にゲートパッド上部電極１３２と共に透明導電層により形成される。そして、データパッド１３４が形成された第３コンタクトホール１３８が、データライン１０４の一部分と重畳されるように伸張される。従って、データライン１０４が半導体層１１５との重畳部から第３コンタクトホール１３８内に突出されて、データパッド１３４の伸張部と接続される。
ここで、データライン１０４は保護膜の不在によって露出される。このようなデータライン１０４が外部に露出され酸化されることを防ぐために、図４に示したように、データパッド１３４の伸張部とデータライン１０４との接続部がシーラント３２０によって密封される領域内に位置される。従って、密封領域に位置するデータライン１０４は、その上に塗布される下部配向膜３１２によって保護される。
図４を参照すると、下部配向膜３１２が塗布された薄膜トランジスタ基板と、上部配向膜３１０が塗布されたカラーフィルタ基板３００はシーラント３２０によって合着されており、シーラント３２０によって密封された両基板間のセルギャップは液晶で満たされる。上下部配向膜３１０、３１２は、有機絶縁物質で両基板の画像表示領域に各々塗布される。シーラント３２０は、接着力の強化のために上下部配向膜３１０、３１２と接触させないように離隔し塗布されている。従って、薄膜トランジスタ基板に形成されたデータライン１０４は、ソース電極１１０及びドレイン電極１１２と共にシーラント３２０によって密封される領域に位置し、その上に塗布される下部配向膜３１２だけでなく、密封領域に満たされた液晶によっても十分に保護される。
このように、本発明による薄膜トランジスタ基板で、画素電極１１８、ゲートパッド上部電極１３２、共通パッド上部電極１６６、データパッド１４０を含む透明導電パターンは、ゲート絶縁膜１４４を貫通する画素ホール１７０及びコンタクトホール１３０、１３８、１６４の形成の際に利用されたフォトレジストパターンのリフト・オフ工程で形成される。従って、透明導電パターンは相当するホールを包むゲート絶縁膜１４４のエッジ部と境界を成しながら基板１４２上に形成される。
また、半導体層１１５は、ゲート絶縁膜１４４と同様にパターニングされた後、データライン１０４、ソース電極１１０、及びドレイン電極１１２を含むソース・ドレイン金属パターンの形成の際に露出部分が除去される。そして、ソース・ドレイン金属パターンの形成の際に活性層１１４が露出され、薄膜トランジスタ１０６のチャネルが形成される。従って、半導体層１１５は、ソース電極１１０及びドレイン電極１１２の間のチャネル部と、ソース・ドレインパターンとゲート絶縁膜１４４との重畳部だけに形成された構造を有する。また、露出された活性層１１４の表面層（酸化シリコン層）１２４をプラズマで表面処理することによってチャネル部の活性層１１４はSiO２に酸化された表面層１２４によって保護される。
このような本発明の第１実施形態の水平電界薄膜トランジスタ基板は、次のように３マスク工程で形成される。
図５A及び図５Bは、本発明の実施形態の水平電界薄膜トランジスタ基板の製造方法の中、第１マスク工程を説明する平面図及び断面図を示した図面であり、図６A〜図６Cは第１マスク工程を具体的に説明するための断面図である。
第１マスク工程で下部基板１４２上に、ゲートライン１０２、ゲートパッド下部電極１２８、共通ライン１２０、共通電極１２２、及び共通パッド下部電極１４２を含む第１マスクパターン群が形成される。ここで、共通電極１２２を除いた第１マスクパターン群は、少なくとも二つの導電層が積層された複層構造で形成される。一方、共通電極１２２は、透明導電層である第１導電層１０１の単一層構造で形成される。このように、複層及び単一層構造を有する第１マスクパターン群は、回折露光マスクまたはハフトーンマスク等の部分透過マスクを利用した一つのマスク工程で形成される。尚、説明の便宜上、以下には第１及び第２導電層１０１、１０３が積層された構造につてのみ説明する。
図６Aを参照すると、下部基板１４２上にスパッタリング方法等の蒸着方法を通じて、第１及び第２導電層１０１、１０３が積層される。第１導電層１０１としては、ITO、TO、IZO、ITZO等の透明導電物質が、第２導電層１０３としては、Mo、Ti、Cu、AlNd、Al、Cr、Mo合金、Cu合金、Al合金等の金属物質が単一層の構造として利用されるか、又は、Al/Cr、Al/Mo、Al(Nd)/Al、Al(Nd)/Cr、Mo/Al(Nd)/Mo、Cu/Mo、Ti/Al(Nd)/Ti、Mo/Al、Mo/Ti/Al(Nd)、Cu合金/Mo、Cu合金/Al、Cu合金/Mo合金、Cu合金/Al合金、Al/Mo合金、Mo合金/Al、Al合金/Mo合金、Mo合金/Al合金、Mo/Al合金、Cu/Mo合金、Cu/Mo(Ti)等の二重層以上が積層された構造として利用される。
続いて、部分透過マスクを利用したフォトリソグラフィ工程で、互いに異なる厚さを有する第１A及び第１Bフォトレジストパターン２２０A、２２０Bを含む第１フォトレジストパターン２２０が形成される。部分透過マスクは紫外線を遮断する遮断部、スリットパターンを利用して紫外線を回折させたり位相シフト物質を利用して紫外線を部分透過させたりする部分透過部、両方を透過させるフル透過部を備える。このような部分透過マスクを利用したフォトリソグラフィ工程で、互いに異なる厚さの第１A及び第１Bフォトレジストパターン２２０A、２２０Bと、開口部を有する第１フォトレジストパターン２２０とが形成される。この際、相対的に厚い第１Aフォトレジストパターン２２０Aは部分透過マスクの遮断部と重畳された遮断領域（Ｐ１）に、第１Aフォトレジストパターン２２０Aより薄い第１Bフォトレジストパターン２２０Bは部分透過部と重畳された部分露光領域（Ｐ２）に、開口部はフル透過部と重畳されたフル露光領域（Ｐ３）に形成される。
そして、第１フォトレジストパターン２２０をマスクとして利用したエッチング工程で、第１及び第２導電層１０１、１０３の露出部分がエッチングされることによって、二重構造のゲートライン１０２、ゲートパッド下部電極１２８、共通ライン１２０、共通電極１２２、及び共通パッド下部電極１４２を含む第１マスクパターン群が形成される。
図６Bを参照すると、酸素（O2）プラズマを利用したアッシング工程で第１Aフォトレジストパターン２２０Aの厚さは薄くなり、第１Bフォトレジストパターン２２０Bは除去される。そして、アッシングされた第１Aフォトレジストパターン２２０Aをマスクとして利用したエッチング工程で共通電極１２２の上の第２導電層１０３が除去される。この際、アッシングされた第１Aフォトレジストパターン２２０Aにしたがって、パターニングされた第２導電層１０３の両側部がもう一度エッチングされることによって、第１マスクパターン群の第１及び第２導電層１０１、１０３は階段形で一定の段差を有する。従って、第１及び第２導電層１０１、１０３の側面部が高い急傾斜を有する場合、その上において発生するゲート絶縁膜１５２のステップカーバリッジの不良の防止が可能になる。
図６Cを参照すると、図６Bで第１マスクパターン群の上に残存する第１Aフォトレジストパターン２２０Aがストリップ工程で除去される。
図７A及び図７Bは、本発明の実施形態の水平電界薄膜トランジスタ基板の製造方法の中、第２マスク工程を説明するための平面図及び断面図であり、図８A〜図８Ｃは、第２マスク工程を具体的に説明するための断面図である。
第１マスクパターン群が、下部基板１４２上に、ゲート絶縁膜１４４、活性層１１４、及びオーミック接触層１１６を含む半導体層１１５が積層されて、第２マスク工程でゲート絶縁膜１４４まで貫通する画素ホール１７０と、第１〜第３コンタクトホール１３０、１６４、１３８が形成されると共に、画素電極１１８、ゲートパッド上部電極１３２、共通パッド上部電極１６６、及びデータパッド１３４を含む透明導電パターンが、それぞれ相当するホール内に形成される。
図８Aを参照すると、第１マスクパターン群が形成された下部基板１４２上に、PECVD等の蒸着方法を通じてゲート絶縁膜１４４と、活性層１１４及びオーミック接触層１１６を含む半導体層１１５とが順次積層される。ここで、ゲート絶縁膜１４４としては、シリコン酸化物（SiOx）、シリコン窒化物（SiNx）等の無機絶縁物質が、活性層１１４及びオーミック接触層１１６としては、非晶質シリコンと不純物（ｎ＋またはｐ＋）ドーピングされた非晶質シリコンとが、各々利用される。
そして、第２マスクを利用したフォトリソグラフィ工程でオーミック接触層１１６の上に第２フォトレジストパターン２００が形成されて、第２フォトレジストパターン２００をマスクとしたエッチング工程で画素ホール１７０と第１〜第３コンタクトホール１３０、１６４、１３８とが形成される。このような画素ホール１７０及び第１〜第３コンタクトホール１３０、１６４、１３８は、オーミック接触層１１６からゲート絶縁膜１４４まで貫通するように形成される。この際、画素ホール１７０及び第１〜第３コンタクトホール１３０、１６４、１３８とのエッジ部が第２フォトレジストパターン２００のエッジ部より内側に位置されるように半導体層１１５及びゲート絶縁膜１４４が過エッチングされることによって、アンダー・カッティング（Under Cutting）構造を有する。ここで、共通電極１２２のフィンガー部１２２Bと並立した画素ホール１７０と第３コンタクトホール１３８は、基板１４２を露出させる反面、第１及び第２コンタクトホール１３０、１６４はゲート及び共通パッド下部電極１２８、１６２の各々と共にその周りの基板１４２を露出させる。尚、第１及び第２コンタクトホール１３０、１６４は、ゲート及び共通パッド下部電極１２８、１６２だけを露出させるように形成する場合もある。
図８Bを参照すると、第２フォトレジストパターン２００が形成された基板１４２上に、透明導電層１１７がスパッタリング等のような蒸着方法で全面形成される。透明導電膜１１７としては、ITO、TO、IZO、ITZO等が利用される。従って、画素ホール１７０内には画素電極１１８が、第１及び第２コンタクトホール１３０、１６４内にはゲート及び共通パッド上部電極１３２、１６６の各々が、第３コンタクトホール１３８内にはデータパッド１３４が形成される。このような透明導電パターンは、画素ホール１７０及び第１〜第３コンタクトホール１３０、１６４、１３８のエッジ部と、第２フォトレジストパターン２００のエッジ部との離隔距離によって、第２フォトレジストパターン２００の上に蒸着された透明導電膜１１７とオープンされる構造を有する。また、透明導電パターンは、画素ホール１７０及び第１〜第３コンタクトホール１３０、１６４、１３８とのエッジ部にしたがって形成され、それぞれ相当するホールを包むゲート絶縁膜１４４と境界をなす。従って、透明導電膜１１７が塗布された第２フォトレジストパターン２００を除去するリフト・オフ工程において、第２フォトレジストパターン２００とオーミック接触層１１６との間へのストリッパーの浸透を容易にさせることによってリフト・オフ効率を向上させることとなる。
図８Cを参照すると、リフト・オフ工程で図８Bに示した透明導電膜１１７が塗布された第２フォトレジストパターン２００が除去される。
図９A及び図９Bは、本発明の実施形態の水平電界薄膜トランジスタ基板の製造方法の中、第３マスク工程を説明する平面図及び断面図を示した図面であり、図１０A〜図１０Dは、第３マスク工程を具体的に説明するための断面図である。
半導体層１１５及び透明導電パターンが形成された下部基板１４２上に、第３マスク工程でデータライン１０４、ソース電極１１０、及びドレイン電極１１２を含むソース・ドレイン金属パターンが形成される。そして、ソース・ドレインパターンと非重畳された半導体層１１５が除去されて、ソース電極１１０及びドレイン電極１１２の間の活性層１１４が露出され、薄膜トランジスタ１０６のチャネルが形成される。このようなソース・ドレインパターン及び薄膜トランジスタ１０６のチャネルは、回折露光マスクまたはハフトーンマスク等の部分透過マスクを利用した一つのマスク工程で形成される。
図１０Aを参照すると、半導体層１１５及び透明導電パターンが形成された下部基板１４２上にソース・ドレイン金属層が、スパッタリング等の蒸着方法で形成される。ソース・ドレイン金属層としては、Mo、Ti、Cu、AlNd、Al、Cr、Mo合金、Cu合金、Al合金等の金属物質が単一層の構造として利用されるか、又は、Al/Cr、Al/Mo、Al(Nd)/Al、Al(Nd)/Cr、Mo/Al(Nd)/Mo、Cu/Mo、Ti/Al(Nd)/Ti、Mo/Al、Mo/Ti/Al(Nd)、Cu合金/Mo、Cu合金/Al、Cu合金/Mo合金、Cu合金/Al合金、Al/Mo合金、Mo合金/Al、Al合金/Mo合金、Mo合金/Al合金、Mo/Al合金、 Cu/Mo合金、 Cu/Mo(Ti)等の二重層以上が積層された構造として利用される。
続いて、部分透過マスクを利用したフォトリソグラフィ工程で、ソース・ドレイン金属層の上に互いに異なる厚さを有する第３A及び第３Bフォトレジストパターン２１０A、２１０Bを含む第３フォトレジストパターン２１０が形成される。部分透過マスクは、紫外線を遮断する遮断部、スリットパターンを利用して紫外線を回折させたり位相シフト物質を利用して紫外線を部分透過させたりする部分透過部、及び両方を透過させるフル透過部を備える。このような部分透過マスクを利用したフォトリソグラフィ工程で、互いに異なる厚さの第３A及び第３Bフォトレジストパターン２１０A、２１０Bと、開口部を有する第３フォトレジストパターン２１０とが形成される。この際、相対的に厚い第３Aフォトレジストパターン２１０Aは部分透過マスクの遮断部と重畳された遮断領域（Ｐ１）に、第３Aフォトレジストパターン２１０Aより薄い第３Bフォトレジストパターン２１０Bは部分透過部と重畳された部分露光領域（Ｐ２）、即ち、チャネルが形成される領域に、開口部はフル透過部と重畳されたフル露光領域（Ｐ３）に形成される。
そして、第３フォトレジストパターン２１０を利用したエッチング工程でソース・ドレイン金属層がパターニングされることによって、データライン１０４と、ソース電極１１０と一体化されたドレイン電極１１２を含むソース・ドレイン金属パターンとが形成される。例えば、ソース・ドレイン金属層がウェットエッチング工程でパターニングされることによって、ソース・ドレイン金属パターンは、第３フォトレジストパターン２１０より過エッチングされた構造を有する。このようなソース・ドレイン金属パターンの中、ドレイン電極１１２は、半導体層１１５及びゲート絶縁膜１４４との重畳部から画素電極１１８の上に突出され接続される。データライン１０４も、半導体層１１５及びゲート絶縁膜１４４との重畳部から第３コンタクトホール１３８内に突出されデータパッド１３４と接続される。
図１０Bを参照すると、第３フォトレジストパターン２１０を通じて露出された半導体層１１５がエッチングされることによって、半導体層１１５は第３フォトレジストパターン２１０と重畳された部分だけに存在する。例えば、第３フォトレジストパターン２１０をマスクとして利用して、直進性を有するドライエッチング工程で露出された半導体層１１５がエッチングされる。従って、半導体層１１５は、ソース・ドレイン金属パターンの形成の際に利用された第３フォトレジストパターン２１０との重畳部だけに存在することによってソース・ドレイン金属パターンと重畳されて、半導体層１１５のエッジ部がソース・ドレイン金属パターンのエッジ部より突出された構造を有する。その結果、ソース・ドレイン金属パターンと半導体層１１５は階段形の段差を有する。
図１０Cを参照すると、酸素（O2）プラズマを利用したアッシング工程で第３Aフォトレジストパターン２１０Aの厚さは薄くなり、図１０Bに示した第３Bフォトレジストパターン２１０Bは除去される。このようなアッシング工程は、上記露出された半導体層１１５をエッチングするドライ工程と統合され、同様の範囲内で実施される。そして、アッシングされた第３Aフォトレジストパターン２１０Aを利用したエッチング工程で、露出されたソース・ドレイン金属パターン及びオーミック接触層１１６が除去される。従って、ソース電極１１０及びドレイン電極１１２が分離されて、その間に活性層１１４が露出されたチャネルを有する薄膜トランジスタ１０６が完成される。
また、酸素（O2）プラズマを利用した表面処理工程で露出された活性層１１４の表面をSiO2に酸化させる。従って、薄膜トランジスタ１０６のチャネルを形成する活性層１１４はSiO2に酸化された表面層１２４によって保護される。
図１０Dを参照すると、図１０Cに示した第３Aフォトレジストパターン２１０Aはストリップ工程で除去される。
このように、本発明の実施形態の水平電解薄膜トランジスタ基板の製造方法は３マスク工程で工程数の減少ができる。
図１１は、本発明の第２実施形態の薄膜トランジスタ基板を部分的に示した平面図であり、図１２は、図１１に示した薄膜トランジスタ基板をII-II'、III-III'、IV-IV'線に沿って切断した断面図である。
図１１及び図１２に示した薄膜トランジスタ基板は、図２及び図３に示した薄膜トランジスタ基板に比べて、データパッド２３４がゲートパッド１２６と同様の垂直構造で形成され、データパッド２３４から伸張されたデータリンク２５０とデータライン１０４とを接続させるコンタクト電極２５２をさらに備えることを除いては、同様の構成要素を備える。従って、重複した構成要素に対する説明は省略する。
図１１及び図１２に示されたデータパッド２３４は、ゲートパッド１２６のように基板１４２上に形成されたデータパッド下部電極２３６と、ゲート絶縁膜１４４を貫通してデータパッド下部電極２３６を露出させる第３コンタクトホール２３８内に形成され、データパッド下部電極２３６と接続されたデータパッド上部電極２４０とを備える。
このようなデータパッド２３４の下部電極２３６から伸張されたデータリンク２５０は、データライン１０４と重畳されるように伸張され、ゲート絶縁膜１４４を貫通する第４コンタクトホール２５４を通じて露出される。このようなデータリンク２５０は第４コンタクトホール２５４内に形成されたコンタクト電極２５２を通じてデータライン１０４と接続される。
ここで、データパッド下部電極２３６及びデータリンク２５０は、ゲートパッド下部電極１２８と共に第１マスク工程で形成される。第３及び第４コンタクトホール２３８、２５４は第１コンタクトホール１３０と共に第２マスク工程で形成されて、その工程において、データパッド上部電極２４０及びコンタクト電極２５２はゲートパッド上部電極１３２と共に第３及び第４コンタクトホール２３８、２５４内に各々形成される。この場合、データパッド上部電極２４０及びコンタクト電極２５２は、第３及び第４コンタクトホール２３８、２５４の各々を包むゲート絶縁膜１４４のエッジ部と境界を成す。
また、データライン１０４がシーラントによって密封される領域内に位置し、その上に塗布される配向膜、または密封領域に満たされた液晶によって保護される。このために、データライン１０４とデータリンク２５０とを接続させるコンタクト電極２５２は密封領域内に位置する。
図１３は、本発明の第３実施形態の薄膜トランジスタ基板を部分的に示した平面図であり、図１４は、図１３に示した薄膜トランジスタ基板をII-II'、III-III'、IV-IV'線に沿って切断した断面図である。
図１３及び図１４に示した薄膜トランジスタ基板は、図１１及び図１２に示した薄膜トランジスタ基板に比べて、データリンク２５０に従って延長された第３コンタクトホール２３８内にデータパッド上部電極２４０とコンタクト電極２５２とが一体化されて形成されていることを除いては、同様の構成要素を備える。従って、重複した構成要素に対する説明は省略する。
図１３及び図１４に示したデータパッド２３４の第３コンタクトホール２３８は、データライン１０４と重畳されるようにデータリンク２５０に従って延長される。従って、第３コンタクトホール２３８内にデータパッド上部電極２４０及びコンタクト電極２５２が一体化された構造で形成され、データライン１０４と接続される。このようなデータパッド上部電極２４０及びコンタクト電極２５２は、第３コンタクトホール２３８を包むゲート絶縁膜１４４のエッジ部と境界を成す。
図１５は、本発明の第４実施形態の薄膜トランジスタ基板を部分的に示した平面図であり、図１６は、図１５に示した薄膜トランジスタ基板をII-II'、III-III'、IV-IV'線に沿って切断した断面図である。
図１５及び図１６に示した薄膜トランジスタ基板は、図１３及び図１４に示した薄膜トランジスタ基板に比べて、ゲートパッド１２６及びデータパッド２３４が位置するパッド領域を除いた残りのアレイ領域に形成された保護膜１５０をさらに備えることを除いては、同様の構成要素を備える。従って、重複した構成要素に対する説明は省略する。
図１５及び図１６に示した保護膜１５０は、ソース・ドレイン金属パターンが形成された基板１４２上に、ゲートパッド１２６及びデータパッド２３４が形成されたパッド領域をオープンさせるように形成される。保護膜１５０としては、ゲート絶縁膜１４４のように無機絶縁物質が利用される。また、保護膜１５０としては、アクリル系の有機化合物、ＢＣＢまたはＰＦＣＢ等の有機絶縁物質が利用される。
このような保護膜１５０は、第４マスク工程で形成されるか、又は、最上部層に形成される配向膜のようにロッバー・スタンプ・プリンティング(Rubber Stamp Printing)方式でプリンティングして形成される。また、保護膜１５０は、基板１４２上に全面形成された後、配向膜をマスクとしたエッチング工程で、または、カラーフィルタ基板との合着後、カラーフィルタ基板をマスクとしたエッチング工程でパッド領域をオープンさせる。
第一として、第４マスク工程を利用する場合、保護膜１５０はソース・ドレイン金属パターンが形成された基板１４２上に全面形成される。この際、保護膜１５０はPECVD、スピン・コーティング、スピンレス・コーティング等の方法を通じて形成される。そして、第４マスクを利用したフォトリソグラフィ工程及びエッチング工程で保護膜１５０をパターニングすることによってパッド領域をオープンさせる。
第二として、保護膜１５０は、その上に形成される配向膜の形成方法であるロッバー・スタンプ・プリンティング方式でパッド領域を除いた残りのアレイ領域だけに印刷されることによって、パッド領域をオープンさせる。換言すると、保護膜１５０は、ゴムマスクをソース・ドレイン金属パターンが形成された基板１４２上に整列した後、ロッバー・スタンプ・プリンティング方式で絶縁物質をパッド領域を除いたアレイ領域だけにプリンティングすることによって形成される。
第三として、保護膜１５０は、その上に形成された配向膜をマスクとしたエッチング工程でパッド領域をオープンさせる。具体的にいうと、図１７Aに示したように、保護膜１５０は基板１４２上に全面形成され、その保護膜１５０の上に配向膜１５２がロッバー・スタンプ・プリンティング方式で形成される。続いて、図１７Bのように、配向膜１５２をマスクとして利用したエッチング工程で保護膜１５０はパッド領域をオープンさせる。
第四として、保護膜１５０は、カラーフィルタ基板をマスクとしたエッチング工程でパッド領域をオープンさせる。具体的にいうと、図１８Aに示したように、保護膜１５０と、その上に下部配向膜３１２が形成された薄膜トランジスタ基板がシーラント３２０を通じて上部配向膜３１０が形成されたカラーフィルタ基板３００とが合着される。続いて、図１８Bのように、カラーフィルタ基板３００をマスクとして利用したエッチング工程で、保護膜１５０はパッド領域をオープンさせる。この際、保護膜１５０は、プラズマを利用したドライエッチング工程でパッド領域をオープンさせるか、又は、エッチング液を満たしたエッチング槽に薄膜トランジスタ基板及びカラーフィルタ基板３００が合着された液晶パネルを漬けるディッピング方式によってパッド領域をオープンさせる。
前述のように、本発明により、第１部分透過マスクを利用して単一層構造の共通電極を複層構造の他の第１マスクパターン群と共に形成する。
そして、本発明により、半導体層及びゲート絶縁膜は、第２マスク工程で半導体層及びゲート絶縁膜を同時にパターニングしてゲート絶縁膜まで貫通する複数のホールを形成し、そのマスク工程に利用されたフォトレジストパターンのリフト・オフ工程で複数のホール内に透明導電パターンを形成する。
そして、本発明により、上記ゲート絶縁膜と同時にパターン化された半導体層は、第３部分透過マスクを利用してソース・ドレイン金属パターンの形成の際にまたパターニングして露出部分を除去させて、ソース電極及びドレイン電極の間の活性層を露出させて薄膜トランジスタのチャネルを形成する。従って、半導体層は、薄膜トランジスタのチャネルと、ソース・ドレインパターンとゲート絶縁膜との重畳部とだけに存在する。
また、本発明により、オープンさせたパッド領域を有する保護膜が、プリンティング方法、第４マスク工程、配向膜をマスクとしたエッチング工程、カラーフィルタ基板をマスクとしたエッチング工程等を通じてさらに形成される。
従って、本発明による薄膜トランジスタの製造方法は、３マスク工程または４マスク工程で工程を単純化させることによって、材料費及び設備投資費等の節減と共に歩留まりを向上させることが可能になる。
以上、説明した内容を通じて、当業者なら本発明の技術思想を逸脱しない範囲内に、多様な変更及び修正ができることが分かる。従って、本発明の技術的範囲は明細書の詳しい説明に記載された内容に限られるのでなく、特許請求の範囲によって決められるはずである。
２：上部ガラス基板
４：ブラックマトリクス
６：カラーフィルタ
８：共通電極
１０：カラーフィルタ基板
１２：下部ガラス基板
１４，１０２：ゲートライン
１６，１０４：データライン
１８，１０６：薄膜トランジスタ
２０：薄膜トランジスタ基板
２２，１１８：画素電極
２４：液晶
１０８：ゲート電極
１１０：ソース電極
１１２：ドレイン電極
１１４：活性層
１０６：薄膜トランジスタ
１１７：透明導電層
１３０，１３８，１６４，２３８，２５４：コンタクトホール
１２６：ゲートパッド
１２８：ゲートパッド下部電極
１３２：ゲートパッド上部電極
１３４，２３４：データパッド
２３６：データパッド下部電極
２４０：データパッド上部電極
１４２：基板
１４４：ゲート絶縁膜
１１６：オーミック接触層
１１５：半導体層
１５０：保護膜
１５２，３１０，３１２：配向膜
１７０：画素ホール
２００，２１０，２２０：フォトレジストパターン
３００：カラーフィルタ基板
３２０：シーラント
１２４：表面層（酸化シリコン層）
２５０：データリンク
２５２：コンタクト電極
１６０：共通パッド
１６２：共通パッド下部電極
１６６：共通パッド上部電極
４：ブラックマトリクス
６：カラーフィルタ
８：共通電極
１０：カラーフィルタ基板
１２：下部ガラス基板
１４，１０２：ゲートライン
１６，１０４：データライン
１８，１０６：薄膜トランジスタ
２０：薄膜トランジスタ基板
２２，１１８：画素電極
２４：液晶
１０８：ゲート電極
１１０：ソース電極
１１２：ドレイン電極
１１４：活性層
１０６：薄膜トランジスタ
１１７：透明導電層
１３０，１３８，１６４，２３８，２５４：コンタクトホール
１２６：ゲートパッド
１２８：ゲートパッド下部電極
１３２：ゲートパッド上部電極
１３４，２３４：データパッド
２３６：データパッド下部電極
２４０：データパッド上部電極
１４２：基板
１４４：ゲート絶縁膜
１１６：オーミック接触層
１１５：半導体層
１５０：保護膜
１５２，３１０，３１２：配向膜
１７０：画素ホール
２００，２１０，２２０：フォトレジストパターン
３００：カラーフィルタ基板
３２０：シーラント
１２４：表面層（酸化シリコン層）
２５０：データリンク
２５２：コンタクト電極
１６０：共通パッド
１６２：共通パッド下部電極
１６６：共通パッド上部電極
Claims (45)
- 第１及び第２基板と、
前記第１基板上のゲートラインと、
ゲート絶縁膜を介して前記ゲートラインと交差され画素領域を定義するデータラインと、
ゲート電極、ソース電極、ドレイン電極、及び前記ソース電極とドレイン電極との間にチャネルを定義する半導体層を含む薄膜トランジスタと、
前記第１基板上に前記ゲートラインと並立して形成された共通ラインと、
前記共通ラインから前記画素領域に延長された共通電極と、
前記画素領域において前記共通ライン及び共通電極と離隔され、前記ゲート絶縁膜を貫通する画素ホール内に形成される画素電極と、を含み、
前記半導体層が、前記データライン、ソース電極、及びドレイン電極を含むソース・ドレイン金属パターンと重畳され、前記ドレイン電極が前記半導体層から前記画素電極の上部に突出されて前記画素電極と接続されることを特徴とする液晶表示装置。 - 前記ゲートライン及び前記共通ラインが少なくとも二重導電層を有し、前記共通電極は前記共通ラインの透明導電層が延長され形成されることを特徴とする請求項１に記載の液晶表示装置。
- 前記ゲートライン及び共通ラインが金属層で形成されることを特徴とする請求項１に記載の液晶表示装置。
- 前記画素電極は、前記画素ホールに前記ゲート絶縁膜と境界を成すことを特徴とする請求項１に記載の液晶表示装置。
- 前記ドレイン電極が、前記ゲート絶縁膜及び半導体層を備えた前記共通電極の一部と重畳されたストレージキャパシタをさらに含むことを特徴とする請求項１に記載の液晶表示装置。
- 前記ゲートライン、前記共通ライン、及び前記データラインの中少なくとも一つと接続されたパッドをさらに含み、前記パッドは、前記第１基板上のパッド下部電極及び前記ゲート絶縁膜を貫通して、前記パッド下部電極を露出させるコンタクトホール内に形成され、前記パッド下部電極と接続されたパッド上部電極を含むことを特徴とする請求項１に記載の液晶表示装置。
- 前記パッド下部電極が、前記ゲートライン及び前記共通ラインの中少なくとも一つと接続されることを特徴とする請求項６に記載の液晶表示装置。
- 前記データラインと重畳されるように前記パッド下部電極から伸張されたデータリンクと、
前記ゲート絶縁膜を貫通して前記データリンクを露出させる第２コンタクトホール内に形成され、前記データリンクをデータラインと接続させるコンタクト電極と、をさらに含むことを特徴とする請求項６に記載の液晶表示装置。 - 前記パッド上部電極を有する前記コンタクトホールが前記データリンクに沿って延長され前記第２コンタクトホールと一体化され、前記パッド上部電極が前記コンタクト電極と一体化されることを特徴とする請求項８に記載の液晶表示装置。
- 前記画素電極、前記パッド上部電極、及び前記コンタクト電極を備える透明導電パターンが、前記相当するホールを包むゲート絶縁膜と境界を成すことを特徴とする請求項８に記載の液晶表示装置。
- 前記データラインと前記コンタクト電極との間のコンタクト部は、前記第１基板を前記第２基板と合着させた際、シーラントによって密封される領域内に位置することを特徴とする請求項８又は９に記載の液晶表示装置。
- 前記ゲート絶縁膜を貫通するコンタクトホール内に透明導電層で形成され、前記データラインと接続されたデータパッドをさらに含み、前記データパッドは前記コンタクトホールを包む前記ゲート絶縁膜と境界を成すことを特徴とする請求項１に記載の液晶表示装置。
- 前記データラインは、前記第１基板を前記第２基板と合着させた際、シーラントによって密封される領域内に位置することを特徴とする請求項１２に記載の液晶表示装置。
- 前記薄膜トランジスタのチャネルは、プラズマ表面処理によって酸化された表面層をさらに含むことを特徴とする請求項１に記載の液晶表示装置。
- 前記半導体層及び前記ソース・ドレイン金属パターンは、階段形の段差を有することを特徴とする請求項１に記載の液晶表示装置。
- 前記第１基板上に形成され、前記パッドが形成されたパッド領域をオープンさせた保護膜をさらに含むことを特徴とする請求項６又は１３に記載の液晶表示装置。
- 前記保護膜上に形成された配向膜をさらに含むことを特徴とする請求項１６に記載の液晶表示装置。
- 前記保護膜は、前記配向膜と同様のパターンで形成されることを特徴とする請求項１７に記載の液晶表示装置。
- 前記保護膜は、前記第２基板と同様のパターンで形成されることを特徴とする請求項１６に記載の液晶表示装置。
- 第１及び第２基板を提供する工程と、
ゲートライン、ゲート電極、共通ライン、及び共通電極を含む第１マスクパターンを前記第１基板上に形成する第１マスク工程と、
前記第１マスクパターン群と半導体層上にゲート絶縁膜を形成した後、前記共通ライン及び共通電極と離隔され、前記ゲート絶縁膜及び半導体層を貫通する画素ホールを画素領域に定義し、前記画素ホール内に画素電極を形成する第２マスク工程と、
前記ゲートラインと交差して前記画素領域を定義するデータラインと、ソース電極及びドレイン電極を含むソース・ドレイン金属パターンとを前記第１基板上に形成し、前記半導体パターンの活性層を露出させ、前記ソース電極とドレイン電極との間のチャネルを定義する第３マスク工程と、を含むことを特徴とする液晶表示装置の製造方法。 - 前記ゲートライン、前記ゲート電極、及び前記共通ラインが、透明導電層を含む少なくとも二重導電層を備え、前記共通電極は前記共通ラインの透明導電層が延長されて形成されることを特徴とする請求項２０に記載の液晶表示装置の製造方法。
- 前記ゲートライン及び共通ラインは、金属層で形成されることを特徴とする請求項２０に記載の液晶表示装置の製造方法。
- 前記画素電極は、前記画素ホール内で前記ゲート絶縁膜と境界を成すことを特徴とする請求項２０に記載の液晶表示装置の製造方法。
- 前記第１マスク工程は,
前記第１基板上に前記少なくとも二重導電層を形成する段階と、
部分透過マスクを利用したフォトリソグラフィ工程で厚さの異なるフォトレジストパターンを形成する段階と、
前記フォトレジストパターンを利用したエッチング工程で前記少なくとも二重導電層を有する前記共通電極を含む前記第１マスクパターン群を形成する段階と、
前記フォトレジストパターンを利用した前記エッチング工程で前記透明導電層が残るように、前記共通電極をエッチングする段階と、を含むことを特徴とする請求項２０に記載の液晶表示装置の製造方法。 - 前記第３マスク工程は、前記半導体層を前記チャネルに存在させ、前記ソース・ドレイン金属パターンと前記ゲート絶縁膜との間の重畳部に存在させる段階をさらに含むことを特徴とする請求項２０に記載の液晶表示装置の製造方法。
- 前記第３マスク工程は,
データライン及び前記ソース電極と一体化されたドレイン電極を含むソース・ドレイン金属パターンを前記第１基板上に形成する段階と、
前記ソース・ドレイン金属パターンを通じて露出された半導体層をエッチングする段階と、
前記ソース電極とドレイン電極との間の前記活性層を露出させて前記チャネルを定義する段階と、を含むことを特徴とする請求項２５に記載の液晶表示装置の製造方法。 - 前記第３マスク工程は,
前記第１基板上にソース・ドレイン金属層を形成し、その上に厚さの異なるフォトレジストパターンを形成する段階と、
前記フォトレジストパターンを通じて前記ソース・ドレイン金属層をパターニングし、前記データライン及び前記ソース電極と一体化されたドレイン電極を含むソース・ドレイン金属パターンを提供する段階と、
前記フォトレジストパターンを通じて露出された半導体層をエッチングする段階と、
前記フォトレジストパターンを通じて前記ソース電極とドレイン電極間の前記活性層を露出させて前記チャネルを形成する段階と、を含むことを特徴とする請求項２５に記載の液晶表示装置の製造方法。 - 前記第３マスク工程は、前記ドレイン電極が、前記ゲート絶縁膜と、半導体層を備えた前記共通電極の一部とを重畳させてストレージキャパシタを形成する段階をさらに含むことを特徴とする請求項２０に記載の液晶表示装置の製造方法。
- 前記第１マスク工程が、前記ゲートライン及び共通ラインの中少なくとも一つと接続されたパッド下部電極を形成する段階をさらに含み、
前記第２マスク工程は、前記パッド下部電極を露出させるコンタクトホールを形成し、前記コンタクトホール内に前記パッド下部電極と接続されたパッド上部電極を形成する段階をさらに含むことを特徴とする請求項２０に記載の液晶表示装置の製造方法。 - 前記第１マスク工程が、前記データラインと接続されるデータリンク及びパッド下部電極を前記第１基板上に形成する段階をさらに含み、
前記第２マスク工程は、前記パッド下部電極と前記データリンクを露出させる第１及び第２コンタクトホールを形成し、前記パッド下部電極と接続されたパッド上部電極と、前記データリンク及び前記データラインと接続されるコンタクト電極を前記相当するコンタクトホール内に形成する段階をさらに含むことを特徴とする請求項２０に記載の液晶表示装置の製造方法。 - 前記パッド上部電極を有する第１コンタクトホールが前記データリンクに従って延長されて前記第２コンタクトホールと一体化され、前記パッド上部電極が前記コンタクト電極と一体化されることを特徴とする請求項３０に記載の液晶表示装置の製造方法。
- 前記画素電極、前記パッド上部電極、及び前記コンタクト電極の中少なくとも一つを含む透明導電パターンが、前記相当するホールを包むゲート絶縁膜と境界を成すことを特徴とする請求項２９又は３０に記載の液晶表示装置の製造方法。
- 前記データラインと前記コンタクト電極との間のコンタクト部は、前記第１基板を前記第２基板と合着させた際、シーラントによって密封される領域内に位置することを特徴とする請求項３０又は３１に記載の液晶表示装置の製造方法。
- 前記第２マスク工程は、前記半導体層及びゲート絶縁膜を貫通して前記データラインと重畳されるコンタクトホールを形成する段階と、
前記コンタクトホール内に前記データラインと接続されるパッドを形成する段階と、をさらに含むことを特徴とする請求項２０に記載の液晶表示装置の製造方法。 - 前記パッドは、前記コンタクトホールを包む前記ゲート絶縁膜と境界を成すことを特徴とする請求項３４に記載の液晶表示装置の製造方法。
- 前記データラインは、前記第１基板を前記第２基板と合着させた際、シーラントによって密封される領域内に位置することを特徴とする請求項３４に記載の液晶表示装置の製造方法。
- 前記第３マスク工程は、前記薄膜トランジスタのチャネルをプラズマで表面処理して表面層を酸化させる段階をさらに含むことを特徴とする請求項２０に記載の液晶表示装置の製造方法。
- 前記半導体層及び前記ソース・ドレイン金属パターンが、階段形の段差を有することを特徴とする請求項２５に記載の液晶表示装置の製造方法。
- 前記第２マスク工程は、
前記半導体層上にフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをマスクに利用して前記画素ホール及びコンタクトホールを形成する段階と、
前記フォトレジストパターン上に透明導電膜を形成し、前記画素ホール及びコンタクトホール内に相当する透明導電パターンを形成する段階と、
前記透明導電膜が形成されたフォトレジストパターンを除去する段階と、を含むことを特徴とする請求項２９又は３０に記載の液晶表示装置の製造方法。 - 前記画素ホール及びコンタクトホールのエッジ部が前記フォトレジストパターンより内側に位置するように、前記半導体層及びゲート絶縁膜が過エッチングされることを特徴とする請求項３９に記載の液晶表示装置の製造方法。
- 前記第１基板上に形成され、前記パッドが形成されたパッド領域をオープンさせる保護膜を形成する第４マスク工程をさらに含むことを特徴とする請求項３９に記載の液晶表示装置の製造方法。
- 前記パッドが形成されたパッド領域をオープンさせるように、前記第１基板上に保護膜をプレインティングする段階をさらに含むことを特徴とする請求項３９に記載の液晶表示装置の製造方法。
- 前記第１基板上に保護膜を形成する段階と、
前記保護膜上に配向膜を形成する段階と、
前記配向膜をマスクに利用したエッチング工程で前記パッド領域において前記保護膜を除去する段階と、をさらに含むことを特徴とする請求項３９に記載の液晶表示装置の製造方法。 - 前記第１基板上に保護膜を形成する段階と、
前記第１及び第２基板を合着させる段階と、
前記第２基板をマスクとして利用したエッチング工程で前記パッド領域において前記保護膜を除去する段階と、をさらに含むことを特徴とする請求項３９に記載の液晶表示装置の製造方法。 - 前記第１基板と前記第２基板との間に液晶層を形成する段階をさらに含むことを特徴とする請求項２０に記載の液晶表示装置の製造方法。
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