JP2006165003A - プリント基板およびプリント基板の設計方法、ｉｃパッケージの接続端子設計方法、ｉｃパッケージの接続方法 - Google Patents

プリント基板およびプリント基板の設計方法、ｉｃパッケージの接続端子設計方法、ｉｃパッケージの接続方法 Download PDF

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Abstract

【課題】本発明は、通常サイズのスルーホールを用いつつ、端子間隔の狭いＢＧＡ等ＩＣパッケージをプリント基板に実装可能にすることを課題とする。
【解決手段】格子状に配列された複数の接続端子を持つＩＣパッケージを搭載するプリント基板であって、前記パッケージの接続端子を接続する複数のランドと、このプリント基板を貫通して前記ランドからこのプリント基板の反対側面まで導線を導くスルーホールと、前記スルーホールのうち前記ランドと同じ面側の周囲に設けたスルーホール上部ランドを有するとともに、周囲を複数のランドで囲まれた前記スルーホールを、前記スルーホール上部ランドと接続する同電位のランド寄りに偏心させたことを特徴とする。
【選択図】図１

Description

本発明は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）等としてパッケージ化された半導体集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を、プリント基板に接続する際の実装方法に関するものである。
ＢＧＡは多ピン化するＬＳＩをプリント基板上に実装するために開発された表面実装用のパッケージである。ＢＧＡでは、はんだ材料を小さく丸めたはんだボールがＩＣパッケージの裏面に格子状に一定間隔で配置されており、これをプリント基板上のランドにはんだ付けすることで表面実装を行う。
図１５はＢＧＡを実装するためのプリント基板の一例を示した図である。
図１５において、１００は基板であり、１０１は基板１００上に設けたはんだ付けランド、１０２ははんだ付けランド１０１から引き回した配線パターンである。
このように、はんだ付けランド１０１から配線パターン１０２を基板１００の外側に引き出すことになるが、内側に存在するはんだ付けランド１０１（図１５中、黒丸のもの）は、表層の配線だけでは外側に引き出すことはできない。
このように、表層から外に引き出すことはできないはんだ付けランド１０１については、基板１００を貫通するように設けられたスルーホールを介して基板１００の裏面から外部に引き出すことになる。
図１６はスルーホールを有するプリント基板とＢＧＡをはんだ付けする場合の接続部分の断面を示した図である。
図１６において、１０３はＢＧＡ、１０４はＢＧＡ裏面に格子状に設けた端子、１０５ははんだボール、１０６はスルーホールである。また、１０７はスルーホール１０６の上部に設けたスルーホール上部ランド、１０８はスルーホール１０６の下部に設けたスルーホール下部ランドであり、１０９はスルーホール１０６内壁に設けた導体である。
ＢＧＡ１０３と基板１００は、ＢＧＡ１０３の裏面に多数設けた端子１０４それぞれと、基板１００上のＢＧＡ１０３の端子１０４に対応する位置に設けたはんだ付けランド１０１を、はんだボール１０５を介してはんだ付けすることで接続される。この場合、はんだ付けランド１０１は、パターン１０２を介して外に引き出されたり、スルーホール上部ランド１０７およびスルーホール１０６内壁に設けた導体１０９、スルーホール下部ランド１０８を経由して基板１００の裏面に引き出される。
このように、基板１００の裏面から配線パターン１０２を外部に引き出す場合、基板１００を貫通するスルーホール１０６を設けるのが一般的であるが、ＢＧＡ１０３の端子１０４間のピッチＡが狭くなると、スルーホール上部ランド１０７とはんだ付けランド１０１との間（図１６でのＢＣ間）の絶縁距離が確保できなくなり、長期絶縁信頼性が低下する可能性がある。
例えば、図１７は、ＢＧＡ１０３の端子１０４間のピッチＡが１．０ｍｍの場合と０．８ｍｍの場合を比較した図である。図１７において（ａ）は１．０ｍｍピッチ、（ｂ）は０．８ｍｍとなっている。図１７において、はんだ付けランド１１０は直径０．５ｍｍ、１１１は０．４ｍｍであり、スルーホール１０６径は０．３ｍｍ、スルーホール上部ランド１０７径は０．６ｍｍであるとする。この場合、スルーホール上部ランド１０７とはんだ付けランド１１０の間の短絡を防止するために必要な絶縁距離が１００μｍであるとすると、（ａ）はランド間距離が１５７μｍ確保されているので問題ないが、（ｂ）は６６μｍしか確保できず、短絡の可能性がある。
ＢＧＡの狭ピッチ化は、携帯電話や携帯型デジタル音楽プレーヤをはじめとする様々なデジタル機器の多機能化、小型軽量化に伴って進行し、最近では端子幅が０．５ｍｍ以下のものも出現している。このような狭ピッチ化に対応した安価なプリント基板に対する市場の要請は大きい。
スルーホール上部ランド１０７と、これと電圧の異なるはんだ付けランド１０１との間での絶縁を確保し、短絡を防止するために種々の方法が提案されている。
まず、スルーホール１０６径を小さくし、スルーホール上部ランド１０７の径も小さくする方法がある（図１８）。これにより、スルーホール上部ランド１０７と、はんだ付けランド１１２との間の距離は確保可能である。
しかしながら、スルーホール１０６径を小さくするには、基板１００へのスルーホール生成工程において細い穴加工用ドリルを使用せざるを得ず、加工精度上基板の板厚を一定以上薄くしないといけないという制約が発生する。したがって、基板の板厚を変更できない場合にはこの方法は採用できない。
スルーホール１０６径を変えずにスルーホール上部ランド１０７の径のみを小さくすることも可能であるが、この場合、スルーホール１０６位置の要求精度が厳しくなり、歩留まりに影響を与える結果、プリント基板のコストアップにつながってしまう。
ほかにも、はんだ付けランド１１２径を極小化することで異電位ランド間の絶縁距離を確保する方法もあるが、はんだ付けランド１１２のサイズを小さくすると、はんだクラックが入りやすくなるうえ、接続信頼性が劣化する可能性があり、適切ではない。
また、いわゆるパッドオンビアと呼ばれる方法がある。これは、図１９、図２０に示すように、スルーホール１０６の空洞部分を埋めて、このスルーホール１０６の上にはんだ付けランド１１３を設ける方法である。これにより、スルーホール１０６とはんだ付けランド１１３を同じ箇所に設置できるため、他のはんだ付けランドとの間の絶縁距離を確保することが可能となる。
しかし、図１９、図２０に示すＩＶＨ（Ｉｎｔｅｒｓｔｉｔｉａｌ Ｖｉａ Ｈｏｌｅ）基板、ビルドアップ基板は高価であり、また、スルーホール１０６内を埋めた基板１００自体も一般的な貫通スルーホール基板より高価である。
ほかにも、図２１に示すように、スルーホール上部ランド１０７をはんだ付けランドとして用いる方法もある（例えば、特許文献１を参照）。しかし、この方法では、スルーホール１０６に吸引されるはんだ量が全てのスルーホールで等しくないと、端子１０４とスルーホール上部ランド１０７を接続するはんだ量にばらつきが生じ、長期接続信頼性に影響を与えることになる。
特開２００１−１６８５１１号公報
本発明は、通常サイズのスルーホールを用いつつ、端子間隔の狭いＢＧＡ等のＩＣパッケージをプリント基板に実装可能にすることを課題としている。すなわち、通常サイズのスルーホールを有するプリント基板であっても電圧の異なるはんだ付けランドとの間の絶縁を確保することを課題とする。
本願第一の発明は、格子状に配列された複数の接続端子を持つＩＣパッケージを搭載するプリント基板であって、前記パッケージの接続端子を接続する複数のランドと、このプリント基板を貫通して前記ランドからこのプリント基板の反対側面まで導線を導くスルーホールと、前記スルーホールのうち前記ランドと同じ面側の周囲に設けたスルーホール上部ランドを有するとともに、周囲を複数のランドで囲まれた前記スルーホールを、前記スルーホール上部ランドと接続する同電位のランド寄りに偏心させたことを特徴としている。
また、本願第二の発明は、格子状に配列された複数の接続端子を持つＩＣパッケージを搭載するプリント基板であって、前記パッケージの接続端子を接続する複数のランドと、このプリント基板を貫通して前記ランドからこのプリント基板の反対側面まで導線を導くスルーホールと、前記スルーホールのうち前記ランドと同じ面側の周囲に設けたスルーホール上部ランドを有するとともに、周囲を複数のランドで囲まれた前記スルーホール上部のプリント基板を凹状に形成するとともに、この凹状底部に前記スルーホール上部ランドを構成したことを特徴としている。
さらに、本願第三の発明は、格子状に配列された複数の接続端子を持つＩＣパッケージを搭載するプリント基板であって、前記パッケージの接続端子を接続する複数のランドと、このプリント基板を貫通して前記ランドからこのプリント基板の反対側面まで導線を導くスルーホールと、前記スルーホールのうち前記ランドと同じ面側の周囲に設けたスルーホール上部ランドを有するとともに、周囲を複数のランドで囲まれた前記スルーホール上部ランドと、このスルーホール上部ランドとは接続されない異電位のランドとの間のプリント基板上に、絶縁素材からなるリブを設けたことを特徴としている。
また、本願第四の発明は、格子状に配列された複数の接続端子を持つＩＣパッケージを搭載するプリント基板であって、前記パッケージの接続端子を接続する複数のランドと、このプリント基板を貫通して前記ランドからこのプリント基板の反対側面まで導線を導くスルーホールと、前記スルーホールのうち前記ランドと同じ面側の周囲に設けたスルーホール上部ランドを有するとともに、周囲を複数のランドで囲まれた前記スルーホール上部ランドと、このスルーホール上部ランドとは接続されない異電位のランドとの間のプリント基板上に、溝部を設けたことを特徴としている。
これらの構成により、特殊な微小サイズのスルーホールを用いることなく、端子間隔の狭い狭ピッチＢＧＡ等ＩＣパッケージをプリント基板に実装することが可能になる。従って、プリント基板の低コスト化を実現できる。
本発明のプリント基板およびプリント基板の設計方法によれば、通常サイズのスルーホールを用いた安価なプリント基板により端子間隔の狭いＢＧＡ等ＩＣパッケージをを実装可能にすることができる。
（実施の形態１）
図１は本発明の実施の形態１におけるはんだ付けランドとスルーホール上部ランドとの関係を示した図である。
図１において、１は基板、２はＢＧＡの端子をはんだボールを介してはんだ接続するはんだ付けランド、３は基板１に設けられたスルーホール、４はスルーホール３の上面に設けられたスルーホール上部ランド、５ははんだ付けランド２から基板１の表層を伝って外方向に配線を引き出すためのパターンである。図１では、スルーホール上部ランド４に接続される同電位のはんだ付けランド２は１個であり、そのほかのはんだ付けランド２はスルーホール上部ランド４とは接続されない、異電位のはんだ付けランド２となっている。
図２は図１の基板１を、はんだ付けランド２の中心を結ぶ対角線のうち、スルーホール３を通る対角線を基準として切断した断面図である。
図２において、６は０．８ｍｍピッチのＢＧＡであり、７はＢＧＡ６の裏面に０．８ｍｍピッチで格子状に設けられた端子、８は端子７に接続されたはんだボール、９はスルーホール３内壁に設けた導体であり、１０はスルーホール３の下部に設けたスルーホール下部ランドである。
ＢＧＡ６と基板１は、ＢＧＡ６の端子７、はんだボール８、はんだ付けランド２を介してはんだ接続されており、ＢＧＡ６が接続されたはんだ付けランド２は、パターン５を通してＢＧＡ接続位置から外方向に引き出され、また、スルーホール上部ランド４からスルーホール３内壁に設けた導体９を介してスルーホール下部ランド１０に導かれる。
図１、図２において、スルーホール３は、その中心点Ｂが、四隅に配置されたはんだ付けランド２の中心点をそれぞれ結んだ対角線が交差するＡ点から、一方側の、同電位のはんだ付けランド２の方向に２００μｍ移動した位置に設けられている。これによって、スルーホール上部ランド４と異電位のはんだ付けランド２間は一定の距離が確保される。本実施の形態１では、もっとも近い異電位のはんだ付けランド２との間でも１００μｍの距離が確保されている。
このように、従来サイズのスルーホール３を用いつつ、異電位のはんだ付けランド２から一定の距離を確保するためには、以下の関係式に従ってスルーホール３の位置を決定すればよい。
（数１）
α＞ｒＳ＋Ｙ＋ｒＴＬ
ただし、各はんだ付けランドの中心点によって囲まれた範囲内であること
各記号の意味は以下の通りである。
α＝異電位ランドの中心点からスルーホール中心点までの距離
ｒＳ＝はんだ付けランドの半径
ｒＴＬ＝スルーホール上部ランドの半径
Ｙ＝異電位はんだ付けランドとスルーホール上部ランドが確保すべき最低限距離
（数１）によって制限されるエリア内にスルーホール３の中心点Ｂがあれば、スルーホール上部ランド４と異電位のはんだ付けランド２間で所定の距離Ｙを確保できる。
ただし、スルーホール３と同電位のはんだ付けランド２が重複した場合、スルーホール３へのはんだ流れ込みやスルーホール加工時の位置ずれによるランド欠損の懸念が出てくるため、（数１）に加えて、以下の（数２）を満たすことが望ましい。
（数２）
β＞ｒＳ＋ｒＴ
β＝同電位のはんだ付けランドの中心点からスルーホール中心点までの距離
ｒＴ＝スルーホールの半径
上記（数１）、（数２）によって区切られるエリアは図３に示す通りであり、このエリア内にスルーホール３の中心点Ｂが存在するようスルーホール３の位置を決定すればよい。
このように、３個の異電位のはんだ付けランド２と１個の同電位のはんだ付けランド２に囲まれたスルーホール３を、同電位のはんだ付けランド２側に近づけて配置することで、ピッチの広いＢＧＡを接続する際に通常用いられていた径を有するスルーホール３を用いたまま、異電位のはんだ付けランド２との距離を確保することができる。
具体的にいうと、例えば、スルーホール径φ０．３ｍｍ、スルーホール上部ランド径φ０．６ｍｍのスルーホールおよびスルーホール上部ランドは、従来、０．８ｍｍピッチのＢＧＡを塔載するプリント基板としては採用できなかった（スルーホール上部ランドとはんだ付けランドの間の短絡を防止するために必要な絶縁距離が６６μｍしか確保できないため（図１７））が、本発明の構成とすることでこのサイズのスルーホールおよびスルーホール上部ランドを０．８ｍｍピッチのＢＧＡを塔載するプリント基板に採用することが可能になる。これにより、スルーホール径やスルーホール上部ランド径が小さくなることによるコストアップを回避できる。
以上、本発明の実施の形態１について説明したが、本発明はこの実施の形態１に限定されるものではない。他に、以下の別形態でも本発明を実施可能である。
図４は実施の形態１における別態様を示した図である。
図４では、スルーホール上部ランド４と同電位のはんだ付けランド２は２個となっており、そのほかは異電位のはんだ付けランド２となっている。
図４では、スルーホール３の中心点Ｂを、四隅に配置されたはんだ付けランド２の中心点をそれぞれ結んだ対角線が交差するＡ点から、同電位の２つのはんだ付けランド２の中央方向、すなわち図４上では鉛直下方向に４６μｍ偏心させている。これによって図４では上方に位置する２個の異電位のはんだ付けランド２から一定の距離が確保される。本実施の形態２では、異電位のはんだ付けランド２との間で１００μｍの距離が確保されている。
このように、同電位のはんだ付けランド２が２個存在する場合は、これらのはんだ付けランド２の中央方向に向かって偏心させればよく、実施の形態１の場合に比べて少ない移動距離でも、異電位のはんだ付けランド２との間隔を確保することが可能となる。
この場合も、上記（数１）、（数２）に従って定められるエリア内にスルーホール３の中心点Ｂが存在するようにスルーホール３の位置を決定すればよい。異電位のはんだ付けランドが２個存在する場合に上記（数１）、（数２）によって区切られるエリアは図５に示す通りである。
このように、スルーホール３を囲む複数のはんだ付けランド２のうち２個が同電位のものである場合、スルーホール３を２個の同電位のはんだ付けランド２の中央位置に近づけて配置することでほかの異電位のはんだ付けランド２との距離を確保でき、もって異電位のはんだ付けランド２とのショートを防止することが可能となる。また、この場合、先の同電位のはんだ付けランド２が１個の場合に比べて、スルーホール３の移動可能エリアが大きいため、スルーホール３の移動距離を小さなものとでき、回路設計における自由度が高まる。
さらに、特定のはんだ付けランド２に接近させるわけではなく、同電位の２個のはんだ付けランド２との間でも一定の距離を保つことが可能となり、スルーホール３へのはんだ流れ込みやスルーホール３加工時の位置ずれによるはんだ付けランド２の欠損の懸念も解消することが可能となる。
図６も実施の形態１における別態様を示した図である。
図６では、スルーホール上部ランド４と同電位のはんだ付けランド２は３個、残る１つが異電位となっている。
この場合も、上記（数１）、（数２）に従って定められるエリアは図６に示す通りであり、このエリア内にスルーホール３の中心点Ｂが存在するようスルーホール３の位置を決定すればよい。
この場合も、先に説明した同電位のはんだ付けランド２が１個または２個の場合に比べて、スルーホール３の移動可能エリアが大きくなり、回路設計における自由度を高めることができる。また、特定のはんだ付けランド２に接近させるわけではないので、スルーホール３へのはんだ流れ込み、はんだ付けランド２の欠損を回避可能である。
ほかにも例えば、本実施の形態１では、四方をはんだ付けランド２で囲まれている場面を説明したが、いずれか一方を除く三方をはんだ付けランド２で囲まれている場合であっても同様に本発明を実施可能である。
なお、上記（数１）、（数２）に従って定められるエリア内で、スルーホール３と同電位のはんだ付けランド２が接近する場合がある。その場合は図７に示すように、プリント基板の製造工程において、同電位のはんだ付けランド２に対するはんだ２０印刷の位置を、他に周囲に存在するはんだ付けランド２へ影響が及ばない範囲で、スルーホール３から遠ざかるいずれかの方向にずらすことが可能である。
これにより、スルーホール３へのはんだ２０の流れ込みを防止することができる。
この場合、はんだ印刷直後ははんだ付けランド２からはんだ２０がはみ出している状態であるが、リフローはんだ付けにおいてはんだ２０が溶融する際、印刷されたはんだ２０とはんだ付けランド２もしくはＢＧＡ６のはんだボール８との濡れ性により、はんだ２０全体がはんだ付けランド２の中心方向に引き込まれることになる。従って、他に周囲に存在するはんだ付けランド２とのショートが起こる可能性を低く抑えつつ、スルーホール３へのはんだ流れ込みを防止することができる。
なお、本実施の形態１のように、複数のはんだ付けランド２が同電位となる場合としては、それぞれのはんだ付けランド２が電源端子同士、グランド端子同士である場合が考えられるが、ほかにも、同種類の信号端子同士、未使用かつ他の端子と接続しても支障のない端子（以下ＮＣ端子と呼称）であっても構わない。
この場合、上記基板１上のはんだ付けランド２の配置に合わせて、ＢＧＡ６のパッケージ設計の段階から、端子７の配置を行うことができる。例えば、図８に示すように、電源端子を並べて配置すると、四方を囲むはんだ付けランド２のうち２個または３個以上が同電位のはんだ付けランド２であることになり、スルーホール３の位置決定の自由度を高めることができる。
なお、本実施の形態１では単にＢＧＡとのみ述べているが、接続端子が格子状に並んだパッケージであれば、同等の呼称であるＣＳＰ（チップスケールパッケージ）や、はんだボールを有しないＬＧＡ（ランドグリッドアレイ）と称されるパッケージについても本発明を実施可能である。
（実施の形態２）
図９は、本発明の実施の形態１で説明した基板１上にレジスト層３０を被せた状態を説明した図である。
図９において、３１ははんだ付けランド２上に設けたレジストのはんだ付けランド開口部であり、３２はスルーホール上部ランド４上に設けたレジストのスルーホール上部ランド開口部である。
プリント基板の製造工程では、各ランド間でのはんだ短絡防止とスルーホール３へのはんだの流れ込み防止を目的として、レジスト層３０を基板１およびはんだ付けランド２、スルーホール上部ランド４、パターン５の上に被覆させるのが一般的である。この際、ＢＧＡ６の端子７との接続のため、はんだ付けランド２の上面にははんだ付けランド開口部３１が設けられる。また、スルーホール上部ランド４の上面にはレジスト層３０が入り込まないように、スルーホール上部ランド開口部３２が設けられている。
そして、スルーホール上部ランド４に接続される同電位のはんだ付けランド２の上面に被せられたレジスト３０は、スルーホール上部ランド４側の端部分３３の分だけ余計にはんだ付けランド２の上面を覆う形状となっている。その他の要素は実施の形態１と同様であるため説明は省略する。
実施の形態１で説明した通り、スルーホール上部ランド４は、同電位のはんだ付けランド２に接近した位置に偏心しているため、はんだ付けランド開口部３１とスルーホール上部ランド開口部３２の間の距離Ｒも狭いものとなっている。しかし、レジスト層３０は、あまり細すぎると欠損の原因となるので、例えば１００μｍ以上を目安として幅を確保する必要がある。そこで、本実施の形態２では、はんだ付けランド２上面のはんだ付けランド開口部３１を一部カットして、スルーホール上部ランド開口部３２とはんだづけランド開口部３１との距離Ｒを１００μｍ以上に確保するようにしている。
これにより、スルーホール上部ランド開口部３２とはんだづけランド開口部３１間距離を確保し、もってレジスト層３０の欠損を防止し、また、スルーホール上部ランド４とはんだづけランド２の短絡を防止することが可能となる。
なお、本実施の形態２では、はんだ付けランド開口部３１とスルーホール上部ランド開口部３２の間の距離を１００μｍとしたが、これは一例であって、必要に応じてこの距離を任意に設定することが可能である。
以上、本発明の実施の形態２について説明したが、本発明はこの実施の形態２に限定されるものではない。他に、以下の別形態でも本発明を実施可能である。
図１０は実施の形態２における別態様を示した図である。
図１０では、はんだ付けランド開口部３１の一部カット形状をスルーホール３と同心円の円弧状としている。これにより、はんだ付けランド開口部３１とスルーホール上部ランド開口部３２の間の距離を一定に確保しつつ、直線状にカットする場合と比べて、はんだづけランド２の銅箔露出面積を広くすることができる。
なお、カット形状としたはんだ付けランド開口部３１を有するはんだ付けランド２は、電源・グランド・ＮＣなど、回路全体として複数存在する、もしくは、非接続状態となっても直ちに動作不良にはつながらない端子を受けるよう設計することが可能である。はんだ付けランド開口部３１をカット形状としたため、同電位のはんだ付けランド２におけるはんだ付け面積が減少している。このようなランドに前述の端子をあてがうことで、固有の信号端子のランドと比較して、たとえ早期に接続不良が生じたとしても、回路全体の不具合には直結せず、動作を継続させることができるからである。
なお、このような接続不良の可能性を低減するため、図１１に示すように、はんだ付けランド開口部３１のうち、一部カットしたスルーホール上部ランド４側の端部分３３の方向以外のいずれかの方向でレジスト層３０をカットし、その領域に銅箔３４を追加して銅箔露出面積の減少を補うことも可能である。このように、銅箔露出面積を増加させることで接続不良が生じることを防止できる。なお、一部カットしたはんだ付けランド開口部３１がグランド端子などであって、ほかのはんだ付けランド２とパターン５により接続されている場合には、パターン５上のレジストを広げるだけで余分に銅箔露出面積を確保でき、銅箔３４を追加するのと同等の効果を実現することが出来る。
（実施の形態３）
図１２は、本発明の実施の形態３における基板４０の断面を示した図である。
図１２において、４１は基板４０に設けたスルーホール３の上部表面に設けた凹部であり、スルーホール上部ランド４はこの凹部４１の底面に形成されている。この凹部４１は、スルーホール３形成後、このスルーホール３より一回り大きい穴を途中の深さまで追加加工することで形成する。
なお、本実施の形態３においても、スルーホール３の径は従来用いられていたものと同じサイズである。
このように、基板４０上のはんだ付けランド２よりも下方にスルーホール上部ランド４を設けることで、従来と同サイズのスルーホール３を用いた場合であっても、異電位のはんだ付けランド２とスルーホール上部ランド４との間の距離Ｍを所定値（例えば、１００μｍ）に確保することが可能となる。
なお、凹部４１は円筒上に限定されるものではなく、例えばすり鉢状であってもよい。
（実施の形態４）
図１３は、本発明の実施の形態４における基板５０の断面を示した図である。
図１３において、５１は基板５０上に設けたリブであり、スルーホール上部ランド４と異電位のはんだ付けランド２の間にレジスト層３０を厚塗りして形成する。
このように、絶縁性を有するリブ５１をスルーホール上部ランド４とはんだ付けランド２との間に設けることで、従来と同サイズのスルーホール３を用いた場合であっても、異電位のはんだ付けランド２とスルーホール上部ランド４の短絡を防止できる。
なお、リブ５１は、レジスト層３０を複数回重ね塗りすることで形成可能である。
また、本実施の形態４では、レジスト層３０によりリブ５１を形成するものとしたが、ほかにも、スルーホール上部ランド４とはんだ付けランド２との間の絶縁性を確保可能な素材であれば、どのようなものを用いてもよい。例えば、シルクなどを用いることも可能である。
（実施の形態５）
図１４は本発明の実施の形態４における基板６０の断面を示した図である。
図１４において、６１はスルーホール上部ランド４の周囲設けた溝である。
このように、スルーホール上部ランド４の周囲に溝６１を設けることで、スルーホール上部ランド４と異電位のはんだ付けランド２との沿面距離を確保でき、両者の短絡を防止することが可能となる。異電位のはんだ付けランド２のはんだが流れても、溝６１に吸い込まれ、スルーホール上部ランド４のところまで流れることを防止できるためである。
本発明にかかるプリント基板およびプリント基板の設計方法は、通常サイズのスルーホールを用いた安価なプリント基板により狭ピッチＢＧＡ等ＩＣパッケージを実装可能にするものとして有用である。
実施の形態１におけるプリント基板を示した図 実施の形態１におけるプリント基板の断面を示した図 実施の形態１におけるスルーホールの移動可能エリアを示した図 実施の形態１におけるプリント基板の別態様を示した図 実施の形態１におけるスルーホールの移動可能エリアを示した図 実施の形態１におけるスルーホールの移動可能エリアを示した図 実施の形態１におけるプリント基板の別態様を示した図 実施の形態１におけるＢＧＡの端子配列を示した図 実施の形態２におけるプリント基板を示した図 実施の形態２におけるプリント基板の別態様を示した図 実施の形態２におけるプリント基板の別態様を示した図 実施の形態３におけるプリント基板の別態様を示した図 実施の形態４におけるプリント基板の別態様を示した図 実施の形態５におけるプリント基板の別態様を示した図 従来例におけるプリント基板の一例を示した図 従来例におけるプリント基板の断面を示した図 従来例におけるプリント基板を示した図 従来例におけるプリント基板を示した図 従来例におけるプリント基板の断面を示した図 従来例におけるプリント基板の断面を示した図 従来例におけるプリント基板の断面を示した図
符号の説明
１ 基板
２ はんだ付けランド
３ スルーホール
４ スルーホール上部ランド
５ パターン
６ ０．８ｍｍピッチＢＧＡ
７ 端子
８ はんだボール
９ 導体
１０ スルーホール下部ランド
２０ はんだ
３０ レジスト層
３１ はんだ付けランド開口部
３２ スルーホール上部ランド開口部
３３ 端部分
４０ 基板
４１ 凹部
５０ 基板
５１ リブ
６０ 基板
６１ 溝
１００ 基板
１０１ はんだ付けランド
１０２ 配線パターン
１０３ ＢＧＡ
１０４ 端子
１０５ はんだボール
１０６ スルーホール
１０７ スルーホール上部ランド
１０８ スルーホール下部ランド
１０９ 導体
１１０ はんだ付けランド
１１１ はんだ付けランド
１１２ はんだ付けランド
１１３ はんだ付けランド

Claims (18)

  1. 格子状に配列された複数の接続端子を持つＩＣパッケージを搭載するプリント基板が、
    前記パッケージの接続端子を接続する複数のランドと、このプリント基板を貫通して前記ランドからこのプリント基板の反対側面まで導線を導くスルーホールと、前記スルーホールのうち前記ランドと同じ面側の周囲に設けたスルーホール上部ランドを有するとともに、
    周囲を複数のランドで囲まれた前記スルーホールを、前記スルーホール上部ランドと接続する同電位のランド寄りに偏心させたことを特徴とするプリント基板。
  2. 前記スルーホールの周囲を囲む複数のランドのうち、同電位のランドが２個存在する場合に、この２個のランドの中央方向寄りに前記スルーホールを偏心させたことを特徴とする請求項１に記載のプリント基板。
  3. 前記スルーホールの周囲を囲む複数のランドのうち、同電位のランドが３個存在する場合に、この３個のランドのうち、中央に位置するランド寄りに前記スルーホールを偏心させたことを特徴とする請求項１に記載のプリント基板。
  4. 前記スルーホールの中心点が、以下に定める関係式を満たすエリア内となるようスルーホールを配置したことを特徴とする請求項１に記載のプリント基板。
    α＞ｒＳ＋Ｙ＋ｒＴＬ
    ただし、前記各ランドの中心点によって囲まれた範囲内であること
    α＝スルーホール上部ランドと接続されない異電位のランドの中心点からスルーホール中心点までの距離
    ｒＳ＝ランドの半径
    ｒＴＬ＝スルーホール上部ランドの半径
    Ｙ＝前記異電位のランドとスルーホール上部ランドが確保すべき最低限距離
  5. 前記スルーホールの中心点が、さらに以下に定める関係式を満たすエリア内となるようスルーホールを配置したことを特徴とする請求項４に記載のプリント基板。
    β＞ｒＳ＋ｒＴ
    β＝同電位のランドの中心点からスルーホール中心点までの距離
    ｒＴ＝スルーホールの半径
  6. さらに、前記プリント基板を覆うレジスト層と、前記スルーホール上部ランドを前記レジスト層から露出させるスルーホール上部ランド開口と、前記ランドを前記レジスト層から露出させるランド開口を備えるとともに、
    前記ランド開口の前記スルーホール上部ランド開口側を前記レジスト層で塞いだことを特徴とする請求項１〜５のいずれかに記載のプリント基板。
  7. 前記ランド開口の前記スルーホール上部ランド開口側を前記スルーホール上部ランドと同心円となる円弧状にレジスト層で塞いだことを特徴とする請求項６に記載のプリント基板。
  8. 前記レジスト層でスルーホール上部ランド開口側を塞いだランド開口を有するランドは、電源端子、グランド端子、ＮＣ端子のいずれかが接続されるランドであることを特徴とする請求項６に記載のプリント基板。
  9. 前記レジスト層でスルーホール上部ランド開口側を塞いだランド開口を有するランドが、スルーホール上部ランド開口側以外のいずれかの方向にランドを拡張する拡張部分を有することを特徴とする請求項６に記載のプリント基板。
  10. 格子状に配列された複数の接続端子を持つＩＣパッケージを搭載するプリント基板が、
    前記パッケージの接続端子を接続する複数のランドと、このプリント基板を貫通して前記ランドからこのプリント基板の反対側面まで導線を導くスルーホールと、前記スルーホールのうち前記ランドと同じ面側の周囲に設けたスルーホール上部ランドを有するとともに、
    周囲を複数のランドで囲まれた前記スルーホール上部のプリント基板を凹状に形成するとともに、この凹状底部に前記スルーホール上部ランドを構成したことを特徴とするプリント基板。
  11. 格子状に配列された複数の接続端子を持つＩＣパッケージを搭載するプリント基板が、
    前記パッケージの接続端子を接続する複数のランドと、このプリント基板を貫通して前記ランドからこのプリント基板の反対側面まで導線を導くスルーホールと、前記スルーホールのうち前記ランドと同じ面側の周囲に設けたスルーホール上部ランドを有するとともに、
    周囲を複数のランドで囲まれた前記スルーホール上部ランドと、このスルーホール上部ランドとは接続されない異電位のランドとの間のプリント基板上に、絶縁素材からなるリブを設けたことを特徴とするプリント基板。
  12. 前記リブはシルクの厚塗りにより構成されることを特徴とする請求項１１に記載のプリント基板。
  13. さらに、前記プリント基板を覆うレジスト層を備えた請求項１１に記載のプリント基板でさあって、
    前記リブはこのレジスト層の厚塗りにより構成されることを特徴とする請求項１１に記載のプリント基板。
  14. 格子状に配列された複数の接続端子を持つＩＣパッケージを搭載するプリント基板が、
    前記パッケージの接続端子を接続する複数のランドと、このプリント基板を貫通して前記ランドからこのプリント基板の反対側面まで導線を導くスルーホールと、前記スルーホールのうち前記ランドと同じ面側の周囲に設けたスルーホール上部ランドを有するとともに、
    周囲を複数のランドで囲まれた前記スルーホール上部ランドと、このスルーホール上部ランドとは接続されない異電位のランドとの間のプリント基板上に、溝部を設けたことを特徴とするプリント基板。
  15. 前記ＩＣパッケージが、ＢＧＡ（ボールグリッドアレイ）、ＣＳＰ（チップスケールパッケージ）、ＬＧＡ（ランドグリッドアレイ）のいずれかであることを特徴とする請求項１〜１４にいずれかに記載のプリント基板。
  16. 請求項１〜５の関係を満たす位置にスルーホールを配置するプリント基板の設計方法。
  17. 請求項１〜９に記載のプリント基板と前記ＩＣパッケージのはんだ接続において、前記同電位のランド上に配置するはんだ印刷を、前記スルーホールから遠ざかる方向にずらしたことを特徴とするプリント基板へのＩＣパッケージ接続方法。
  18. 請求項１〜９に記載のプリント基板に接続する前記ＩＣパッケージの接続端子の配列において、同電位となる複数の接続端子を近接させて配置することを特徴とするＩＣパッケージの接続端子設計方法。
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CN200580040664XA CN101066003B (zh) 2004-12-02 2005-12-02 印刷电路板及其设计方法、ic封装端子的设计方法及其连接方法
US11/665,561 US8097815B2 (en) 2004-12-02 2005-12-02 Printed circuit board and its designing method, and designing method of IC package terminal and its connecting method
MYPI20055644A MY141289A (en) 2004-12-02 2005-12-02 Printed circuit board, designing method of printed circuit board, connection terminal designing method of ic package, and connecting method of ic package
PCT/JP2005/022157 WO2006059706A1 (ja) 2004-12-02 2005-12-02 プリント基板及びその設計方法並びにｉｃパッケージ端子の設計方法及びその接続方法
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010040891A (ja) * 2008-08-07 2010-02-18 Dainippon Printing Co Ltd 部品内蔵配線板
JP2010161205A (ja) * 2009-01-08 2010-07-22 Denso Wave Inc Ｂｇａ搭載用基板
CN102970816A (zh) * 2011-09-01 2013-03-13 晨星软件研发(深圳)有限公司 制作于印刷电路板上的球栅阵列

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI278268B (en) * 2006-02-23 2007-04-01 Via Tech Inc Arrangement of non-signal through vias and wiring board applying the same
CN101303704B (zh) * 2007-05-10 2010-06-02 英业达股份有限公司 印刷电路板设计方法
JP2009231597A (ja) * 2008-03-24 2009-10-08 Fujitsu Ltd 電子装置
JP5326455B2 (ja) * 2008-09-18 2013-10-30 日本電気株式会社 プリント配線基板及びその製造方法
JP5342341B2 (ja) * 2009-06-23 2013-11-13 株式会社フジクラ プリント配線基板
DE102009040022B3 (de) * 2009-09-03 2011-03-24 Beru Ag Verfahren zum Ausbilden einer Schmelzsicherung und Leiterplatte mit Schmelzsicherung
US8273994B2 (en) * 2009-12-28 2012-09-25 Juniper Networks, Inc. BGA footprint pattern for increasing number of routing channels per PCB layer
CN102237282B (zh) * 2010-04-29 2013-02-13 公安部第一研究所 一种非接触IC芯片Pad版图设计方法
KR101167802B1 (ko) * 2010-12-27 2012-07-25 삼성전기주식회사 회로 기판 및 그 제조 방법
CN103188863B (zh) * 2011-12-30 2016-08-03 深南电路有限公司 印刷电路板板件、制作方法、印刷电路板及其封装方法
JP6342213B2 (ja) * 2014-05-13 2018-06-13 株式会社日立製作所 絶縁距離チェック装置
US9848488B1 (en) * 2016-06-17 2017-12-19 Macom Technology Solutions Holdings, Inc. Electrical interface for printed circuit board, package and die
KR102125908B1 (ko) * 2018-07-23 2020-06-24 주식회사 디에이피 다층 인쇄회로기판의 층간 정합 가이드
CN109740267B (zh) * 2019-01-07 2022-02-18 郑州云海信息技术有限公司 一种pcb板中cpu的设计图编辑方法及相关装置
CN114501853B (zh) * 2020-10-26 2023-08-11 宏恒胜电子科技（淮安）有限公司 线路板及其制作方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2176942A (en) * 1983-11-10 1987-01-07 Donald Fort Sullivan Making printed circuit boards
US5160579A (en) * 1991-06-05 1992-11-03 Macdermid, Incorporated Process for manufacturing printed circuit employing selective provision of solderable coating
US5450290A (en) * 1993-02-01 1995-09-12 International Business Machines Corporation Printed circuit board with aligned connections and method of making same
US5477082A (en) * 1994-01-11 1995-12-19 Exponential Technology, Inc. Bi-planar multi-chip module
JP3410199B2 (ja) * 1994-02-24 2003-05-26 ソニー株式会社 接続部材の橋絡防止装置並びにこれを有する半導体集積回路及び実装基板
US5557502A (en) * 1995-03-02 1996-09-17 Intel Corporation Structure of a thermally and electrically enhanced plastic ball grid array package
JPH08288658A (ja) * 1995-04-18 1996-11-01 Mitsubishi Electric Corp Ｂｇａパッケージ搭載用印刷配線基板
US5875102A (en) * 1995-12-20 1999-02-23 Intel Corporation Eclipse via in pad structure
JP2000349191A (ja) * 1999-06-04 2000-12-15 Toshiba Corp 半導体装置および配線回路装置
JP2001168511A (ja) * 1999-12-07 2001-06-22 Toshiba Corp Ｂｇａ実装方法
US6395995B1 (en) * 2000-03-15 2002-05-28 Intel Corporation Apparatus for coupling integrated circuit packages to bonding pads having vias
US6386435B1 (en) * 2000-08-11 2002-05-14 Emc Corporation Systems and methods for distributing solder paste using a tool having a solder paste aperture with a non-circular cross-sectional shape
US6622905B2 (en) 2000-12-29 2003-09-23 Intel Corporation Design and assembly methodology for reducing bridging in bonding electronic components to pads connected to vias
US6833615B2 (en) * 2000-12-29 2004-12-21 Intel Corporation Via-in-pad with off-center geometry
JP2003023243A (ja) * 2001-07-05 2003-01-24 Canon Inc 配線基板
US6707683B1 (en) * 2001-07-27 2004-03-16 Daktronics, Inc. Circuit board having improved soldering characteristics
US20030047348A1 (en) * 2001-09-10 2003-03-13 Rebecca Jessep Grid array mounting arrangements
JP2003298220A (ja) * 2002-03-29 2003-10-17 Hitachi Ltd 回路基板および電子機器、およびそれらの製造方法
JP2004281471A (ja) * 2003-03-12 2004-10-07 Kyocera Corp 配線基板

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010040891A (ja) * 2008-08-07 2010-02-18 Dainippon Printing Co Ltd 部品内蔵配線板
JP2010161205A (ja) * 2009-01-08 2010-07-22 Denso Wave Inc Ｂｇａ搭載用基板
CN102970816A (zh) * 2011-09-01 2013-03-13 晨星软件研发(深圳)有限公司 制作于印刷电路板上的球栅阵列

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