JP2006080175A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】従来の2層構造のサイドウォールスペーサとLDD構造のソース・ドレイン領域とサリサイド構造とを有するMIS型半導体装置は、ソース・ドレイン領域にてリーク電流が発生するという課題があった。
【解決手段】第1サイドウォールスペーサと第2サイドウォールスペーサとを備えるサイドウォール構造のゲート電極と、第1拡散領域と第2拡散領域とを備えるLDD構造のソース・ドレイン領域と、サリサイド構造とを有するMIS型半導体装置であって、MIS型半導体装置は半導体基板に形成する素子領域を設け、素子領域の周囲を囲むようにフィールド酸化膜を有し、素子領域とフィールド酸化膜との境界領域に、第1拡散領域もしくは第2拡散領域と接続する第3拡散領域を有する。
【選択図】 図1
【解決手段】第1サイドウォールスペーサと第2サイドウォールスペーサとを備えるサイドウォール構造のゲート電極と、第1拡散領域と第2拡散領域とを備えるLDD構造のソース・ドレイン領域と、サリサイド構造とを有するMIS型半導体装置であって、MIS型半導体装置は半導体基板に形成する素子領域を設け、素子領域の周囲を囲むようにフィールド酸化膜を有し、素子領域とフィールド酸化膜との境界領域に、第1拡散領域もしくは第2拡散領域と接続する第3拡散領域を有する。
【選択図】 図1
Description
本発明はMIS(Metal Insulator Semiconductor)型半導体装置の構造とその製造方法とに関し、特に短チャネル効果の防止を図るLDD(Lightly Doped Drain)構造と、配線抵抗などの低減を図るサリサイド構造とを備えたMIS型半導体装置の構造およびその製造方法に関するものである。
近年の半導体装置における高集積化および高速応答性に対する技術進展に伴い、MIS型半導体装置の構造も微細化されるに至っている。MIS型半導体装置の微細化は原則的にスケーリング側に従い、チャネル長の短小化や接合深さの浅いソース・ドレイン領域の形成などの形で行われている。
ところが、MIS型トランジスタの微細化に伴って特に、MIS型半導体装置のチャネルの短小化による短チャネル効果と、拡散領域のシート抵抗およびゲート電極の配線抵抗の増大との2つの問題が顕在化した。
短チャネル効果によって、ドレイン近傍での電界集中によるブレークダウン現象の発生やホットエレクトロンの発生が顕著となるため、MIS型半導体装置の特性が劣化するという問題がある。
また、MIS型半導体装置を構成する要素の抵抗が増えることによって、電気信号の遅延が発生するため、MIS型半導体装置の高速応答性が低下するという問題がある。
そこでこれらの問題点を改善する構造として、まず短チャネル効果を防止するためにLDD構造が採用され、さらに抵抗の増大を防止する構造としてサリサイド構造が考案された。
ここで、このような構造を有した従来のMIS型半導体装置の構造を図17を用いて説明する。図17は、LDD構造およびサリサイド構造を有したMIS型トランジスタの構造を示した断面図である。
1は半導体基板、2はフィールド酸化膜、3は素子領域、4はゲート絶縁膜、5はゲート電極、6はサイドウォールスペーサ、7は第1拡散領域、8は第2拡散領域、9は高融点金属シリサイド層、10はチャネル領域である。
1は半導体基板、2はフィールド酸化膜、3は素子領域、4はゲート絶縁膜、5はゲート電極、6はサイドウォールスペーサ、7は第1拡散領域、8は第2拡散領域、9は高融点金属シリサイド層、10はチャネル領域である。
半導体基板1の表面にフィールド酸化膜2にて素子分離した素子領域3を設け、この素子領域3内にゲート絶縁膜4とゲート電極5とサイドウォールスペーサ6とを有するゲート部と、第1拡散領域7と第2拡散領域8とを有するソース・ドレイン領域と、高融点金属シリサイド層9とを有している。
第1拡散領域7と第2拡散領域8とでソース・ドレイン領域を形成する。このような構造をLDD構造と称する。第1拡散領域7と第2拡散領域8との境界位置は、ゲート電極5の側壁より外側にオフセットされている。
LDD構造を構成する第1拡散領域7は、第2拡散領域8に比べ不純物濃度が低く、第2拡散領域8とゲート電極5直下のチャネル領域10との間の不純物濃度分布がなだらかとなるように構成されている。これによって、特にドレイン近傍での電界集中は緩和され、MIS型トランジスタの特性を劣化させるブレークダウン現象やホットキャリアの発生は抑制される。
LDD構造を構成する第1拡散領域7は、第2拡散領域8に比べ不純物濃度が低く、第2拡散領域8とゲート電極5直下のチャネル領域10との間の不純物濃度分布がなだらかとなるように構成されている。これによって、特にドレイン近傍での電界集中は緩和され、MIS型トランジスタの特性を劣化させるブレークダウン現象やホットキャリアの発生は抑制される。
シリコンからなるソース・ドレイン領域および多結晶シリコンからなるゲート電極5の表面に、自己整合的に高融点金属層をシリサイド化して形成した高融点金属シリサイド層9が形成されている。このように高融点金属シリサイド層9が形成された構造をサリサイド構造と称する。
サリサイド構造を構成する高融点金属シリサイド層9は、導電性に優れている。この優れた導電性によってゲート電極5の配線抵抗およびソース・ドレイン領域である拡散領域のシート抵抗を低減している。
サリサイド構造を構成する高融点金属シリサイド層9は、導電性に優れている。この優れた導電性によってゲート電極5の配線抵抗およびソース・ドレイン領域である拡散領域のシート抵抗を低減している。
サイドウォールスペーサ6は、高融点金属の選択的なシリサイド化を行うためのマスクとして機能する関係上、膜厚が厚く形成されるため、第1拡散領域7の横方向の長さも長く形成される。この第1拡散領域7は電界集中を緩和し、ブレークダウン現象を防止するなどの短チャネル効果の抑制効果を発揮する反面、寄生抵抗としても作用する。そして、この第1拡散領域7の横方向の長さが長くなるにつれて寄生抵抗が増大し、MIS型トランジスタの応答性を低下させるという問題が顕在化してきた。
この対策として、ゲート電極の側壁に第1と第2との各々独立して最適化された膜厚を有する2層構造のサイドウォールスペーサを設けたMIS型半導体装置が提案されている(特許文献1参照。)。
図18は、特許文献1に示した従来技術のMIS型トランジスタの構造を示した断面図である。図17と同一の構成要素には同一の番号を付与している。6aは第1サイドウォールスペーサ、6bは第2サイドウォールスペーサである。Lは高融点金属シリサイド層9の分離長さを表している。18は後退部である。
第1サイドウォールスペーサ6aは、ゲート電極5の側壁に形成され、LDD構造を構成する第1拡散領域7の長さを規定する。この第1サイドウォールスペーサ6aの膜厚を調整することによって寄生抵抗の少ないかつ短チャネル効果の抑制作用の優れたLDD構造を構成することができる。
第2サイドウォールスペーサ6bは第1サイドウォールスペーサ6aの側壁に形成される。第1サイドウォールスペーサ6aと第2サイドウォールスペーサ6bとの加算された膜厚が、ゲート電極5表面上と拡散領域であるソース・ドレイン領域の表面上とに形成される高融点金属シリサイド層9の分離長さLを規定する。
この第2サイドウォールスペーサ6bを用いることによって、LDD構造のソース・ドレイン領域の形成条件とサリサイド構造の分離形成条件との関係を独立させて、相互に最適な条件下で各々の構造を形成することが可能となる。
しかしながら、特許文献1に示した従来技術は、フィールド酸化膜の素子領域側端部(バーズビーク部と称する)でフィールド酸化膜が後退し、後退部18を形成してしまう。この後退部18によって、リークが発生してしまうという問題があった。
詳しく説明する。図19は、特許文献1に示した従来技術の製造途中を示した断面図である。11は第1拡散領域7を形成するための第1不純物領域、13は第2拡散領域8を形成するための第2不純物領域、12は第2サイドウォールスペーサ6bを形成するため
のシリコン酸化膜層である。図17と同一の構成要素には同一の番号を付与している。
のシリコン酸化膜層である。図17と同一の構成要素には同一の番号を付与している。
図19は、フィールド酸化膜2により素子分離された素子領域3に、ゲート絶縁膜4とゲート電極5と第1サイドウォールスペーサ6aと第1不純物領域11と第2不純物領域13とを形成し、その上部にシリコン酸化膜層12を堆積させた状態の図である。
図20は、シリコン酸化膜層12をエッチングし、第1サイドウォールスペーサ6aの端部に第2サイドウォールスペーサ6bを形成した状態の図である。
図20に示したように、シリコン酸化膜層12をエッチングする際に、フィールド酸化膜2も同時にエッチングされ、フィールド酸化膜2と素子領域3との接点であるバーズビーク部でフィールド酸化膜2の後退部18が発生し、半導体基板1が露出してしまう。これは、シリコン酸化膜層12とフィールド酸化膜2とが同じシリコン酸化膜であることが、その理由である。
図20に示したように、シリコン酸化膜層12をエッチングする際に、フィールド酸化膜2も同時にエッチングされ、フィールド酸化膜2と素子領域3との接点であるバーズビーク部でフィールド酸化膜2の後退部18が発生し、半導体基板1が露出してしまう。これは、シリコン酸化膜層12とフィールド酸化膜2とが同じシリコン酸化膜であることが、その理由である。
フィールド酸化膜2の後退部18が存在する状態で、高融点金属シリサイド層9を形成すると、図18に示したように、後退部18に高融点金属シリサイド層9が入り込み、半導体基板1と高融点金属シリサイド層9とが接続してしまう。
以上の説明で明らかなように、特許文献1に示した従来技術は、ソース・ドレイン領域にて高融点金属シリサイド層と半導体基板とが接続してしまい、この部分でリーク電流が発生し、MIS型トランジスタの電気特性が著しく低下してしまうか、動作しない。
LDD構造もサリサイド構造も、近年のMIS型半導体装置では広く用いられる構造であって、半導体装置の素子分離にフィールド酸化膜を用いることも広く用いられる技術である。従来技術は、素子分離の技術にフィールド酸化膜を用い、LDD構造とサリサイド構造とを用いると、ソース・ドレイン領域でリーク電流が発生してしまうことから、大きな問題となっていた。
LDD構造もサリサイド構造も、近年のMIS型半導体装置では広く用いられる構造であって、半導体装置の素子分離にフィールド酸化膜を用いることも広く用いられる技術である。従来技術は、素子分離の技術にフィールド酸化膜を用い、LDD構造とサリサイド構造とを用いると、ソース・ドレイン領域でリーク電流が発生してしまうことから、大きな問題となっていた。
解決しようとする課題は、従来技術の製造方法により形成されたLDD構造およびサリサイド構造を有するMIS型半導体装置では、ソース・ドレイン領域のリーク電流の発生を抑制することができないという点である。
本発明は、上記課題を解決するもので、LDD構造およびサリサイド構造を備えるMIS型半導体装置について、ソース・ドレイン領域のリーク電流の発生を抑制することが可能な半導体装置の構造とその製造方法を提供することにある。
上記目的を達成するために、本発明の半導体装置は、下記記載の構造を採用する。
本発明における半導体装置は、第1サイドウォールスペーサと第2サイドウォールスペーサとを備えるサイドウォール構造のゲート電極と、第1拡散領域と第2拡散領域とを備えるLDD構造のソース・ドレイン領域と、サリサイド構造とを有するMIS型半導体装置であって、半導体基板に形成する素子領域に設け、素子領域の周囲を取り囲むようにフィールド酸化膜を有し、素子領域とフィールド酸化膜との境界領域に設け、第1拡散領域もしくは第2拡散領域と接続する第3拡散領域を備えることを特徴とする。
本発明における半導体装置は、第1拡散領域と第2拡散領域と第3拡散領域とは同一導電型であり、第1拡散領域の不純物濃度は、第2拡散領域および第3拡散領域より低く、第3拡散領域の不純物濃度は、第2拡散領域と同一もしくは低いことを特徴とする。
本発明における半導体装置は、ゲート電極と第1サイドウォールスペーサとの境界の位
置と第1拡散領域と第2拡散領域との境界の位置とがほぼ一致していることを特徴とする。
置と第1拡散領域と第2拡散領域との境界の位置とがほぼ一致していることを特徴とする。
上記目的を達成するために、本発明の半導体装置は、下記記載の製造方法を採用する。
第1導電型の半導体基板に周囲にフィールド酸化膜を形成し、選択的に素子領域を設ける工程と、素子領域にゲート電極を形成する工程と、ゲート電極をマスクとして素子領域に第2導電型の不純物を導入し第1不純物領域を形成し、ゲート電極の側壁に第1サイドウォールスペーサを形成し、第1サイドウォールスペーサをマスクとして素子領域に第2導電型の不純物を導入し第2不純物領域を形成し、第1サイドウォールスペーサの側壁に第2サイドウォールスペーサを形成する工程と、素子領域とフィールド酸化膜との境界領域に、第1不純物領域もしくは第2不純物領域と接続する第2導電型の不純物を導入し第3不純物領域を形成する工程と、第1不純物領域と第2不純物領域との境界を、ゲート電極と第1サイドウォールスペーサとの境界にほぼ一致する位置まで拡散させるとともに、導入した不純物を活性化させ第1拡散領域と第2拡散領域とを備えるソース・ドレイン領域と第3拡散領域とを形成する熱拡散処理工程と、素子領域とゲート電極との表面に高融点金属シリサイド層を形成する工程とを有することを特徴とする。
本発明によれば、LDD構造およびサリサイド構造を有するMIS型半導体装置について、特にゲート電極の側壁に第1と第2の各々独立して最適化された膜厚で形成された2層のサイドウォールスペーサを設けるMIS型半導体装置のリーク電流の発生を抑制し、寄生抵抗の少ないかつ短チャネル効果の抑制作用の優れたLDD構造と拡散領域である素子領域の表面上とゲート電極の表面上とに形成される高融点金属シリサイド層の分離長さを規定するサリサイド構造を実現する。
以下、図面を用いて本発明を実施するための最適な形態の半導体装置の構造とその製造方法とを説明する。なお、以下に示す本発明の実施形態については、半導体装置としてNチャネル型MOSトランジスタを例にして説明する。
[本発明の実施例1における構造の説明:図1]
まず、図1の断面図を用いて本発明の実施例1における半導体装置の構造を説明する。図1は、本発明の実施例1における半導体装置の断面図である。
1は半導体基板、2はフィールド酸化膜、3は素子領域、4はゲート絶縁膜、5はゲート電極、6aは第1サイドウォールスペーサ、6bは第2サイドウォールスペーサ、7は第1拡散領域、8は第2拡散領域、9は高融点金属シリサイド層、16は第3拡散領域である。
まず、図1の断面図を用いて本発明の実施例1における半導体装置の構造を説明する。図1は、本発明の実施例1における半導体装置の断面図である。
1は半導体基板、2はフィールド酸化膜、3は素子領域、4はゲート絶縁膜、5はゲート電極、6aは第1サイドウォールスペーサ、6bは第2サイドウォールスペーサ、7は第1拡散領域、8は第2拡散領域、9は高融点金属シリサイド層、16は第3拡散領域である。
本発明の実施例1における半導体装置は、図1に示すように、導電型がP型のシリコンからなる半導体基板1の表面をフィールド酸化膜2で囲み素子領域3を設け、素子領域3にシリコン酸化膜よりなるゲート絶縁膜4を介し多結晶シリコンからなるゲート電極5を設ける。さらに、ゲート電極5の側壁にシリコン酸化膜よりなる第1サイドウォールスペーサ6aを設け、第1サイドウォールスペーサ6aの側壁には同じくシリコン酸化膜である第2サイドウォールスペーサ6bを設ける。素子領域3の表面には、導電型がN型の第1拡散領域7と、第1拡散領域7より不純物濃度が高い導電型がN型の第2拡散領域8とからなるソース・ドレイン領域を設ける。
第1拡散領域7は、その上部がゲート電極5でほぼ覆われ、第1拡散領域7と第2拡散
領域8との境界位置は、ゲート電極5の側壁位置にほぼ一致している。
領域8との境界位置は、ゲート電極5の側壁位置にほぼ一致している。
フィールド酸化膜2と素子領域3との境界領域に導電型がN型で第2拡散領域8と接続する第3拡散領域16を設ける。第3拡散領域16の不純物濃度は、第1拡散領域7より高く、第2拡散領域8と同一もしくは低い。
本発明の半導体装置の最も特徴的な部分は、まさにこの第3拡散領域16を設ける点であって、仮に、製造工程中にフィールド酸化膜2がエッチングされたとしても、半導体基板1が露出することはないのである。
本発明の半導体装置の最も特徴的な部分は、まさにこの第3拡散領域16を設ける点であって、仮に、製造工程中にフィールド酸化膜2がエッチングされたとしても、半導体基板1が露出することはないのである。
シリコンからなる拡散領域である素子領域3の表面上および多結晶シリコンからなるゲート電極5の表面上には、チタンシリサイドなどの高融点金属シリサイド層9を設ける。
このような構成によって、高融点金属シリサイド層9は、確実に導電型がN型の拡散領域内に設けることが可能となることから、高融点金属シリサイド層9が導電型がP型である半導体基板1と直接接続したりすることを防止することができる。高融点金属シリサイド層9と導電型がP型の半導体基板1との距離が不十分となることも回避される。
[本発明の実施例2における構造の説明:図2]
次に、図2の断面図を用いて本発明の実施例2における半導体装置の構造を説明する。図2は、本発明の実施例2における半導体装置の断面図である。
本発明の実施例2における半導体装置は、そのソース・ドレイン領域の形状が異なる点を除いて、本発明の実施例1における半導体装置と同一である。したがって、同一の構成要素に関しては同一の番号を付与し、その説明を省略する。
次に、図2の断面図を用いて本発明の実施例2における半導体装置の構造を説明する。図2は、本発明の実施例2における半導体装置の断面図である。
本発明の実施例2における半導体装置は、そのソース・ドレイン領域の形状が異なる点を除いて、本発明の実施例1における半導体装置と同一である。したがって、同一の構成要素に関しては同一の番号を付与し、その説明を省略する。
本発明の実施例2における半導体装置は、図2に示すように、第1拡散領域7が第2拡散領域8の下部まで延在しており、所謂、2重拡散による傾斜接合と呼ばれる構造となっている。そして、第3拡散領域16と第1拡散領域7と第2拡散領域8とが接している。
本発明の実施例2の半導体装置は、第1拡散領域7が第2拡散領域8の下側に延在している構造を有している。第1拡散領域7の不純物濃度は第2拡散領域8に比べ低いので、半導体基板1とソース・ドレイン領域との間でより大きな電圧に耐えることができる。このため、図1に示す本発明の実施例1の半導体装置と比べ、より高耐圧の半導体装置を構成することができる。
[本発明の実施例1における構造の製造方法:図1、図3〜図11]
次に、図1に示す本発明の実施例1における半導体装置の製造方法を図3〜図11の断面図を用いて説明する。図3〜図11は、本発明の実施例1おける半導体装置の製造方法を工程順に示す断面図である。
次に、図1に示す本発明の実施例1における半導体装置の製造方法を図3〜図11の断面図を用いて説明する。図3〜図11は、本発明の実施例1おける半導体装置の製造方法を工程順に示す断面図である。
まず図3に示すように、シリコンからなる導電型がP型の半導体基板1に、周囲を既知の選択酸化処理により設ける膜厚550nmのフィールド酸化膜2で囲む素子領域3を形成する。さらに半導体基板1を酸化拡散炉を用い酸化処理を行い、素子領域3の表面にシリコン酸化膜からなる膜厚が10nmのゲート絶縁膜4を形成する。
次に、図4に示すように、半導体基板1上の表面上に反応ガスにモノシラン(SiH4)を用いるCVD法により、多結晶シリコン膜を膜厚300nmで堆積した後、ホトレジスト17を回転塗布法により前面に形成し、所定のホトマスクを用いて露光処理と現像処理とを行い、ホトレジスト17をゲート電極5の形状にパターニングする。その後、このパターニングしたホトレジスト17をエッチングマスクとし、エッチングガスに臭化水素
(HBr)と塩素(Cl2)を用いたドライエッチングにより、多結晶シリコンをゲート電極5としてパターニングする。さらに、半導体基板1をフッ酸溶液に浸し、臭化水素の反応生成物である臭化物を除去する。これにより、ゲート電極5と半導体基板1との間のみにゲート絶縁膜4が残る構造となる。その後、図示しないが、ホトレジスト17は除去する。
(HBr)と塩素(Cl2)を用いたドライエッチングにより、多結晶シリコンをゲート電極5としてパターニングする。さらに、半導体基板1をフッ酸溶液に浸し、臭化水素の反応生成物である臭化物を除去する。これにより、ゲート電極5と半導体基板1との間のみにゲート絶縁膜4が残る構造となる。その後、図示しないが、ホトレジスト17は除去する。
次に、図5に示すように、ゲート電極5をマスクとして導電型がN型の不純物であるリン(P)をイオン注入量1013atoms/cm2程度の条件で添加し、素子領域3表面のゲート電極5と自己整合する領域に第1不純物領域11を形成する。第1不純物領域11は、図5の断面図ではゲート電極5の側壁からフィールド酸化膜2と素子領域3との境界点である第1の境界P1までの範囲で形成される。この第1不純物領域11は、後の工程により第1拡散層7となる領域である。
次に、反応ガスにモノシラン(SiH4)とフォスフィン(PH3)と酸素(O2)とを用いるCVD法により、半導体基板1の上部に膜厚100nmの第1シリコン酸化膜層12aを形成する。この第1シリコン酸化膜層12aは、後の工程により第1サイドウォールスペーサ6aとなる。
次に、図6に示すように第1シリコン酸化膜層12aをエッチングガスに四フッ化メタン(CF4)と三フッ化メタン(CHF3)とを用いる異方性エッチングを行い、ゲート電極5の側壁に第1サイドウォールスペーサ6aを形成する。この第1サイドウォールスペーサ6aの膜厚は、ほぼ第1シリコン酸化膜層12aの膜厚を保持している。フィールド酸化膜2と第1シリコン酸化膜層12aとは同じシリコン酸化膜である。このため第1シリコン酸化膜12aをエッチングする際に、フィールド酸化膜2も同時にエッチングされ、フィールド酸化膜2と素子領域3との第1の境界P1は、第2の境界P2の位置まで後退する。
次に、ゲート電極5および第1サイドウォールスペーサ6aをマスクとして導電型がN型の不純物である砒素(As)をイオン注入量3×1015atoms/cm2程度の条件で添加し、素子領域3の表面のゲート電極5および第1サイドウォールスペーサ6aと自己整合する領域に第2不純物領域13を形成する。第2不純物領域13は、図6の断面図では第1サイドウォールスペーサ6aの側壁から後退した第2の境界P2までの範囲で形成される。第1不純物領域11と第2不純物領域13とのオフセットされた距離は、第1サイドウォールスペーサ6aの膜厚により決定される。この第2不純物領域13は、後の工程により第2拡散層8となる領域である。
次に、図7に示すように反応ガスにモノシラン(SiH4)とフォスフィン(PH3)と酸素(O2)を用いるCVD法により、膜厚200nmの第2シリコン酸化膜層12bを形成する。この第2シリコン酸化膜層12bは、後の工程により第2サイドウォールスペーサ6bとなる。第1サイドウォールスペーサ6aと第2サイドウォールスペーサ6bとにより、後のサリサイド構造の形成において、ゲート電極5とソース・ドレイン領域とを分離するマスクとして機能する。
次に、図8に示すように第2シリコン酸化膜層12bをエッチングガスに四フッ化メタン(CF4)と三フッ化メタン(CHF3)とを用いる異方性エッチングを行い、第1サイドウォールスペーサ6a側壁に第2シリコン酸化膜層12bからなる第2サイドウォールスペーサ6bを形成する。フィールド酸化膜2と第2シリコン酸化膜層12bとは同じシリコン酸化膜である。このため第2シリコン酸化膜12bをエッチングする際に、フィールド酸化膜2も同時にエッチングされ、フィールド酸化膜2と素子領域3との第2の境界P2は、第3の境界P3の位置まで後退する。
次に、図9に示すようにホトレジスト17を回転塗布法により半導体基板1の上部に形成し、所定のホトマスクを用いて露光処理と現像処理とを行い、ホトレジスト17を素子領域3とフィールド酸化膜2の境界で第2不純物領域13と接続する領域が開口するようにパターニングする。
その後、ホトレジスト17をマスクとして導電型がN型の不純物である砒素(As)をイオン注入量1×1015atoms/cm2程度の条件で添加し、素子領域3とフィールド酸化膜2との境界で第2不純物領域13と接続する領域に第3不純物領域15を形成する。第2不純物領域13と第3不純物領域15との境界は、素子領域3におけるホトレジスト17の端部となる。この第3不純物領域15は、後の工程により第3拡散層16となる領域である。その後、図示しないが、ホトレジスト17は除去する。
その後、ホトレジスト17をマスクとして導電型がN型の不純物である砒素(As)をイオン注入量1×1015atoms/cm2程度の条件で添加し、素子領域3とフィールド酸化膜2との境界で第2不純物領域13と接続する領域に第3不純物領域15を形成する。第2不純物領域13と第3不純物領域15との境界は、素子領域3におけるホトレジスト17の端部となる。この第3不純物領域15は、後の工程により第3拡散層16となる領域である。その後、図示しないが、ホトレジスト17は除去する。
次に、図10に示すように、第1不純物領域11、第2不純物領域13および第3不純物領域15を活性化させる為、酸化拡散炉を用いる窒素雰囲気中での温度900℃のアニール処理を行なう。このアニール処理により第1不純物領域11、第2不純物領域13および第3不純物領域15の不純物は活性化すると同時に拡散し、それぞれ第1拡散領域7、第2拡散領域8および第3拡散領域16を形成する。
次に、図11に示すように、スパッタ法を用いて全面に高融点金属であるチタン層14を50nmの膜厚で形成する。
その後、ランプ加熱法を用いた温度1000℃の処理にてシリコンからなるソース・ドレイン領域の表面上と多結晶シリコンからなるゲート電極5の表面上のチタン層14がシリサイド反応を起こし、チタンシリサイド層からなる高融点金属シリサイド層9が形成される。
そして、アンモニア(NH3)と過酸化水素(H2O2)の溶液を用い、未反応のチタン層14を除去し、図1に示す本発明の半導体装置であるLDD構造およびサリサイド構造を有するNチャネル型MOSトランジスタが形成される。
その後、ランプ加熱法を用いた温度1000℃の処理にてシリコンからなるソース・ドレイン領域の表面上と多結晶シリコンからなるゲート電極5の表面上のチタン層14がシリサイド反応を起こし、チタンシリサイド層からなる高融点金属シリサイド層9が形成される。
そして、アンモニア(NH3)と過酸化水素(H2O2)の溶液を用い、未反応のチタン層14を除去し、図1に示す本発明の半導体装置であるLDD構造およびサリサイド構造を有するNチャネル型MOSトランジスタが形成される。
[本発明の実施例2における構造の製造方法:図2、図12〜図16]
次に、本発明の実施例2における半導体装置の構造を形成するための製造方法を図12〜図16の断面図を用いて説明する。図12〜図16は、本発明の実施例2における半導体装置の製造方法を工程順に示す断面図である。
次に、本発明の実施例2における半導体装置の構造を形成するための製造方法を図12〜図16の断面図を用いて説明する。図12〜図16は、本発明の実施例2における半導体装置の製造方法を工程順に示す断面図である。
本発明の実施例2における半導体装置の製造方法は、本発明の実施例1における半導体装置の製造方法と異なる部分のみ説明する。
まず、図12に示すように、本発明の実施例1における半導体装置の製造方法で説明した方法を用いて、ゲート電極5をマスクとして導電型がN型の不純物であるリン(P)をイオン注入量1013atoms/cm2程度の条件で添加し、素子領域3表面のゲート電極5と自己整合する領域に第1不純物領域11を形成する。第1不純物領域11は、図12の断面図ではゲート電極5の側壁からフィールド酸化膜2と素子領域3との第1の境界P1までの範囲で形成される。
次に、図13に示すように、酸化拡散炉を用いた窒素雰囲気中での温度900℃のアニール処理を行なう。このアニール処理により第1不純物領域11は活性化すると同時に拡散し、第1拡散領域7を形成する。
次に、図14に示すように、半導体基板1の上部に、反応ガスにモノシラン(SiH4)とフォスフィン(PH3)と酸素(O2)を用いるCVD法を用いて、膜厚100nmの第1シリコン酸化膜層12a(図示せず)を形成し、エッチングガスに四フッ化メタン
(CF4)と三フッ化メタン(CHF3)とを用いる異方性エッチングを行い、ゲート電極5の側壁に第1サイドウォールスペーサ6aを形成する。フィールド酸化膜2と第1シリコン酸化膜層12aとは同じシリコン酸化膜である。このため第1シリコン酸化膜12aをエッチングする際に、フィールド酸化膜2も同時にエッチングされ、フィールド酸化膜2と素子領域3との第1の境界P1は、第2の境界P2の位置まで後退する。
(CF4)と三フッ化メタン(CHF3)とを用いる異方性エッチングを行い、ゲート電極5の側壁に第1サイドウォールスペーサ6aを形成する。フィールド酸化膜2と第1シリコン酸化膜層12aとは同じシリコン酸化膜である。このため第1シリコン酸化膜12aをエッチングする際に、フィールド酸化膜2も同時にエッチングされ、フィールド酸化膜2と素子領域3との第1の境界P1は、第2の境界P2の位置まで後退する。
その後、この第1サイドウォールスペーサ6aをマスクとして導電型がN型の不純物である砒素(As)をイオン注入量3×1015atoms/cm2程度の条件で添加し、素子領域3表面のゲート電極5および第1サイドウォールスペーサ6aと自己整合する領域に第2不純物領域13を形成する。第2不純物領域13は、図14の断面図では第1サイドウォールスペーサ6aの側壁から後退したフィールド酸化膜2と素子領域3との第2の境界P2までの範囲で形成される。第1拡散領域7と第2不純物領域13とのオフセットされた距離は第1サイドウォールスペーサ6aの膜厚により決定される。
次に、図15に示すように、半導体基板1の上部に、反応ガスにモノシラン(SiH4)とフォスフィン(PH3)と酸素(O2)を用いるCVD法を用いて、膜厚200nmの第2シリコン酸化膜層12b(図示せず)を形成し、エッチングガスに四フッ化メタン(CF4)と三フッ化メタン(CHF3)とを用いる異方性エッチングを行い、第1サイドウォールスペーサ6a側壁に第2サイドウォールスペーサ6bを形成する。フィールド酸化膜2と第2シリコン酸化膜層12bとは同じシリコン酸化膜である。このため第2シリコン酸化膜12bをエッチングする際に、フィールド酸化膜2も同時にエッチングされ、フィールド酸化膜2と素子領域3との第2の境界P2は、第3の境界P3の位置まで後退する。
その後、ホトレジスト17を回転塗布法により全面に形成し、所定のホトマスクを用いて素子領域3とフィールド酸化膜2の境界で第1拡散領域7と接続する領域が開口するようにパターニングする。さらにその後、ホトレジストをマスクとして導電型がN型の不純物である砒素(As)をイオン注入量1×1015atoms/cm2程度の条件で添加し、素子領域3とフィールド酸化膜2との境界で、第1拡散領域7と接続する領域に第3不純物領域15を形成する。第2不純物領域13と第3不純物領域15との境界は、素子領域3におけるホトレジスト17の端部となる。その後、図示しないが、ホトレジスト17は除去する。
その後、ホトレジスト17を回転塗布法により全面に形成し、所定のホトマスクを用いて素子領域3とフィールド酸化膜2の境界で第1拡散領域7と接続する領域が開口するようにパターニングする。さらにその後、ホトレジストをマスクとして導電型がN型の不純物である砒素(As)をイオン注入量1×1015atoms/cm2程度の条件で添加し、素子領域3とフィールド酸化膜2との境界で、第1拡散領域7と接続する領域に第3不純物領域15を形成する。第2不純物領域13と第3不純物領域15との境界は、素子領域3におけるホトレジスト17の端部となる。その後、図示しないが、ホトレジスト17は除去する。
次に、図16に示すように、第2不純物領域13および第3不純物領域15を活性化させる為、酸化拡散炉を用いる窒素雰囲気中での温度800℃のアニール処理を行なう。このアニール処理により、第2不純物領域13および第3不純物領域15の不純物は活性化すると同時に拡散し、それぞれ第2拡散領域8および第3拡散領域16を形成する。
以後の工程は、本発明の実施例1の半導体装置の製造方法と同一であるので説明を省略する。
以上の説明から明らかなように、本発明の半導体装置は、第1サイドウォールスペーサ6aと第2サイドウォールスペーサ6bとを備えるサイドウォール構造のゲート電極5と、第1拡散領域7と第2拡散領域8とを備えるLDD構造のソース・ドレイン領域と、サリサイド構造とを有するMIS型半導体装置であって、フィールド酸化膜2と素子領域3との境界領域に、第1拡散領域7もしくは第2拡散領域8と接続する第3拡散領域16を備える。
第1拡散領域7と第2拡散領域8と第3拡散領域16とは同一導電型であり、第3拡散領域16を設けることにより、ソース・ドレイン領域の表面に形成される高融点金属シリサイド層9をその拡散領域内に確実に設けることが可能となる。
このことから、素子領域3とフィールド酸化膜2との境界領域にて、高融点金属シリサイド層9と半導体基板1とが直接接続されたり、高融点金属シリサイド層9と半導体基板1との距離が不十分となることは回避され、MIS型半導体装置はドレインにおけるリーク電流のない良好な電気特性を得ることができる。
本発明の半導体装置は、短チャネル効果の防止を図るLDD構造と、配線抵抗などの低減を図るサリサイド構造とを両立して備えることができる。複雑・多機能化した電子機器用の半導体装置には、微細化と共に高速動作が要求されるため、本発明の半導体装置は、好適である。
1 半導体基板
2 フィールド酸化膜
3 素子領域
4 ゲート絶縁膜
5 ゲート電極
6 サイドウォールスペーサ
6a 第1サイドウォールスペーサ
6b 第2サイドウォールスペーサ
7 第1拡散領域
8 第2拡散領域
9 高融点金属シリサイド層
10 チャネル領域
11 第1不純物領域
12 シリコン酸化膜層
12a 第1シリコン酸化膜層
12b 第2シリコン酸化膜層
13 第2不純物領域
14 チタン層
15 第3不純物領域
16 第3拡散領域
17 ホトレジスト
18 後退部
2 フィールド酸化膜
3 素子領域
4 ゲート絶縁膜
5 ゲート電極
6 サイドウォールスペーサ
6a 第1サイドウォールスペーサ
6b 第2サイドウォールスペーサ
7 第1拡散領域
8 第2拡散領域
9 高融点金属シリサイド層
10 チャネル領域
11 第1不純物領域
12 シリコン酸化膜層
12a 第1シリコン酸化膜層
12b 第2シリコン酸化膜層
13 第2不純物領域
14 チタン層
15 第3不純物領域
16 第3拡散領域
17 ホトレジスト
18 後退部
Claims (4)
- 第1サイドウォールスペーサと第2サイドウォールスペーサとを備えるサイドウォール構造のゲート電極と、第1拡散領域と第2拡散領域とを備えるLDD構造のソース・ドレイン領域と、サリサイド構造とを有するMIS型半導体装置であって、
前記MIS型半導体装置は、半導体基板に形成する素子領域に設け、該素子領域の周囲を取り囲むようにフィールド酸化膜を有し、
前記素子領域と前記フィールド酸化膜との境界領域に設け、前記第1拡散領域もしくは前記第2拡散領域と接続する第3拡散領域を有することを特徴とするMIS型半導体装置。 - 前記第1拡散領域と前記第2拡散領域と前記第3拡散領域とは同一導電型であり、前記第1拡散領域の不純物濃度は、第2拡散領域および第3拡散領域より低く、前記第3拡散領域の不純物濃度は、前記第2拡散領域と同一もしくは低いことを特徴とする請求項1に記載のMIS型半導体装置。
- 前記ゲート電極と前記第1サイドウォールスペーサとの境界の位置と、前記第1拡散領域と前記第2拡散領域との境界の位置とがほぼ一致していることを特徴とする請求項1または2に記載のMIS型半導体装置。
- 第1導電型の半導体基板に周囲にフィールド酸化膜を形成し、選択的に素子領域を設ける工程と、
前記素子領域にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記素子領域に第2導電型の不純物を導入し第1不純物領域を形成し、前記ゲート電極の側壁に前記第1サイドウォールスペーサを形成し、前記第1サイドウォールスペーサをマスクとして前記素子領域に第2導電型の不純物を導入し第2不純物領域を形成し、
前記第1サイドウォールスペーサの側壁に前記第2サイドウォールスペーサを形成する工程と、
前記素子領域と前記フィールド酸化膜との境界領域に、前記第1不純物領域もしくは前記第2不純物領域と接続する第2導電型の不純物を導入し第3不純物領域を形成する工程と、
前記第1不純物領域と前記第2不純物領域との境界を、前記ゲート電極と前記第1サイドウォールスペーサとの境界にほぼ一致する位置まで拡散させるとともに、導入した不純物を活性化させ第1拡散領域と第2拡散領域とを備えるソース・ドレイン領域と第3拡散領域とを形成する熱拡散処理工程と、
前記素子領域と前記ゲート電極との表面に高融点金属シリサイド層を形成する工程と を有することを特徴とするMIS型半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004260433A JP2006080175A (ja) | 2004-09-08 | 2004-09-08 | 半導体装置およびその製造方法 |
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ID=36159403
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JP2004260433A Pending JP2006080175A (ja) | 2004-09-08 | 2004-09-08 | 半導体装置およびその製造方法 |
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JP (1) | JP2006080175A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2010010309A (ja) * | 2008-06-25 | 2010-01-14 | Fujitsu Microelectronics Ltd | 半導体装置及び半導体装置の製造方法 |
-
2004
- 2004-09-08 JP JP2004260433A patent/JP2006080175A/ja active Pending
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