KR20060078921A - 이중 ｌｄｄ형 ｍｏｓ 트랜지스터 및 그의 제조 방법 - Google Patents
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Abstract
이중 LDD형 MOS 트랜지스터 및 그의 제조 방법을 개시한다. 본 방법은, 반도체 기판 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 마스크로 하여 불순물을 이온 주입하고 열처리하여 제1 LDD 영역을 형성하는 단계, 상기 게이트 전극의 양 측벽에 제1 스페이서를 형성하는 단계, 상기 게이트 전극 및 제1 스페이서를 마스크로 하여 불순물을 이온 주입하고 열처리하여 제2 LDD 영역을 형성하는 단계, 상기 게이트 전극 및 상기 제1 스페이서의 양 측벽에 제2 스페이서를 형성하는 단계 및 상기 게이트 전극, 상기 제1 스페이서 및 상기 제2 스페이서를 마스크로 하여 불순물을 이온 주입하고 열처리하여 소스-드레인 확산 영역을 형성하는 단계;를 포함한다. 그리하여, MOS 트랜지스터 제조시 이중 LDD 구조를 형성함으로써 LDD 형성시 불순물이 게이트의 하부 영역으로 측면 확산되는 것을 보다 효과적으로 방지할 수 있다.
Description
도 1은 종래의 스페이서 및 LDD 구조를 갖는 MOS 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 2는 종래의 MOS 트랜지스터의 제조 방법에 의하는 경우 게이트 및 게이트 사이의 간격이 좁아서 소스/드레인 영역에 샐리사이드층을 형성할 때 발생하는 공간 부족 문제를 설명하기 위한 개요도이다.
도 3은 본 발명에 따른 이중 LDD형 MOS 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
본 발명은 MOS 트랜지스터 반도체 소자의 제조 기술에 관한 것으로서, 보다 자세하게는, 이중 LDD 구조를 갖는 MOS 트랜지스터 및 이를 제조하는 방법에 관한 것이다.
반도체 집적 회로의 제조에 있어서, 개발 초기에는 1 ~ 2 mm 크기의 실리콘 다이(die)에 한 개의 트랜지스터를 제작하였으나, 오늘날에는 20 mm ×20 mm 크기 위에 수백만 개의 단위 소자들을 집적하기에 이르렀다. 이러한 집적 회로를 제조하기 위하여 단위 트랜지스터의 크기를 최소 크기로 설계하게 되는데, 이를 구현하기 위하여 다양한 공정 기술들이 개발되고 있다.
집적 회로를 구성하는 단위 트랜지스터의 스케일 다운(Scale Down)에 따라 소스-드레인 확산 영역에서의 확산 정도가 높고 큰 곡률을 가지는 매우 얇은 접합의 기판이 요구된다. 이와 같이, 불순물의 농도 구배가 급격한 드레인-기판의 접합에서는 핫 캐리어(Hot Carrier)로 인한 임팩트 이온화(Impact Ionization) 현상이 유발된다. 이 문제를 해결하기 위하여 LDD(Lightly Doped Drain) 구조가 개발되었다. LDD 구조는 다결정 실리콘 게이트의 경계를 정한 뒤, N형 불순물 주입을 사용하여 채널의 연장을 확정 짓는 LDD 연장선을 형성함으로써 이루어진다.
한편, 트랜지스터의 게이트 전극 및 소스-드레인 확산 영역을 형성한 후에는 이를 외부와 전기적으로 연결하기 위하여 금속 배선과의 컨택(Contact)을 형성하게 되는데, 트랜지스터의 스케일 다운에 따라 형성된 얇은 다결정 실리콘 게이트 및 옅은 소스-드레인 확산 영역의 면저항은 모두 10 ~ 20 ohms/square 이하로 줄어들 수 없게 된다. 이 때문에 상호접속 매개체로서의 유용성이 크게 줄어들게 된다.
이러한 문제를 해결하고 상호 접속을 향상시키기 위한 방안으로서, 게이트 또는 소스-드레인 영역의 실리콘 위에 낮은 비저항값을 가지는 실리사이드(Silicide)를 형성하는 방법이 개발되었다. 특히, 트랜지스터의 게이트와 소스-드레인 영역 위에 실리사이드를 동시에 형성하는 공정을 샐리사이드(Salicide) 공정이라고 한다. 이러한 샐리사이드 공정을 통하여, 소스-드레인과 게이트 사이에 생겨날 수 있는 겹침으로 인한 기생 커패시턴스를 없앨 수 있고, 금속과 소스-드레인의 접촉 면적이 증가하여 접촉 저항 및 소스-드레인 내부 저항을 줄일 수 있다.
도 1을 참조하여, 종래 반도체 소자의 LDD 및 샐리사이드의 형성 방법을 설명하면 다음과 같다.
먼저, 트랜지스터가 형성되는 활성 영역에서, 기판(10) 위에 게이트 산화물(20) 및 다결정 실리콘(30)을 차례로 형성한 후, 포토리소그래피 및 에칭 공정에 의해 게이트 전극이 형성될 영역만 패터닝함으로써 도 1a와 같은 형태를 얻는다.
다음으로, 도 1a에서 형성된 다결정 실리콘 게이트(30)를 마스크로 하여 기판(10)과 반대 도전형을 갖는 저농도의 불순물을 저에너지로 이온 주입하고 열처리함으로써 LDD 영역(22a)을 형성한다.(도 1b 참조)
위와 같이 LDD 영역(22a)을 형성한 후에는, 기판(10)의 전면에 걸쳐 저압 화학 기상 증착법(LPCVD)으로 산화막을 형성한 후 게이트(30)의 측벽 부분의 산화막만을 남기고 식각하여 제거한다. 이렇게 게이트(30)의 측벽 부분에 남겨진 산화막은 스페이서(Spacer; 32)로서 후술하는 샐리사이드 공정에서 게이트 및 소스/드레인 확산 영역 사이의 단락을 방지하는 역할을 하게 된다. 도 1c에는 스페이서(32)가 형성된 상태를 도시하였다.
계속하여, 도 1d에서 보듯이, 다결정 실리콘 게이트(30) 및 스페이서(32)를 마스크로 하여 불순물을 이온 주입 및 열처리함으로써 고농도의 소스/드레인 확산 영역(22b)을 형성한다. 다음으로, 실리콘 또는 다결정 실리콘과 반응하여 샐리사이드를 형성하는 코발트(Co) 또는 티타늄(Ti) 등의 금속을 기판(10)의 전면에 증착한다. 그 후, 소결공정을 통해 다결정 실리콘 게이트의 상면 및 소스/드레인 확산 영역에서의 실리콘 기판 상면에서 샐리사이드층을 형성한 후, 반응하지 않은 금속을 선택적 에칭에 의해 제거한다. 이렇게 형성된 자기 정돈되는 실리사이드를 샐리사이드라고 한다. 도 1e에는 다결정 실리콘 게이트(30) 및 소스/드레인 확산 영역에 각각 샐리사이드층(24a, 24b)이 형성된 상태를 도시하였다.
그러나, 상술한 반도체 소자의 제조 방법에는 다음과 같은 문제점이 있다.
첫째, 회로의 집적도가 증가함에 따라 단위 트랜지스터 소자가 서로 인접하게 형성되는데, 이 때 트랜지스터의 게이트 전극이 서로 인접하게 배치됨에 따라 게이트 사이의 간격이 매우 좁아지게 된다. 따라서, 산화물 스페이서(32)가 형성된 게이트 사이의 소드/드레인 확산 영역의 노출 면적이 좁아지게 된다. 다시 말해서, 도 2에서 보듯이, 소스/드레인 확산 영역에서는 샐리사이드가 형성되는 면적이 매우 좁게 된다. 그리하여, 소스/드레인 확산 영역에서는 컨택을 형성할 여유 공간이 부족하게 되고 또한 샐리사이드가 잘 형성되지 않으므로 면저항이 증가하는 문제가 야기된다.
둘째, LDD 형성시 불순물의 측면 확산을 방지하기 위하여 옅은 접합을 형성해야 하는데, 트랜지스터 소자의 스케일 다운에 따라 게이트의 폭이 작게 설계되면 단채널 효과(Short Channel Effect)가 심각해진다. 다시 말해서, 게이트의 폭이 작아짐에 따라 LDD 영역의 깊이, 불순물의 농도 등을 제어하는 것이 어렵게 되고, 그리하여 게이트 측으로의 불순물의 측면 확산을 제어하는 것이 어렵게 된다. 따라서, 게이트와 드레인이 겹치는 영역이 발생하게 되고, 이렇게 게이트와 드레인의 중첩 영역이 증가하게 되면 그에 따라 저항 및 기생 커패시턴스의 크기가 증가하게 된다.
본 발명의 목적은, MOS 트랜지스터를 구현함에 있어서 이중 LDD 구조를 형성함으로써 LDD 형성시 불순물이 게이트의 하부 영역으로 측면 확산되는 것을 보다 효과적으로 방지할 수 있는 이중 LDD형 트랜지스터 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은, 이중 LDD형 트랜지스터의 제조 시에 사용되는 제2 스페이서를 제거하여 설계상 허용되는 최대 크기의 게이트 폭을 확보할 수 있으며, 또한 게이트 및 소스/드레인 영역에 샐리사이드를 형성하기 위한 영역을 최대한 확보할 수 있는 이중 LDD형 트랜지스터의 제조 방법을 제공하는 것이다.
상술한 목적을 달성하기 위한 본 발명에 따른 이중 LDD형 MOS 트랜지스터의 제조 방법은, 반도체 기판 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극을 마스크로 하여 불순물을 이온 주입하고 열처리하여 제1 LDD 영역을 형성하는 단계, 상기 게이트 전극의 양 측벽에 제1 스페이서를 형성하는 단계, 상기 게이트 전극 및 제1 스페이서를 마스크로 하여 불순물을 이온 주입하고 열처리하여 제2 LDD 영 역을 형성하는 단계, 상기 게이트 전극 및 상기 제1 스페이서의 양 측벽에 제2 스페이서를 형성하는 단계 및 상기 게이트 전극, 상기 제1 스페이서 및 상기 제2 스페이서를 마스크로 하여 불순물을 이온 주입하고 열처리하여 소스-드레인 확산 영역을 형성하는 단계;를 포함한다. 여기서, 제1 스페이서는 실리콘 산화물로 형성되고, 제2 스페이서는 실리콘 질화물로 형성되는 것이 바람직하다.
또한, 본 발명에 따른 이중 LDD형 MOS 트랜지스터의 제조 방법은, 상기 소스-드레인 확산 영역을 형성한 후 상기 제2 스페이서를 선택적 에칭에 의해 제거하는 단계, 상기 반도체 기판 위에 샐리사이드용 금속을 형성하고 소결함으로써 상기 게이트 전극 위 및 상기 소스/드레인 확산 영역 위에 각각 샐리사이드층을 형성하는 단계;를 더 포함할 수 있다.
나아가, 본 발명은 상술한 이중 LDD형 MOS 트랜지스터의 제조 방법에 의하여 제조된 트랜지스터 소자로서, 제1 LDD 영역 및 제2 LDD 영역이 형성된 이중 LDD형 MOS 트랜지스터를 제공한다.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 이중 LDD형 MOS 트랜지스터 및 그의 제조 방법을 바람직한 실시예를 예시하여 설명하기로 한다.
먼저, 트랜지스터가 형성되는 활성 영역에서, 기판(10) 상에 게이트 산화물(20) 및 다결정 실리콘(30)을 차례로 형성한 후 포토리소그래피 및 에칭 공정에 의해 게이트 전극을 형성한다. 이는 앞에서 설명한 도 1a와 같다.
다음으로, 다결정 실리콘 게이트(30)를 마스크로 하여 기판(10)과 반대 도전형을 갖는 저농도의 불순물을 저에너지로 이온 주입하고 열처리함으로써 제1 LDD 영역(40a)을 형성한다.(도 3a 참조) 여기서, 제1 LDD 영역을 형성하기 위한 이온 주입 및 열처리 공정을 포함하여 제1 LDD 임플란트 공정이라 칭한다. 제1 LDD 임플란트 공정은 저농도의 불순물 주입으로 게이트 영역과의 오버랩(Overlap)을 형성하기 위한 것이다.
위와 같이 제1 LDD 영역(40a)을 형성한 후에는, 기판(10)의 전면에 걸쳐 저압 화학 기상 증착법(LPCVD)으로 산화막을 형성한 후 게이트(30)의 측벽 부분의 산화막만을 남기고 식각하여 제거한다. 이렇게 게이트(30)의 측벽 부분에 남겨진 산화막은 제1 스페이서(Spacer; 32a)로서 후술하는 샐리사이드 공정에서 게이트 및 소스/드레인 확산 영역 사이의 단락을 방지하는 역할을 하게 된다. 제1 스페이서(32a)는 실리콘 산화물로 형성되는 것이 바람직하고, 게이트 및 소스/드레인 확산 영역 사이의 단락을 방지하기 위한 최소의 두께로 형성되는 것이 바람직하다. 이렇게 형성된 제1 스페이스(32a)를 도 3b에 나타내었다.
그 후, 도 3c에서 보듯이, 다결정 실리콘 게이트(30) 및 제1 스페이서(32a)를 마스크로 하여 불순물을 이온 주입 및 열처리하는 제2 LDD 임플란트 공정을 실시한다. 여기서, 제2 LDD 임플란트 공정은 앞에서 설명한 제1 LDD 임플란트 공정에서와 동일한 도전형의 불순물을 저농도의 이온 주입에 의해 실시한다. 다만, 제2 LDD 임플란트 공정에 의하여 충분한 깊이의 제2 LDD 영역(40b)을 형성한다. 종래에는 LDD 영역(도 1b 참조)의 형성시에 측면 확산을 고려하여 얕은 깊이의 LDD를 형성하여야 했지만, 본 발명에 의하면, 제1 LDD 임플란트 공정에 의하여 측면 확산의 경계가 확정되었으므로 충분한 깊이의 제2 LDD 영역(40b)을 형성하는 것이 가능하게 된다.
다음으로, 제1 LDD 영역(40a) 및 제2 LDD 영역(40b)를 형성한 후, 기판(10)의 전면에 실리콘 질화막을 증착한 후 포토리소그래피 및 에칭 공정을 통해 게이트(30) 및 제1 스페이서(32a)의 양측벽에 제2 스페이서(32b)를 형성한다.(도 3d 참조) 여기의 제2 스페이서(32b)는 소스/드레인 확산 영역을 이온 주입 공정에 의해 형성할 때 이온 주입에 대한 마스크로서 역할을 하게 된다. 즉, 도 3e에서 보듯이, 다결정 실리콘 게이트(30), 제1 스페이서(32a) 및 제2 스페이서(32b)를 마스크로 하여 불순물을 이온 주입 및 열처리함으로써 고농도의 소스/드레인 확산 영역(40c)을 형성한다.
소스/드레인 확산 영역(40c)을 형성한 후에는 게이트(30)의 측벽에 형성된 제2 스페이서(32b)를 선택적 에칭에 의해 제거한다.(도 3f 참조) 이는 소스/드레인 영역에 샐리사이드를 형성할 영역을 확보하기 위한 것으로서, 게이트 및 소스/드레인 확산 영역 사이의 단락은 제1 스페이서에 의해 충분히 억제할 수 있게 된다.
그 후, 도 3g에서 보듯이, 실리콘 또는 다결정 실리콘과 반응하여 샐리사이드를 형성하는 코발트(Co) 또는 티타늄(Ti) 등의 샐리사이드용 금속을 기판(10)의 전면에 증착하고, 소결 공정을 통해 다결정 실리콘 게이트의 상면 및 소스/드레인 확산 영역에서의 실리콘 기판 상면에서 샐리사이드층(24a, 24b)을 형성한 후, 반응하지 않은 금속을 선택적 에칭에 의해 제거한다. 여기서, 제2 스페이서(32b)가 차지하고 있던 영역을 점선으로 표시하였다. 도 2g를 통해 알 수 있듯이, 제 2 스페 이서(32b)가 점유하고 있던 영역을 제거함으로써 소스/드레인 영역에서의 샐리사이드 형성 영역을 충분히 확보할 수 있게 된다. 그리하여, 소스/드레인 영역에서의 저항을 줄일 수 있고 궁극적으로는 트랜지스터의 성능 향상을 꾀할 수 있다.
본 발명에 따르면, MOS 트랜지스터에 이중 LDD 구조를 형성함으로써 LDD 형성시 불순물이 게이트 하부 영역으로 측면 확산되는 것을 보다 효과적으로 방지할 수 있다. 즉, 제1 LDD 임플란트로 게이트와의 오버랩을 형성하고 제2 LDD 임플란트로 불순물의 측면 확산에 대한 염려없이 고농도의 깊은 LDD 연장(Extention)이 가능하다. 따라서, 소스/드레인 영역에서 포화 전류 증가, 단채널 효과 향상 및 기생 캐패시턴스 감소 등의 효과를 얻을 수 있으며, 집적 회로를 구성하는 트랜지스터 소자의 스케일 다운을 가속화할 수 있다.
또한, 본 발명의 이중 LDD형 MOS 트랜지스터의 제조 방법에 의하면, 비교적 얇게 형성된 제1 스페이서 및 비교적 두껍게 형성된 제2 스페이서를 사용하게 되는데, 나중에 형성한 제2 스페이서를 제거함으로써 게이트 및 게이트 사이의 확산 영역에서 샐리사이드를 형성하기 위한 여유 공간을 충분히 확보할 수 있다. 즉, 게이트의 측벽에 형성된 스페이서를 최소의 크기만을 남겨두고 제거함으로써, 트랜지스터 소자의 스케일 다운시에도 최대 폭의 게이트 전극을 형성할 수 있으므로 설계상의 자유도가 증가한다. 또한 게이트 및 게이트 사이에 보다 넓어진 샐리사이드 형성 영역을 확보하여 소스/드레인 영역에 샐리사이드층을 보다 안정적으로 형성할 수 있으므로 저항을 감소시킬 수 있고 궁극적으로는 트랜지스터 소자의 성능을 향 상시킬 수 있다.
지금까지 본 발명의 바람직한 실시예에 대하여 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로, 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
Claims (5)
- 반도체 기판 위에 게이트 전극을 형성하는 단계;상기 게이트 전극을 마스크로 하여 불순물을 이온 주입하고 열처리하여 제1 LDD 영역을 형성하는 단계;상기 게이트 전극의 양 측벽에 제1 스페이서를 형성하는 단계;상기 게이트 전극 및 제1 스페이서를 마스크로 하여 불순물을 이온 주입하고 열처리하여 제2 LDD 영역을 형성하는 단계;상기 게이트 전극 및 상기 제1 스페이서의 양 측벽에 제2 스페이서를 형성하는 단계;상기 게이트 전극, 상기 제1 스페이서 및 상기 제2 스페이서를 마스크로 하여 불순물을 이온 주입하고 열처리하여 소스-드레인 확산 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 이중 LDD형 MOS 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 제1 스페이서는 실리콘 산화물로 형성된 것을 특징으로 하는 이중 LDD형 MOS 트랜지스터의 제조 방법.
- 제 1 항에 있어서,상기 제2 스페이서는 실리콘 질화물로 형성된 것을 특징으로 하는 이중 LDD 형 MOS 트랜지스터의 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 소스-드레인 확산 영역을 형성한 후 상기 제2 스페이서를 선택적 에칭에 의해 제거하는 단계;상기 반도체 기판 위에 샐리사이드용 금속을 형성하고 소결함으로써 상기 게이트 전극 위 및 상기 소스/드레인 확산 영역 위에 각각 샐리사이드층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 이중 LDD형 MOS 트랜지스터의 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 따른 제조 방법에 의하여 제1 LDD 영역 및 제2 LDD 영역이 형성된 이중 LDD형 MOS 트랜지스터.
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