JP2006032495A - 固体撮像素子及びその製造方法、半導体装置の製造方法 - Google Patents
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Abstract
【課題】 接着剤層の硬化によって生じる応力の影響を抑えることができる固体撮像素子の製造方法を提供する。
【解決手段】 半導体基体4内に光電変換素子6が形成され、半導体基体4の表面側に、絶縁層8中に配線層9を有する配線部が形成され、光電変換素子6に、半導体基体4の裏面側より光が照射される構成の固体撮像素子1を製造する方法であって、半導体基体4内に光電変換素子6を形成する工程と、配線層9と配線層を覆う絶縁層8とを形成する工程と、エッチングにより、半導体基体4の、光電変換素子6が形成されている部分を分割する工程と、配線部のさらに表面側に、接着剤層17を介して支持基板18を貼り合わせる工程とを有するようにする。
【選択図】 図5
【解決手段】 半導体基体4内に光電変換素子6が形成され、半導体基体4の表面側に、絶縁層8中に配線層9を有する配線部が形成され、光電変換素子6に、半導体基体4の裏面側より光が照射される構成の固体撮像素子1を製造する方法であって、半導体基体4内に光電変換素子6を形成する工程と、配線層9と配線層を覆う絶縁層8とを形成する工程と、エッチングにより、半導体基体4の、光電変換素子6が形成されている部分を分割する工程と、配線部のさらに表面側に、接着剤層17を介して支持基板18を貼り合わせる工程とを有するようにする。
【選択図】 図5
Description
本発明は、固体撮像素子及びその製造方法、半導体装置の製造方法に関する。
従来、固体撮像素子では、半導体基体の表面側に、光電変換素子、読み出し電極等の電極層、さらにはカラーフィルタ又はオンチップレンズ等が形成され、この表面側より光を入射させて撮像を行う構成となっている。
ところで、このような構成(いわゆる表面照射型)の固体撮像素子の場合、表面側に形成された電極層等で入射光が吸収、あるいは反射されてしまい、入射光に対する光電変換効率が低く、感度の低下が問題となっている。
そこで、近年、このような問題を解決する構成として、半導体基体の表面側に光電変換素子や読み出し電極等の電極層を形成し、半導体基体の裏面側にカラーフィルタ又はオンチップレンズ等を形成し、半導体基体の裏面側より光を入射させて撮像できるようにすることで、受光のための開口率を高くし、また、入射光の吸収、あるいは反射を抑えるようにした、いわゆる裏面照射型の固体撮像素子が用いられてきている(例えば特許文献1参照)。
ところで、上述した裏面照射型の固体撮像素子では、半導体基体の裏面側より入射光を得るために、半導体基体の表面側に、光電変換素子や読み出し電極等の電極層を形成した後、半導体基体の裏面側を薄くする必要がある。
しかしながら、半導体基体の裏面側を薄くすると、基体固有のストレスのために平坦性が得られず、機械的にも弱くなる。
そこで、このような問題を解決する1つの方法として、半導体基体の裏面側を薄くする前に、半導体基体に支持基板を貼り合わせることが考えられる。
そこで、このような問題を解決する1つの方法として、半導体基体の裏面側を薄くする前に、半導体基体に支持基板を貼り合わせることが考えられる。
ここで、この方法により、裏面照射型の固体撮像素子を製造する工程を、図12〜図13を参照して説明する。
先ず、図12Aに示すように、例えばシリコン基板52上に、埋め込み酸化膜(所謂BOX層)53を介して、単結晶シリコン層(所謂SOI層)54が形成されたSOI基板55を用意する。
先ず、図12Aに示すように、例えばシリコン基板52上に、埋め込み酸化膜(所謂BOX層)53を介して、単結晶シリコン層(所謂SOI層)54が形成されたSOI基板55を用意する。
次に、SOI基板55の単結晶シリコン層54内の所定の位置に光電変換素子56を形成する。
そして、単結晶シリコン層54上の所定の位置に絶縁膜(図示せず)を介して、ゲート電極57と対のソース領域及びドレイン領域からなるMOS型のトランジスタTr1を形成して、図12Bに示す状態にする。なお、トランジスタTr1のソース領域及びドレイン領域、またチャネル領域は、図示しないが、単結晶シリコン層54中の所定の位置に形成する。
そして、単結晶シリコン層54上の所定の位置に絶縁膜(図示せず)を介して、ゲート電極57と対のソース領域及びドレイン領域からなるMOS型のトランジスタTr1を形成して、図12Bに示す状態にする。なお、トランジスタTr1のソース領域及びドレイン領域、またチャネル領域は、図示しないが、単結晶シリコン層54中の所定の位置に形成する。
次に、図12Cに示すように、単結晶シリコン層54上のMOS型のトランジスタTr1と対応する位置に、絶縁層58を介して多層の配線層59(591,592,593)を形成する。
次に、図13Dに示すように、絶縁層58上に接着剤層60を塗布して支持基板61を貼り合わせる。なお、支持基板61を貼り合わせる前に、絶縁層58を平坦化する。
次に、上下を反転させることにより、SOI基板55の裏面側、すなわちシリコン基板52が露出された状態にする。
そして、露出されたシリコン基板52、埋め込み酸化膜53を除去することにより、図13Eに示すように、単結晶シリコン層54が露出された状態にする。
そして、露出されたシリコン基板52、埋め込み酸化膜53を除去することにより、図13Eに示すように、単結晶シリコン層54が露出された状態にする。
この後は、図示しないが、単結晶シリコン層の裏面側に、絶縁膜、反射防止膜、平坦化膜等を形成し、光電変換素子に対応する部分に、カラーフィルタを介してオンチップマイクロレンズを形成する。
このようにして、裏面照射型のCMOS型の固体撮像素子を製造することができる。
なお、接着剤層60により支持基板61を貼り合わせる工程では、例えば、400℃以上の高温の熱処理を行うことにより密着性を良好にすることや、例えば、先に形成されたトランジスタTr1等の回路素子や配線層59の特性劣化温度以下の熱処理により、回路素子や配線層59の特性に影響を与えないで密着性を向上することが考えられる。
また、接着剤層60としては、貼り合わせ工程以降の成膜工程や熱処理工程において、熱ストレスが加えられても軟化しない材料や、内部からガスが発生しない材料を用いるとよい。さらに、接着剤層60として、平坦性に優れ、埋め込み性の良い、例えば熱硬化型の有機塗布膜を用いてもよい。
また、接着剤層60としては、貼り合わせ工程以降の成膜工程や熱処理工程において、熱ストレスが加えられても軟化しない材料や、内部からガスが発生しない材料を用いるとよい。さらに、接着剤層60として、平坦性に優れ、埋め込み性の良い、例えば熱硬化型の有機塗布膜を用いてもよい。
ところで、貼り合わせ工程を行った後に、接着剤層60が絶縁層58や単結晶シリコン層54等の薄膜基板に応力(ストレス)を与えたまま硬化してしまう場合がある。そして、このように応力が与えられた状態で、SOI基板55を裏面側から薄くすると、応力の開放により単結晶シリコン層54等が歪んでしまう問題が生じる。
すなわち、絶縁層58の表面と支持基板61との貼り合わせのように、貼り合わせ面積が大きい場合では、その分接着剤層60が薄膜基板側に与える応力が大きくなっている。そして、このような状態において、図13D〜図13Eに示したように、支持基板52及び埋め込み酸化膜53を除去すると、膜厚の厚い支持基板52等で支えられていた応力が開放され、この応力が膜厚の薄い単結晶シリコン層54等にかかり、単結晶シリコン層54が歪んでしまう。
この場合、単結晶シリコン層54内に形成された光電変換素子56の電気的特性が変動してしまう。また、応力のかかり具合が単結晶シリコン層54内で変動するために、光電変換素子56の電気的特性が安定しない。
この場合、単結晶シリコン層54内に形成された光電変換素子56の電気的特性が変動してしまう。また、応力のかかり具合が単結晶シリコン層54内で変動するために、光電変換素子56の電気的特性が安定しない。
また、接着剤層60と絶縁層58との間や接着剤層60と支持基板61との間では、熱膨張率に差があるので、貼り合わせ工程以降の成膜工程や熱処理工程において、絶縁層58と支持基板61との間で剥がれや反りの問題が発生してしまう。
また、絶縁層58と支持基板61との間の接着強度(密着強度)が弱い場合は、貼り合わせ界面に空孔やボイド等が形成されてしまうことがある。これら空孔やボイドの発生によって貼り合わせ面で剥離が生じた場合は、単結晶シリコン層54の裏面側の平坦性が得られず、単結晶シリコン層4の裏面側に対して露光工程を行うことができなくなる等の問題が生じる。
また、例えば、チップ状態にダイシングする工程の際に、支持基板61から絶縁層58が剥がれてしまい、所望のデバイス特性を得ることができない。
また、例えば、チップ状態にダイシングする工程の際に、支持基板61から絶縁層58が剥がれてしまい、所望のデバイス特性を得ることができない。
なお、上述の説明では、複数の層から形成されたSOI基板55から、固体撮像素子を製造する場合を挙げて説明を行ったが、例えば、単層のシリコン基板から上述した構成の固体撮像素子を製造する場合においても同様の問題が生じる。
また、これ以外にも、例えば、半導体装置を製造する場合においても同様の問題が生じることが考えられる。
すなわち、半導体装置においては、近年の素子の微細化に伴う高集積化により、トランジスタの使用ゲート数が大幅に増加し、論理回路のセル間、また、マイクロ機能のブロック間を結合する配線層のレイアウトが複雑化している。配線層は、上記セル間またはブロック間を最短距離や等距離で結ぶことが望ましいが、レイアウトの都合により、このように結ぶことが困難となってきている。
そこで、このような問題を解決するために、基板の表面側のみならず、基板の裏面側にも配線層を形成した構成が提案されている。
そこで、このような問題を解決するために、基板の表面側のみならず、基板の裏面側にも配線層を形成した構成が提案されている。
しかし、この構成の半導体装置を製造する場合においても、上述した構成の固体撮像素子を製造する場合と同様に、半導体基体の表面側にトランジスタ等の回路素子や配線層を形成し、絶縁層上に接着剤層を介して支持基板を貼り合わせた後、半導体基体を裏面側から薄くすることが考えられる。
したがって、このような場合においても、上述した裏面照射型の固体撮像素子を製造する場合と同様の問題が生じる。
したがって、このような場合においても、上述した裏面照射型の固体撮像素子を製造する場合と同様の問題が生じる。
上述した点に鑑み、本発明は、接着剤層の硬化によって生じる応力の影響を抑えることができる固体撮像素子及びその製造方法、半導体装置の製造方法を提供するものである。
本発明に係る固体撮像素子の製造方法は、半導体基体内に光電変換素子が形成され、半導体基体の表面側に、絶縁層中に配線層を有する配線部が形成され、光電変換素子に、半導体基体の裏面側より光が照射される構成の固体撮像素子を製造する方法であって、半導体基体内に光電変換素子を形成する工程と、配線層とこの配線層を覆う絶縁層とを形成する工程と、エッチングにより、半導体基体の、光電変換素子が形成されている部分を分割する工程と、配線部のさらに表面側に、接着剤層を介して支持基板を貼り合わせる工程とを有するようにする。
本発明に係る固体撮像素子の製造方法によれば、半導体基体内に光電変換素子を形成する工程と、配線層とこの配線層を覆う絶縁層とを形成する工程と、エッチングにより、半導体基体の、光電変換素子が形成されている部分を分割する工程と、配線部のさらに表面側に、接着剤層を介して支持基板を貼り合わせる工程とを有するので、エッチングによって、半導体基体の光電変換素子が形成されている部分を分割することにより、接着剤層が硬化して半導体基体に応力がかかっても、応力を分割された各部分に分散させることができる。これにより、例えば、半導体基体を裏面側から薄くしても、半導体基体の光電変換素子が形成された部分に必要以上に応力がかからず、この部分が応力により歪むことを防ぐことができる。
また、エッチングにより、半導体基体の、光電変換素子が形成されている部分を分割した後に、配線部のさらに表面側に、接着剤層を介して支持基板を貼り合わせているので、接着剤層は、配線部の表面だけではなく、分割した各部分の間にも形成される。このため、分割した各部分の間の接着剤層の分、接着面積を大きくすることができるので、支持基板を高い接着強度で貼り合わせることができる。
また、エッチングにより、半導体基体の、光電変換素子が形成されている部分を分割した後に、配線部のさらに表面側に、接着剤層を介して支持基板を貼り合わせているので、接着剤層は、配線部の表面だけではなく、分割した各部分の間にも形成される。このため、分割した各部分の間の接着剤層の分、接着面積を大きくすることができるので、支持基板を高い接着強度で貼り合わせることができる。
本発明に係る固体撮像素子は、半導体基体内に光電変換素子が形成され、半導体基体の表面側に、絶縁層中に配線層を有する配線部が形成され、光電変換素子に、半導体基体の裏面側より光が照射される構成の固体撮像素子であって、配線部のさらに表面側に、接着剤層を介して支持基板が貼り合わされ、絶縁層及び半導体基体の側壁に、シリコン酸化膜、シリコン窒化膜が形成されている構成とする。
本発明に係る固体撮像素子によれば、配線部のさらに表面側に、接着剤層を介して支持基板が貼り合わされ、絶縁層及び半導体基体の側壁に、シリコン酸化膜、シリコン窒化膜が形成されているので、シリコン窒化膜によって、絶縁層内に外部から湿気や水が入り込むことを防ぐことができる。これにより、例えば、絶縁層内に湿気や水が浸透して配線層が影響を受けることを防ぐことができる。
本発明に係る半導体装置の製造方法は、少なくとも、半導体基体内に回路素子が形成され、半導体基体の表面側に、絶縁層中に配線層を有する配線部が形成された半導体装置を製造する方法であって、半導体基体内に回路素子を形成する工程と、配線層とこの配線層を覆う絶縁層とを形成する工程と、エッチングにより、半導体基体の、回路素子が形成されている部分を分割する工程と、配線部のさらに表面側に、接着剤層を介して支持基板を貼り合わせる工程とを有するようにする。
本発明に係る半導体装置の製造方法によれば、半導体基体内に回路素子を形成する工程と、配線層とこの配線層を覆う絶縁層とを形成する工程と、エッチングにより、半導体基体の、回路素子が形成されている部分を分割する工程と、配線部のさらに表面側に、接着剤層を介して支持基板を貼り合わせる工程とを有するので、エッチングによって、半導体基体の回路素子が形成されている部分を分割することにより、接着剤層が硬化して半導体基体に応力がかかっても、応力を分割された各部分に分散させることができる。これにより、例えば、半導体基体を裏面側から薄くしても、半導体基体の回路素子が形成された部分に必要以上に応力がかからず、この部分が応力により歪むことを防ぐことができる。
また、エッチングにより、半導体基体の、回路素子が形成されている部分を分割した後に、配線部のさらに表面側に、接着剤層を介して支持基板を貼り合わせているので、接着剤層は、配線部の表面だけではなく、分割した各部分の間にも形成される。このため、分割した各部分の間の接着剤層の分、接着面積を大きくすることができるので、支持基板を高い接着強度で貼り合わせることができる。
また、エッチングにより、半導体基体の、回路素子が形成されている部分を分割した後に、配線部のさらに表面側に、接着剤層を介して支持基板を貼り合わせているので、接着剤層は、配線部の表面だけではなく、分割した各部分の間にも形成される。このため、分割した各部分の間の接着剤層の分、接着面積を大きくすることができるので、支持基板を高い接着強度で貼り合わせることができる。
本発明に係る固体撮像素子及び半導体装置の製造方法によれば、接着剤層による応力によって、例えば、半導体基体において、光電変換素子や回路素子が形成された部分が歪むことを防ぐことができる。これにより、半導体基体内に形成された光電変換素子や回路素子の特性を安定化させることができる。また、支持基板を高い接着強度で貼り合わせることができるので、配線部と支持基板との間で高い接着強度を確保することができる。
したがって、良好な特性を有し、信頼性の高い固体撮像素子及び半導体装置を製造することができる。
したがって、良好な特性を有し、信頼性の高い固体撮像素子及び半導体装置を製造することができる。
本発明に係る固体撮像素子によれば、シリコン窒化膜により、絶縁層を外部からの湿気や水から保護することができる。
したがって、汚染に強く、安定性が高く、さらには保存性の良好な固体撮像素子を実現することができる。
したがって、汚染に強く、安定性が高く、さらには保存性の良好な固体撮像素子を実現することができる。
以下、図面を参照して、本発明の実施の形態を説明する。
まず、本発明の固体撮像素子の一形態として、裏面照射型の固体撮像素子、例えばCMOS型の固体撮像素子の構成を、図1を参照して説明する。
図1Aは、チップ状態に切断される前のCMOS型の固体撮像素子の撮像領域の拡大断面図を示している。また、図1Bは、図1Aのスクライブライン領域の拡大断面図を示している。
図1Aは、チップ状態に切断される前のCMOS型の固体撮像素子の撮像領域の拡大断面図を示している。また、図1Bは、図1Aのスクライブライン領域の拡大断面図を示している。
CMOS型の固体撮像素子1は、図示しないが、光電変換素子等からなる撮像領域と、この撮像領域の周囲に形成された、複数のトランジスタ等からなる周辺回路領域と、この周辺回路領域の周囲に形成された、内部に形成された電極層に外部よりコンタクト配線が接続されるパッド領域等から構成されている。
撮像領域では、図1Aに示すように、半導体基体(例えば単結晶シリコン層)4内に形成された複数の光電変換素子(フォトダイオード)6と、各光電変換素子6に対応して形成された、例えば複数のMOS型のトランジスタTr1等から構成されている。
なお、撮像領域では、図示しないが、光電変換素子で蓄積された信号電荷を電圧に変換する、フローティングディフュージョン部が形成されている。また、フローティングディフュージョン部で変換された電圧を出力する出力部(出力アンプ)や、フローティングディフュージョン部に蓄積された信号電荷を掃き捨てるリセットゲート部等が形成されている。これらフローティングディフュージョン部、出力部、リセットゲート部は、各光電変換素子に対してそれぞれ形成されている。
なお、撮像領域では、図示しないが、光電変換素子で蓄積された信号電荷を電圧に変換する、フローティングディフュージョン部が形成されている。また、フローティングディフュージョン部で変換された電圧を出力する出力部(出力アンプ)や、フローティングディフュージョン部に蓄積された信号電荷を掃き捨てるリセットゲート部等が形成されている。これらフローティングディフュージョン部、出力部、リセットゲート部は、各光電変換素子に対してそれぞれ形成されている。
複数のMOS型のトランジスタTr1は、単結晶シリコン層4中に形成された対のソース領域及びドレイン領域間の表面側(図中下側)上にゲート絶縁膜を介してゲート電極7が形成された構成である。なお、トランジスタTr1のソース領域及びドレイン領域、またチャネル領域は、図示しないが、単結晶シリコン層4中の所定の位置に形成されている。
単結晶シリコン層4の裏面側(図中上側)には、図示しないが、絶縁膜を介して、例えば反射防止膜や平坦化膜等が形成されている。そして、平坦化膜上の各光電変換素子に対応する位置に、カラーフィルタ又はオンチップレンズが形成されている。
単結晶シリコン層4の表面側には、絶縁層8を介して多層の配線層9(91,92,93)が形成されている。最上層の配線93上には、固体撮像素子の機械的強度を保持するために、接着剤層17を介して支持基板18が貼り合わされている。
本実施の形態において、チップ状態に切断される前の状態では、図1A示すように、絶縁層8及び単結晶シリコン層4において、スクライブライン領域に対応する位置に隙間16が形成されている。そして、絶縁層8の表面と、隙間16内に形成された接着剤層17により、絶縁層8と支持基板18とが貼り合わされている。
接着剤層17は、平坦性に優れたステップ埋め込み性の良い、例えば熱硬化型の有機塗布膜(例えば所謂low−k材料)を用いることができる。
さらに、隙間16内の側壁や絶縁層8の表面には、図1Bに示すように、シリコン酸化膜10及びシリコン窒化膜11が形成されている。シリコン窒化膜11は、後述する製造工程において、ウェットエッチングの際に用いられる薬液に対して選択比が確保されており、絶縁層を保護するはたらきをしている。また、シリコン酸化膜10は、単結晶シリコン層4や絶縁層8に直接シリコン窒化膜11が形成されることを避けるために形成されている。
なお、単結晶シリコン層4において、各隙間16の内側には、すなわち、スクライブライン領域の内側には、図示しないが、アライメントマークが形成されている。
このような構成のCMOS型の固体撮像素子1では、単結晶シリコン層4の裏面側から、図示しないオンチップレンズを通じて光電変換素子6に光が照射される。
そして、本実施の形態の固体撮像素子において、チップ状態に切断された後の状態を図2に示す。
図2に示すように、絶縁層8及び単結晶シリコン層4の側壁に、シリコン酸化膜10、シリコン窒化膜11が形成されている。
すなわち、チップ状態に切断される前の状態(図1B参照)から、図2に示すように、スクライブライン領域を垂直方向に切断してチップ状態にすると、絶縁層8及び単結晶シリコン層4の側壁に、シリコン酸化膜10、シリコン窒化膜11が形成された状態となる。
このように、絶縁層8の側壁がシリコン窒化膜11で覆われていることにより、例えば、外部からの湿気や水等から絶縁膜を保護することができる。
図2に示すように、絶縁層8及び単結晶シリコン層4の側壁に、シリコン酸化膜10、シリコン窒化膜11が形成されている。
すなわち、チップ状態に切断される前の状態(図1B参照)から、図2に示すように、スクライブライン領域を垂直方向に切断してチップ状態にすると、絶縁層8及び単結晶シリコン層4の側壁に、シリコン酸化膜10、シリコン窒化膜11が形成された状態となる。
このように、絶縁層8の側壁がシリコン窒化膜11で覆われていることにより、例えば、外部からの湿気や水等から絶縁膜を保護することができる。
なお、図2に示す場合では、シリコン窒化膜11の外側に、さらに接着剤層17が形成されている。これは、隙間16の幅が、後述するチップ状態に切断する工程において用いられるカッターの幅よりも大きく形成されているので、切断した後の状態では、シリコン窒化膜11の外側に接着剤層17が残存した状態になる。
また、例えば、隙間16の幅とカッターの幅との関係によっては、図示しないが、シリコン窒化膜11の外側に接着剤層17が残存しない場合もある。また、シリコン窒化膜11の一方の外側には接着剤層17が残存し、他方の外側には接着剤層17が残存しない場合もある。
また、例えば、隙間16の幅とカッターの幅との関係によっては、図示しないが、シリコン窒化膜11の外側に接着剤層17が残存しない場合もある。また、シリコン窒化膜11の一方の外側には接着剤層17が残存し、他方の外側には接着剤層17が残存しない場合もある。
このような構成によれば、チップ状態に切断されたCMOS型の固体撮像素子において、絶縁層8及び単結晶シリコン層4の側壁にシリコン窒化膜11が形成されているので、シリコン窒化膜11により、外部からの湿気や水等が絶縁層8内に入り込むことを防ぐことができる。これにより、素子特性の劣化や、配線層9の信頼性の低下を抑えることが可能になる。
次に、図1及び図2に示した固体撮像素子を製造する方法を、図3〜図5を参照して説明する。なお、図3〜図5は、図1に示す撮像領域の一部分の拡大断面図を示している。
まず、図3Aに示すように、例えばシリコンからなる支持基板(シリコン基板)2上に、埋め込み酸化膜(所謂BOX層)3を介して、単結晶シリコン層(所謂SOI層)4が形成されたSOI基板5を用意する。ここで、単結晶シリコン層4は、数μm(例えば1μm〜5μm程度)の膜厚で形成されている。
なお、図示しないが、単結晶シリコン層4において、スクライブライン領域の内側には、アライメントマークが形成されている。
なお、図示しないが、単結晶シリコン層4において、スクライブライン領域の内側には、アライメントマークが形成されている。
次に、アライメントマークを基準として用いて、単結晶シリコン層4内の所定の位置に素子形成領域(図示せず)を形成し、この素子形成領域内の所定の位置に光電変換素子6を公知の方法により形成する。そして、単結晶シリコン層4の表面側に絶縁膜を介して、それぞれゲート電極7と対のソース領域及びドレイン領域からなるMOS型のトランジスタTr1を公知の方法により形成する(以上、図3B参照)。
なお、トランジスタTr1のソース領域及びドレイン領域、またチャネル領域は、図示しないが、単結晶シリコン層4中の所定の位置に形成される。
なお、トランジスタTr1のソース領域及びドレイン領域、またチャネル領域は、図示しないが、単結晶シリコン層4中の所定の位置に形成される。
次に、図3Cに示すように、トランジスタTr1が形成された領域上に多層の配線層9を形成する。
具体的には、単結晶シリコン層4上に絶縁層8を形成して平坦化処理を行った後、1層目の配線91を所定パターンに形成する。次に、1層目の配線91を含んで絶縁層8を形成して平坦化処理を行った後、2層目の配線92を所定のパターンに形成する。なお、これ以降は、目的となる層数までこのような工程が繰り返される。
具体的には、単結晶シリコン層4上に絶縁層8を形成して平坦化処理を行った後、1層目の配線91を所定パターンに形成する。次に、1層目の配線91を含んで絶縁層8を形成して平坦化処理を行った後、2層目の配線92を所定のパターンに形成する。なお、これ以降は、目的となる層数までこのような工程が繰り返される。
次に、絶縁層8上に、LP(減圧)CVD法を用いてシリコン酸化膜(例えばLP−TEOS)10を形成し、CVD法を用いてシリコン窒化膜(SiN膜)11を形成し、LPCVD法を用いてシリコン酸化膜(例えばLP−TEOS)12を形成し、さらにその上にレジスト膜13を成膜する(以上、図4D参照)。
シリコン酸化膜12は、後述する単結晶シリコン層4中に穴を形成する工程において、レジストマスクのみでは、単結晶シリコン層4を貫通する穴を形成することが困難であるため、ハードマスクとして用いるために形成したものである。
シリコン酸化膜10は、例えば10nm〜15nm程度の薄い膜厚で形成する。また、シリコン窒化膜11は、例えば100nm以上の膜厚で形成する。また、ハードマスクとして用いるシリコン酸化膜12は、例えば1μm程度の膜厚で形成する。
次に、公知のリソグラフィ技術を用いて、レジスト膜13をパターニングすることにより、図4Eに示すように、レジストマスク14を形成する。
ここで、レジストマスク14に形成されたパターンは、単結晶シリコン層4において、スクライブライン領域に対応して形成される。
なお、パターンの幅は、例えば、後述するチップ状態に切断する工程において用いられるカッターの幅よりも大きくする。
ここで、レジストマスク14に形成されたパターンは、単結晶シリコン層4において、スクライブライン領域に対応して形成される。
なお、パターンの幅は、例えば、後述するチップ状態に切断する工程において用いられるカッターの幅よりも大きくする。
次に、図4Fに示すように、このレジストマスク14をマスクとして用いて、シリコン酸化膜12、シリコン窒化膜11、シリコン酸化膜10、絶縁層8を順次エッチングする。これにより、まずSOI基板5の表面側から絶縁層8まで達する隙間が形成される。
次いで、図5Gに示すように、レジストマスク14を除去した後、シリコン酸化膜(ハードマスク)12を用いて、単結晶シリコン層4をエッチング(ドライエッチング)する。これにより、SOI基板5の表面側から単結晶シリコン層4まで達する隙間16を形成することができ、単結晶シリコン層4が隙間16によりチップ毎に分割される。
なお、シリコン酸化膜12のエッチングは、C4F8、Co、Ar、O2等のガス雰囲気中で行うことができる。また、単結晶シリコン層4のエッチングは、HBr、NF3、O2等のガス雰囲気中で行うことができる。
次に、マスク12を除去した後、図6に示すように、隙間16内の側壁に、シリコン酸化膜10、シリコン窒化膜11を順に形成し、隙間16内を含んで接着剤層17を形成する。そして、図5Hに示すように、接着剤層17上に支持基板18を貼り合わせる。
なお、図5Hでは、隙間16内の側壁のシリコン酸化膜、シリコン窒化膜は省略している。
なお、図5Hでは、隙間16内の側壁のシリコン酸化膜、シリコン窒化膜は省略している。
この際、本実施の形態では、スクライブライン領域に形成された隙間16によって単結晶シリコン層4がチップ毎に分割されているので、接着剤層17が硬化することにより応力が加わっても、チップ毎に応力を分散させることができる。
また、絶縁層8の表面と支持基板18との間だけではなく、各隙間16内においても、接着剤層17が形成されているので、単に絶縁層の表面と支持基板との間で貼り合わせを行った場合と比較して、隙間16内の接着剤層の分、接着面積を増やすことができる。
また、絶縁層8の表面と支持基板18との間だけではなく、各隙間16内においても、接着剤層17が形成されているので、単に絶縁層の表面と支持基板との間で貼り合わせを行った場合と比較して、隙間16内の接着剤層の分、接着面積を増やすことができる。
次に、上下を反転させることにより、SOI基板の裏面側、すなわちシリコン基板2が露出された状態にする。そして、露出されたシリコン基板2、埋め込み酸化膜3をエッチング(例えばウェットエッチング)することにより、図5Iに示すように、SOI基板の単結晶シリコン層4が露出された状態にする。
この際、上述したように、接着剤層からの応力はチップ毎に分散されているので、シリコン基板2及び埋め込み酸化膜3を除去しても、単結晶シリコン層4に必要以上の応力がかかることはなく単結晶シリコン層4が歪むことがない。
また、絶縁層8の側壁には、前述したように、フッ酸に対して選択比が確保されたシリコン窒化膜11が形成されているので、例えば、フッ酸等の薬液が接着剤層17を通じて廻り込んだとしても、絶縁層8中に浸透してしまうことを防ぐことができる。これにより、絶縁層8中に形成された配線層9(例えば配線層91)に影響を与えることを防ぐことができる。
また、絶縁層8の側壁には、前述したように、フッ酸に対して選択比が確保されたシリコン窒化膜11が形成されているので、例えば、フッ酸等の薬液が接着剤層17を通じて廻り込んだとしても、絶縁層8中に浸透してしまうことを防ぐことができる。これにより、絶縁層8中に形成された配線層9(例えば配線層91)に影響を与えることを防ぐことができる。
そして、これ以降は、図示しないが、単結晶シリコン層4の裏面側に反射防止膜や平坦化膜等を形成し、光電変換素子6に対応する位置にカラーフィルタを介してオンチップマイクロレンズを形成する。
このようにして、裏面照射型のCMOS型の固体撮像素子1を製造することができる。
なお、この後、スクライブラインに対応する領域を、例えばカッターで切断することにより、図2に示したように、チップ状態にそれぞれ切断されたCMOS型の固体撮像素子を得るようにする。この際、上述したように、スクライブライン領域に形成された隙間16の幅は、カッターの幅よりも大きく形成されているので、シリコン窒化膜11の側壁に接着剤層17が残存した状態になる。
このような製造方法によれば、内部に配線層9が形成された絶縁層8上に、接着剤層17を塗布して支持基板18を貼り合わせる前に、エッチングにより、絶縁層8及び単結晶シリコン層4を貫通する隙間16を形成したので、隙間16により単結晶シリコン層4が分割される。このため、接着剤層17が硬化した際に、絶縁層8や単結晶シリコン層4等の薄膜基板に応力がかかっても、各隙間16によって応力をチップ毎に分散させることができる。
これにより、貼り合わせ工程以降において、支持基板2及び埋め込み酸化膜3を除去しても、単結晶シリコン層4に必要以上の応力がかかることなく、単結晶シリコン層4が歪むことを防ぐことができる。したがって、応力の変動によって光電変換素子の特性が不安定になることを防ぐことができ、光電変換素子6の特性を安定化させることができる。
これにより、貼り合わせ工程以降において、支持基板2及び埋め込み酸化膜3を除去しても、単結晶シリコン層4に必要以上の応力がかかることなく、単結晶シリコン層4が歪むことを防ぐことができる。したがって、応力の変動によって光電変換素子の特性が不安定になることを防ぐことができ、光電変換素子6の特性を安定化させることができる。
また、接着剤層17が、絶縁層8の表面だけではなく、各隙間16内においても形成されているので、前述した絶縁層の表面のみに接着剤層が形成された場合と比較して接着面積を増やすことができ、絶縁層8と支持基板18との間の接着強度を高くすることができる。
これにより、貼り合わせ工程以降の成膜工程や熱処理工程において、絶縁層8と支持基板18との間で、熱膨張率の差に起因して剥がれや反りが生じることを防ぐことができる。すなわち、接着剤層17の種類に関係なく、剥がれや反りが生じることを防ぐことができる。
また、貼り合わせ界面に空孔やボイド等が形成されることを防ぐことができる。これにより、単結晶シリコン層4の裏面側の平坦性を確保することができる。このため、貼り合わせ工程以降において、例えば単結晶シリコン層4の裏面側に対して露光工程を問題なく行うことができる。
また、隙間16を形成したことにより、接着剤層17と絶縁層8との間の気泡を隙間16内に逃がすことができ、チップ下、すなわち接着剤層17と絶縁層8との間にボイド等が形成され難くなる。
また、チップ状態に切断する工程において、支持基板18から絶縁層8が剥がれ難くなる。
これにより、貼り合わせ工程以降の成膜工程や熱処理工程において、絶縁層8と支持基板18との間で、熱膨張率の差に起因して剥がれや反りが生じることを防ぐことができる。すなわち、接着剤層17の種類に関係なく、剥がれや反りが生じることを防ぐことができる。
また、貼り合わせ界面に空孔やボイド等が形成されることを防ぐことができる。これにより、単結晶シリコン層4の裏面側の平坦性を確保することができる。このため、貼り合わせ工程以降において、例えば単結晶シリコン層4の裏面側に対して露光工程を問題なく行うことができる。
また、隙間16を形成したことにより、接着剤層17と絶縁層8との間の気泡を隙間16内に逃がすことができ、チップ下、すなわち接着剤層17と絶縁層8との間にボイド等が形成され難くなる。
また、チップ状態に切断する工程において、支持基板18から絶縁層8が剥がれ難くなる。
次に、本発明の半導体装置の製造方法を適用する半導体装置の一形態を、図7を参照して説明する。
なお、図7Aは、チップ状態に切断される前の状態のトランジスタ等の回路素子が形成された領域の拡大断面図を示している。また、図7Bは、チップ状態に切断された後の拡大断面図を示している。
なお、図7Aは、チップ状態に切断される前の状態のトランジスタ等の回路素子が形成された領域の拡大断面図を示している。また、図7Bは、チップ状態に切断された後の拡大断面図を示している。
この半導体装置40は、単結晶シリコン層4の表面側(図中下側)の所定の位置に複数のMOS型のトランジスタTr1,Tr2が形成されて成る。なお、図示しないが、各トランジスタTr1,Tr2が形成された領域の周囲には、内部に形成された電極層に外部よりコンタクト配線が接続されるパッド領域等が形成されている。
MOS型のトランジスタTr1,Tr2は、それぞれ単結晶シリコン層4中に形成された対のソース領域及びドレイン領域間上にゲート絶縁膜を介してゲート電極7が形成された構成である。なお、各トランジスタTr1,Tr2のソース領域及びドレイン領域、またチャネル領域は、図示しないが、単結晶シリコン層4中の所定の位置に形成されている。
単結晶シリコン層4の裏面側(図中上側)には、例えば単結晶シリコン層4のトランジスタTr1,Tr2が形成された領域と対応する位置に、絶縁層8を介して多層の配線層9B(91,92,93)が形成されている。
単結晶シリコン層4の各トランジスタTr1,Tr2が形成された領域の表面側には、各トランジスタTr1,Tr2と対応する位置に、絶縁層8を介して多層の配線層9A(91,92,93)が形成されている。最上層の配線層93上には、接着剤層17を介して支持基板18が貼り合わされている。
このような構成において、チップ状態に切断される前の状態では、前述した実施の形態の固体撮像素子1の場合と同様に、絶縁層8及び単結晶シリコン層4において、スクライブライン領域に対応する位置に隙間16が形成されている(以上図7A参照)。そして、絶縁層8の表面と、隙間16内に形成された接着剤層17により、絶縁層8と支持基板18とが貼り合わされている。
接着剤層17は、前述した実施の形態の固体撮像素子1の場合と同様の材料を用いることができる。
さらに、隙間16内の側壁や絶縁層8の表面側には、図1Bと同様に、シリコン酸化膜10及びシリコン窒化膜11が形成されている。シリコン窒化膜11は、前述したように、後述する製造工程において絶縁層を保護するはたらきをしている。また、シリコン酸化膜10は、単結晶シリコン層4や絶縁層8に直接シリコン窒化膜11が形成されることを避けるために形成されている。
なお、単結晶シリコン層4において、各隙間16の内側には、図示しないが、アライメントマークが形成されている。
そして、このような構成の半導体装置において、チップ状態に切断された後の状態を図7Bに示す。
図7Bに示すように、絶縁層8及び単結晶シリコン層4の側壁に、シリコン酸化膜10、シリコン窒化膜11が形成されている。
すなわち、チップ状態に切断される前の状態から、図7Bに示すように、スクライブライン領域を垂直方向に切断してチップ状態にすると、絶縁層8及び単結晶シリコン層4の側壁に、シリコン酸化膜10、シリコン窒化膜11が形成された状態となる。
このように、絶縁層8の側壁がシリコン窒化膜11で覆われていることにより、前述したように、例えば、外部からの湿気や水等から絶縁膜を保護することができる。
図7Bに示すように、絶縁層8及び単結晶シリコン層4の側壁に、シリコン酸化膜10、シリコン窒化膜11が形成されている。
すなわち、チップ状態に切断される前の状態から、図7Bに示すように、スクライブライン領域を垂直方向に切断してチップ状態にすると、絶縁層8及び単結晶シリコン層4の側壁に、シリコン酸化膜10、シリコン窒化膜11が形成された状態となる。
このように、絶縁層8の側壁がシリコン窒化膜11で覆われていることにより、前述したように、例えば、外部からの湿気や水等から絶縁膜を保護することができる。
なお、図7Bに示す場合では、シリコン窒化膜11の外側に接着剤層17が形成されている。これは、前述したように、隙間16の幅が、後述するチップ状態に切断する工程において用いられるカッターの幅よりも大きく形成されているためである。
また、例えば、隙間16の幅とカッターの幅との関係によっては、前述したように、シリコン窒化膜11の外側に接着剤層17が残存しない場合や、シリコン窒化膜11の一方の外側には接着剤層17が残存し、他方の外側には接着剤層17が残存しない場合もある。
また、例えば、隙間16の幅とカッターの幅との関係によっては、前述したように、シリコン窒化膜11の外側に接着剤層17が残存しない場合や、シリコン窒化膜11の一方の外側には接着剤層17が残存し、他方の外側には接着剤層17が残存しない場合もある。
このような構成によれば、チップ状態に切断された半導体装置において、絶縁層8及び単結晶シリコン層4の側壁にシリコン窒化膜11が形成されているので、シリコン窒化膜11により、外部からの湿気や水等が絶縁層8内に入り込むことを防ぐことができる。これにより、各トランジスタTr1,Tr2の特性が劣化することを防ぐことができる。また、配線層9の信頼性の低下を抑えることが可能になる。
なお、図7Bに示した半導体装置の構成では、単結晶シリコン層4の表面側のみに、絶縁層8の側壁を覆って、シリコン酸化膜10、シリコン窒化膜11を形成したが、単結晶シリコン層4の裏面側においても、絶縁層8の側壁を覆って、シリコン酸化膜10、シリコン窒化膜11を形成することもできる。
この場合は、シリコン窒化膜11により、裏面側に形成された配線層9Bを、外部からの湿気や水から保護することができ、裏面側に形成された配線層9Bの信頼性の低下を抑えることが可能になる。
単結晶シリコン層4の裏面側の絶縁層8の側壁を覆って、シリコン窒化膜11を形成するには、例えば、ウエハをチップ状態に分割した後に、それぞれのチップの単結晶シリコン層4の裏面側の絶縁層8に対してシリコン窒化膜11を形成すれば良い。
この場合は、シリコン窒化膜11により、裏面側に形成された配線層9Bを、外部からの湿気や水から保護することができ、裏面側に形成された配線層9Bの信頼性の低下を抑えることが可能になる。
単結晶シリコン層4の裏面側の絶縁層8の側壁を覆って、シリコン窒化膜11を形成するには、例えば、ウエハをチップ状態に分割した後に、それぞれのチップの単結晶シリコン層4の裏面側の絶縁層8に対してシリコン窒化膜11を形成すれば良い。
次に、図7に示した半導体装置40を製造する方法を、図8〜図11を参照して説明する。なお、図3〜図5に対応する部分には、同一符号を付して説明する。
まず、図8Aに示すように、例えばシリコンからなる支持基板(シリコン基板)2上に、埋め込み酸化膜(所謂BOX層)3を介して、単結晶シリコン層(所謂SOI層)4が形成されたSOI基板5を用意する。
次に、図8Bに示すように、図示しないアライメントマークを基準として用いて、単結晶シリコン層4上の所定の位置に、絶縁層を介して、ゲート電極7と対のソース領域及びドレイン領域からなるMOS型のトランジスタTr1,Tr2をそれぞれ形成する。
次に、図8Cに示すように、単結晶シリコン層4のトランジスタTr1,Tr2が形成された領域上に、絶縁層8を介して多層の配線層9A(91,92,93)を形成する。
なお、各トランジスタTr1,Tr2や配線層9Aの具体的な形成方法は、前述した実施の形態の固体撮像素子1を製造する場合と同様であるため、重複説明は省略する。
なお、各トランジスタTr1,Tr2や配線層9Aの具体的な形成方法は、前述した実施の形態の固体撮像素子1を製造する場合と同様であるため、重複説明は省略する。
次に、前述したように、SOI基板5の単結晶シリコン層4上に、LP(減圧)CVD法を用いてシリコン酸化膜(例えばLP−TEOS)10を形成し、CVD法を用いてシリコン窒化膜(SiN膜)11を形成し、LPCVD法を用いてシリコン酸化膜(例えばLP−TEOS)12を形成し、さらにその上にレジスト膜13を成膜する(以上、図9D参照)。
次に、公知のリソグラフィ技術を用いて、レジスト膜13をパターニングすることにより、図9Eに示すように、レジストマスク14を形成する。
ここで、レジストマスク14に形成されたパターン(穴)は、前述したように、単結晶シリコン層4において、スクライブライン領域に対応して形成される。
ここで、レジストマスク14に形成されたパターン(穴)は、前述したように、単結晶シリコン層4において、スクライブライン領域に対応して形成される。
次に、図9Fに示すように、このレジストマスク14をマスクとして用いて、シリコン酸化膜12、シリコン窒化膜11、シリコン酸化膜10、絶縁層8を順次エッチングする。これにより、まず、SOI基板5の表面側から絶縁層8まで達する隙間が形成される。
次いで、図10Gに示すように、レジストマスク14を除去した後、シリコン酸化膜(ハードマスク)12を用いて、単結晶シリコン層4をエッチング(ドライエッチング)する。これにより、SOI基板5の表面側から単結晶シリコン層4まで達する隙間16を形成することができ、単結晶シリコン層4が隙間16によりチップ毎に分割される。
なお、シリコン酸化膜12及び単結晶シリコン層4をエッチングする際に用いられるガス種は、前述した実施の形態の固体撮像素子1を製造する場合と同様のものを用いることができる。
次に、マスク12を除去した後、図6に示したように、隙間16内の側壁に、シリコン酸化膜10、シリコン窒化膜11を順に形成し、隙間16内を含んで接着剤層17を形成する。そして、図10Hに示すように、接着剤層17上に支持基板18を貼り合わせる。
なお、図10Hでは、隙間16内の側壁のシリコン酸化膜、シリコン窒化膜は省略している。
なお、図10Hでは、隙間16内の側壁のシリコン酸化膜、シリコン窒化膜は省略している。
この際、本実施の形態では、前述した実施の形態の固体撮像素子1を製造する場合と同様に、隙間16によって単結晶シリコン層4がチップ毎に分割されているので、接着剤層17が硬化することにより応力が加わっても、チップ毎に応力を分散させることができる。また、隙間16内の接着剤層の分接着面積を増やすことができる。
次に、上下を反転させることにより、SOI基板の裏面側、すなわちシリコン基板2が露出された状態にする。そして、露出されたシリコン基板2、埋め込み酸化膜3をエッチング(例えばウェットエッチング)することにより、図11Iに示すように、SOI基板の単結晶シリコン層4が露出された状態にする。
この際、前述したように、接着剤層からの応力はチップ毎に分散されているので、シリコン基板2及び埋め込み酸化膜3を除去しても、単結晶シリコン層4に必要以上の応力がかかることはなく単結晶シリコン層4が歪むことがない。
また、絶縁層8の側壁には、前述したように、フッ酸に対して選択比が確保されたシリコン窒化膜11が形成されているので、例えば、フッ酸等の薬液により絶縁層8中に形成された配線層9A(例えば配線層91)が影響を受けることを防ぐことができる。
また、絶縁層8の側壁には、前述したように、フッ酸に対して選択比が確保されたシリコン窒化膜11が形成されているので、例えば、フッ酸等の薬液により絶縁層8中に形成された配線層9A(例えば配線層91)が影響を受けることを防ぐことができる。
次に、単結晶シリコン層4のトランジスタTr1,Tr2が形成された領域と対応する位置に、すなわち単結晶シリコン層4の裏面側に、絶縁層8を介して、多層の配線層9B(91,92,93)を形成する(以上、図11J参照)。
なお、配線層9Bの形成方法は、前述した表面側の配線層9Aと同様であるので、重複説明は省略する。
なお、配線層9Bの形成方法は、前述した表面側の配線層9Aと同様であるので、重複説明は省略する。
このようにして、図7Aに示したような、半導体装置40を製造することができる。
なお、この後、スクライブラインに対応する領域を、例えばカッターで切断することにより、図7Bに示すように、チップ状態にそれぞれ切断された半導体装置を得るようにする。
このような構成の製造方法によれば、内部に配線層9が形成された絶縁層8上に、接着剤層17を塗布して支持基板18を貼り合わせる前に、エッチングにより、絶縁層8及び単結晶シリコン層4を貫通する隙間16を形成したので、隙間16により単結晶シリコン層4が分割される。このため、接着剤層17が硬化した際に、絶縁層8や単結晶シリコン層4等の薄膜基板に応力がかかっても、各隙間16によって応力をチップ毎に分散させることができる。
これにより、貼り合わせ工程以降において、支持基板2及び埋め込み酸化膜3を除去しても、単結晶シリコン層4に必要以上の応力がかかることなく、単結晶シリコン層4が歪むことを防ぐことができるので、応力の変動によってトランジスタTr1,Tr2等の回路素子の特性が不安定になることを防ぐことができ、回路素子の特性を安定化させることができる。
これにより、貼り合わせ工程以降において、支持基板2及び埋め込み酸化膜3を除去しても、単結晶シリコン層4に必要以上の応力がかかることなく、単結晶シリコン層4が歪むことを防ぐことができるので、応力の変動によってトランジスタTr1,Tr2等の回路素子の特性が不安定になることを防ぐことができ、回路素子の特性を安定化させることができる。
また、接着剤層17が、絶縁層8の表面だけではなく、各隙間16内においても形成されているので、前述した実施の形態の固体撮像素子1を製造する場合と同様に、絶縁層8と支持基板18との間の接着強度を高くすることができる。
これにより、貼り合わせ工程以降の成膜工程や熱処理工程において、接着剤層17の種類に関係なく、剥がれや反りが生じることを防ぐことができる。
また、貼り合わせ界面に空孔やボイド等が形成されることを防ぐことができ、単結晶シリコン層4の裏面側の平坦性を確保することができる。このため、貼り合わせ工程以降の工程において、例えば単結晶シリコン層4の裏面側に対して露光工程を問題なく行うことができる。
また、隙間16を形成したことにより、接着剤層17と絶縁層8との間の気泡を隙間16内に逃がすことができ、チップ下、すなわち接着剤層17と絶縁層8との間にボイド等が形成され難くなる。
また、チップ状態に切断する工程において、支持基板18から絶縁層8が剥がれ難くなる。
これにより、貼り合わせ工程以降の成膜工程や熱処理工程において、接着剤層17の種類に関係なく、剥がれや反りが生じることを防ぐことができる。
また、貼り合わせ界面に空孔やボイド等が形成されることを防ぐことができ、単結晶シリコン層4の裏面側の平坦性を確保することができる。このため、貼り合わせ工程以降の工程において、例えば単結晶シリコン層4の裏面側に対して露光工程を問題なく行うことができる。
また、隙間16を形成したことにより、接着剤層17と絶縁層8との間の気泡を隙間16内に逃がすことができ、チップ下、すなわち接着剤層17と絶縁層8との間にボイド等が形成され難くなる。
また、チップ状態に切断する工程において、支持基板18から絶縁層8が剥がれ難くなる。
本実施の形態では、図7に示したように、単結晶シリコン層4の表面側(図中下側)のみに、各トランジスタTr1,Tr2を形成したが、裏面側(図中上側)にもトランジスタを形成することもできる。
上述した各実施の形態では、図4F〜図5G及び図9F〜図10Gに示したように、SOI基板5の表面側から単結晶シリコン層4までに貫通する隙間16を形成したが、さらに埋め込み酸化膜3まで貫通する穴を形成することもできる。
この場合は、図5Gに示した工程の後及び図10Gに示した工程の後において、ハードマスク12を用いて、シリコン窒化膜11に対して選択比が確保できる条件で埋め込み酸化膜3をエッチング(例えばドライエッチング)する。これにより、絶縁層8、単結晶シリコン層4、さらには埋め込み酸化膜3まで貫通する穴を形成することができる。
また、隙間16内の側壁を例えばシリコン窒化膜で覆った後、上述したような方法を行うことで、絶縁層8、単結晶シリコン層4、さらには埋め込み酸化膜3まで貫通する穴を形成することもできる。
この場合は、図5Gに示した工程の後及び図10Gに示した工程の後において、ハードマスク12を用いて、シリコン窒化膜11に対して選択比が確保できる条件で埋め込み酸化膜3をエッチング(例えばドライエッチング)する。これにより、絶縁層8、単結晶シリコン層4、さらには埋め込み酸化膜3まで貫通する穴を形成することができる。
また、隙間16内の側壁を例えばシリコン窒化膜で覆った後、上述したような方法を行うことで、絶縁層8、単結晶シリコン層4、さらには埋め込み酸化膜3まで貫通する穴を形成することもできる。
この場合においても、前述したように、埋め込み酸化膜3にまで達して形成された各隙間によって、接着剤層17が硬化した際の応力をチップ毎に分散させることができる。これにより、貼り合わせ工程以降において、支持基板2及び埋め込み酸化膜3を除去しても、単結晶シリコン層が歪むことを防ぐことができ、光電変換素子56やトランジスタTr1,Tr2等の回路素子の特性を安定化させることができる。また、隙間内に埋め込まれた接着剤層17の分、絶縁層8と支持基板18との接着強度を高くできる。
上述した各実施の形態では、スクライブライン領域に対応する位置に、エッチングにより隙間16を形成することにより、チップ毎に応力が分散されるようにした。
また、このようにチップ毎ではなく、例えば、複数のチップ毎に応力が分散されるように隙間16を形成することもできる。
なお、スクライブライン領域に対応して隙間16を形成した場合は、どのスクライブライン領域を切断する際にも同じ条件で切断を行うことができる利点がある。
また、このようにチップ毎ではなく、例えば、複数のチップ毎に応力が分散されるように隙間16を形成することもできる。
なお、スクライブライン領域に対応して隙間16を形成した場合は、どのスクライブライン領域を切断する際にも同じ条件で切断を行うことができる利点がある。
上述した各実施の形態においては、本発明を、シリコン基板2上に埋め込み酸化膜3を介して単結晶シリコン層4が積層された、複数の層からなるSOI基板5から固体撮像素子及び半導体装置を製造する場合を挙げて説明を行ったが、膜厚の厚い単層の半導体基体(単結晶シリコン層)から、上述したような固体撮像素子や半導体装置を製造する場合にも、本発明を適用することが可能である。
尚、本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
1・・・固体撮像素子、2・・・シリコン基板、3・・・埋め込み酸化膜、4・・・半導体基体(単結晶シリコン層)、5・・・SOI基板、6・・・光電変換素子、7・・・ゲート電極、8・・・絶縁層、9(91,92,93)・・・配線層、10・・・シリコン酸化膜、11・・・シリコン窒化膜、12・・・シリコン酸化膜(ハードマスク)、13・・・レジスト膜、14・・・レジストマスク、16・・・隙間、17・・・接着剤層、18・・・支持基板、40・・・半導体装置
Claims (4)
- 半導体基体内に光電変換素子が形成され、
前記半導体基体の表面側に、絶縁層中に配線層を有する配線部が形成され、
前記光電変換素子に、前記半導体基体の裏面側より光が照射される構成の固体撮像素子を製造する方法であって、
前記半導体基体内に前記光電変換素子を形成する工程と、
前記配線層と前記配線層を覆う絶縁層とを形成する工程と、
エッチングにより、前記半導体基体の、前記光電変換素子が形成されている部分を分割する工程と、
前記配線部のさらに表面側に、接着剤層を介して支持基板を貼り合わせる工程とを有する
ことを特徴とする固体撮像素子の製造方法。 - 半導体基体内に光電変換素子が形成され、
前記半導体基体の表面側に、絶縁層中に配線層を有する配線部が形成され、
前記光電変換素子に、前記半導体基体の裏面側より光が照射される構成の固体撮像素子であって、
前記配線部のさらに表面側に、接着剤層を介して支持基板が貼り合わされ、
前記絶縁層及び前記半導体基体の側壁に、シリコン酸化膜、シリコン窒化膜が形成されている
ことを特徴とする固体撮像素子。 - 前記シリコン窒化膜の側壁に接着剤層が形成されていることを特徴とする請求項2に記載の固体撮像素子。
- 少なくとも、半導体基体内に回路素子が形成され、前記半導体基体の表面側に、絶縁層中に配線層を有する配線部が形成された半導体装置を製造する方法であって、
前記半導体基体内に回路素子を形成する工程と、
前記配線層と前記配線層を覆う絶縁層とを形成する工程と、
エッチングにより、前記半導体基体の、前記回路素子が形成されている部分を分割する工程と、
前記配線部のさらに表面側に、接着剤層を介して支持基板を貼り合わせる工程とを有する
ことを特徴とする半導体装置の製造方法。
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---|---|---|---|
JP2004206375A JP2006032495A (ja) | 2004-07-13 | 2004-07-13 | 固体撮像素子及びその製造方法、半導体装置の製造方法 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004206375A JP2006032495A (ja) | 2004-07-13 | 2004-07-13 | 固体撮像素子及びその製造方法、半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006032495A true JP2006032495A (ja) | 2006-02-02 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004206375A Pending JP2006032495A (ja) | 2004-07-13 | 2004-07-13 | 固体撮像素子及びその製造方法、半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006032495A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011071379A (ja) * | 2009-09-28 | 2011-04-07 | Toshiba Corp | 半導体装置の製造方法、半導体装置 |
JP2011077296A (ja) * | 2009-09-30 | 2011-04-14 | Toshiba Corp | 半導体装置とその製造方法 |
JP2012175078A (ja) * | 2011-02-24 | 2012-09-10 | Sony Corp | 固体撮像装置、および、その製造方法、電子機器、半導体装置 |
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2004
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2011071379A (ja) * | 2009-09-28 | 2011-04-07 | Toshiba Corp | 半導体装置の製造方法、半導体装置 |
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