JP2011077296A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】半導体基板と支持基板との接合面からの剥離の進展を抑制することによって、半導体装置の製造歩留り、動作特性、信頼性等を向上させる。
【解決手段】半導体装置1は、受光部を有する活性層3が設けられた第1の面2aと、受光面となる第2の面2bとを有する半導体基板2と、活性層3上に設けられた配線層5と、配線層5を覆う絶縁層6と、半導体基板2の第1の面2a上に絶縁層6を介して接合された支持基板8とを具備する。半導体基板2と支持基板8との接合体9の外周面Sと活性層3との間には、第2の面2bから半導体基板2と絶縁層6を貫通し、支持基板8内に達する介在部10が設けられている。
【選択図】図1

Description

本発明は半導体装置とその製造方法に関する。
半導体集積回路技術を用いたCCDやCMOSイメージセンサ等の半導体装置は、デジタルカメラやカメラ機能付き携帯電話等に広く利用されている。このような半導体装置においては、半導体基板の表面側にフォトダイオード等の受光素子を有する受光部を設けると共に、受光部に対する受光面(光照射面)を半導体基板の裏面側に設けた裏面照射型のイメージセンサが提案されている(特許文献1参照)。裏面照射型イメージセンサでは、受光面(半導体基板の裏面)に配線や余計な膜を形成する必要がないため、表面照射型イメージセンサより高感度化が可能であるというような利点を有している。
裏面照射型イメージセンサにおいては、半導体基板の裏面側に入射した光を表面側に設けられた受光部で効率よく収集するために、半導体基板を薄厚化する必要がある。半導体基板の厚さは、受光面(裏面)で発生した電荷が受光部に収集されるまでに拡散して解像度が損なわれないように、例えば可視光を入射する場合には20μm以下、さらには10μm以下というように薄くする必要がある。このような裏面照射型イメージセンサに適用される半導体装置は、例えば以下のようにして作製される。
まず、半導体基板(半導体ウェハ)の表面にフォトダイオード等の受光素子や集積回路を有する受光部を形成する。次に、半導体基板の表面側にほぼ同径の支持基板(支持ウェハ)を接合する。支持基板は半導体基板をその裏面側から受光部近傍まで薄厚化して受光面を形成する際に補強体として機能する。次いで、受光面上に反射防止膜、カラーフィルタ、集光用マイクロレンズ等を形成する。さらに、半導体基板の裏面に表面側の集積回路と接続された外部電極を形成した後、半導体基板と支持基板との接合体をダイシングブレードで切断することによって、各半導体装置(半導体チップ)に個片化する。
このような半導体装置の製造工程では、半導体基板の裏面から表面側の受光部が設けられた層に向けて、機械研削や化学機械研磨(Chemical Mechanical Polishing)により加工する。裏面照射型イメージセンサにおいては、上述したように半導体基板をできるだけ薄くすることが望ましい。しかし、半導体基板を薄く加工することによって、半導体基板の表面に金属配線や絶縁膜で構成される集積回路を形成した際の残留応力が半導体基板と支持基板との接合面に集中しやすくなる。
半導体基板と支持基板との接合方法としては、有機系接着剤を用いた接着方式や、半導体基板の表面部と支持基板の表面部とを無機接合する直接接合方式等が知られている。いずれの接合方式を適用した場合においても、ダイシングブレードで接合体を個片化する際に、接合面に集中した応力に基づいてチップ端面の接合界面から剥離が生じやすいという問題がある。接合界面からの剥離は半導体基板と支持基板との分離や半導体基板の破断の発生原因となり、これらにより半導体装置の製造歩留りが低下してしまう。半導体基板と支持基板とが完全に分離しなくても、剥離が接合体の内部まで進展すると薄い半導体基板が大きく反り、受光面が歪んで撮像特性を劣化させる原因となる。
特開2007−013089号公報
本発明の目的は、受光部が設けられた半導体基板の表面側に支持基板を接合した半導体装置において、半導体基板と支持基板との接合界面からの剥離の進展を抑制することによって、製造歩留り、動作特性、信頼性等を向上させることを可能にした半導体装置とその製造方法を提供することにある。
本発明の態様に係る半導体装置は、受光部を有する活性層が設けられた第1の面と、前記受光部への受光面となる第2の面とを有する半導体基板と、前記活性層上に設けられた配線層と、前記配線層を覆うように設けられた絶縁層と、前記半導体基板の前記第1の面と対向するように、前記絶縁層を介して前記半導体基板と接合された支持基板と、前記半導体基板と前記支持基板との接合体の外周面と前記活性層との間に、前記半導体基板の前記第2の面から前記半導体基板および前記絶縁層を貫通し、前記支持基板内に達するように設けられた介在部とを具備することを特徴としている。
本発明の態様に係る半導体装置の製造方法は、第1の面と第2の面とを有する半導体基板の前記第1の面における複数の装置領域内に、それぞれ受光部を有する活性層を形成する工程と、前記複数の装置領域内の前記活性層上に配線層をそれぞれ形成する工程と、前記複数の装置領域内の前記配線層を覆うように絶縁層を形成する工程と、前記半導体基板の前記第1の面上に前記絶縁層を介して支持基板を接合する工程と、前記支持基板に接合された前記半導体基板を前記第2の面側から加工して薄厚化し、前記半導体基板の前記第2の面に前記受光部への受光面を形成する工程と、前記半導体基板の前記複数の装置領域の外周部と前記活性層との間に、前記半導体基板の前記第2の面から前記半導体基板および前記絶縁層を貫通し、前記支持基板内に達する介在部を形成する工程と、前記半導体基板と前記支持基板との接合体を前記装置領域に沿って切断し、半導体装置を個片化する工程とを具備することを特徴としている。
本発明の態様に係る半導体装置とその製造方法によれば、半導体基板の活性層が設けられた第1の面側に支持基板を接合した半導体装置において、半導体基板と支持基板との接合界面からの剥離の進展を抑制することができる。従って、製造歩留り、動作特性、信頼性等を向上させた半導体装置を提供することが可能となる。
本発明の実施形態による半導体装置を示す断面図である。 図1に示す半導体装置の受光面の一例を示す平面図ある。 図1に示す半導体装置の受光面の他の例を示す平面図ある。 図1に示す半導体装置における介在部の第1の例を示す断面図ある。 図1に示す半導体装置における介在部の第2の例を示す断面図ある。 図1に示す半導体装置における介在部の第3の例を示す断面図ある。 本発明の実施形態の製造方法における活性層の形成工程を示す図である。 本発明の実施形態の製造方法における配線層の形成工程を示す図である。 本発明の実施形態の製造方法における絶縁層の形成工程を示す図である。 本発明の実施形態の製造方法における半導体基板と支持基板との接合工程を示す図である。 本発明の実施形態の製造方法における半導体基板の薄厚化工程(加工工程)を示す図である。 本発明の実施形態の製造方法における介在部の形成工程を示す図である。 本発明の実施形態の製造方法における半導体基板と支持基板との接合体の切断工程を示す図である。
以下、本発明を実施するための形態について、図面を参照して説明する。図1は本発明の実施形態による半導体装置を示している。図1に示す半導体装置1は半導体基板2を具備している。半導体基板2にはシリコン(Si)基板等が用いられる。半導体基板2は第1の面2aとそれとは反対側の第2の面2bとを有している。第1の面(表面)2aは受光部を有する活性層3の形成面となり、第2の面(裏面)2bは受光部への受光面となる。半導体装置1は裏面照射型イメージセンサ等を構成するものである。
半導体基板2の第1の面2aには活性層3が設けられている。活性層3は受光素子として機能するフォトダイオードやトランジスタ等を有し、これらが受光部を構成している。半導体基板2の第2の面2bは受光部に対する受光面とされている。すなわち、半導体基板2の第1の面2aに設けられた受光部は、半導体基板2の第2の面(受光面)2bに照射される光や電子等のエネルギー線を、半導体基板2を介して受光してフォトダイオード等に収集するものである。受光面となる第2の面2bには、必要に応じて反射防止膜やカラーフィルタ(図示せず)、またマイクロレンズ4等が形成される。
半導体基板2は第2の面2bに照射される光や電子等のエネルギー線を第1の面2aに設けられた活性層3の受光部で受光することが可能なように薄厚化されている。半導体基板2の厚さは、可視光が入射する場合には20μm以下とすることが好ましく、さらには10μm以下とすることがより好ましい。半導体基板2の厚さが20μmを超えると、可視光が第2の面(受光面)2bに照射されることで発生した電荷が受光部に収集されるまでに拡散しやすくなり、裏面照射型イメージセンサの解像度が低下しやすくなる。
半導体基板2の第1の面2a上には、活性層3と電気的に接続された配線層5が設けられており、さらに配線層5は絶縁層6で覆われている。また、半導体基板2の第2の面2bには外部電極7が設けられている。外部電極7は図示を省略して貫通電極等を介して活性層3や配線層5と電気的に接続されている。外部電極7は活性層3の受光部に対する光照射を妨げないように、半導体基板2の第2の面(受光面)2bにおける受光領域(マイクロレンズ4等が形成された領域)の外側に配置されている。
半導体基板2は絶縁層6を介して支持基板8と接合されている。支持基板8にはSi基板等の半導体基板、ホウ珪酸ガラス、石英ガラス、ソーダ石灰ガラス等からなるガラス基板、エポキシ樹脂、ポリイミド樹脂等からなる樹脂基板が適用される。支持基板8は半導体基板2を第2の面2b側から薄厚化する際に補強体として機能するものであり、その厚さは70〜800μmの範囲であることが好ましい。支持基板8は半導体基板2の第1の面2aと対向するように絶縁層6と接合されている。半導体基板2と支持基板8との接合体9は、半導体基板2の第2の面2bが露出して受光面となるように、半導体基板2の第1の面2aと支持基板8の一方の面とを絶縁層6を介して接合したものである。
半導体基板2の第2の面2bに設けられた外部電極7を有する半導体装置1は、例えばセラミックス基板や樹脂基板等からなるパッケージ基体に支持基板8を接合して搭載される。外部電極7とパッケージ基体の電極とをワイヤボンディングすると共に、半導体装置1をキャップや樹脂等でパッケージングすることによって、半導体装置1を具備するカメラモジュール等が構成される。半導体装置1の外部との接続構造はこれに限られるものではない。例えば、支持基板8に配線層5と電気的に接続された貫通電極や側面電極を設けると共に、支持基板8の裏面(接合面とは反対側の面)に外部電極を設けるようにしてもよい。このような構造によれば、チップサイズパッケージを構成することができる。なお、外部電極は半導体基板2と支持基板8の両方に設けてもよい。
半導体基板2と支持基板8との接合体9の外周面Sと活性層3との間には、介在部10が設けられている。介在部10は半導体基板2の第2の面2bから半導体基板2および絶縁層6を貫通し、支持基板8内に達するように設けられている。介在部10は接合体9の外周面Sから離間した位置に形成されているため、接合体9の外周面Sには半導体基板2、絶縁層6および支持基板8の端面が露出している。介在部10は活性層3と半導体基板2、絶縁層6および支持基板8の端面が露出した外周面Sとの間に設けられている。活性層3は介在部10を介して接合体9の外周面Sから離間している。
介在部10はウェハ状の半導体基板2と支持基板8との接合体9を切断して半導体装置1を作製する際に、半導体基板2の支持基板8との接合面Bからの剥離の進展を抑制するものである。すなわち、半導体基板2の第2の面2bから支持基板8内に達する介在部10が切断面(半導体基板2、絶縁層6および支持基板8の端面が露出する面)より内側に設けられているため、接合体9の切断面で接合面Bに沿って剥離が生じたとしても、介在部10で剥離の進展が阻止される。介在部10は切断面から離れた位置に設けられているため、介在部10の支持基板8内における深さと幅とが剥離の進展抑制に寄与する。従って、切断面で生じた剥離の進展をより効果的に阻止することが可能となる。
接合体9の切断面から接合面Bに沿って生じた剥離が接合体9の内部まで進展すると、半導体基板2と支持基板8との分離、半導体基板2の破断等が発生しやすくなり、半導体装置1の製造歩留りを低下させる要因となる。さらに、剥離の進展は半導体装置1の機械的な信頼性を低下させたり、また半導体基板2の受光面2bに反りや歪みを発生させる原因となる。受光面2bに反りや歪みが生じると、半導体装置1の撮像特性等の動作特性が低下する。このような点に対して、切断面で生じた剥離の進展を介在部10で阻止することによって、半導体装置1の製造歩留りを高めることができると共に、半導体装置1の信頼性や撮像特性等の動作特性を向上させることが可能となる。
半導体装置1を平面視したとき、介在部10は図2や図3に示すように、マイクロレンズ(集光部)4を含む活性層3や外部電極7を囲むように設けることが好ましい。図2は井形状の介在部10を示しており、図3は矩形状の介在部10を示している。このような介在部10を適用することによって、接合体9の切断面で生じた剥離が活性層3や外部電極7(外部電極7と活性層3や配線層5とを接続する配線を含む)に到達することを効果的に抑制することができる。ただし、介在部10は接合体9の外周面Sと活性層3との間に部分的(断続的)に設け、活性層3を取り囲まない形状であってもよい。また、介在部10の平面形状は井形や矩形に限らず、多角形や曲線状であってもよい。
次に、介在部10の具体的な構成について、図4、図5および図6を参照して述べる。介在部10は半導体基板2の第2の面2bから半導体基板2および絶縁層6を貫通し、支持基板8内に達する溝11(11A、11B)を有している。溝11はエッチングやレーザグルービング等により形成される。溝11は接合体9の外周面Sから離れた位置に、幅wと支持基板8内における深さdとを有するように形成することが好ましい。このような溝を介在部10として適用することで、剥離の進展抑制効果を得ることができる。
溝11の外周面Sからの距離mは5〜300μmの範囲とすることが好ましい。溝11の幅wは5〜100μmの範囲、深さdは1〜20μmの範囲とすることが好ましい。溝11の外周面Sからの距離mや幅wが5μm未満の場合、介在部10による剥離の進展抑制効果を十分に得ることができないおそれがある。溝11の外周面Sからの距離mが300μmを超えたり、また幅wが100μmを超えると、半導体基板2における活性層3の形成領域が相対的に減少し、半導体装置1の大型化や受光部の形成密度の低下等を招く。
溝11の支持基板8内における深さdが1μm未満であると、介在部10を支持基板8内に達するように形成した効果が弱まり、剥離の進展を十分に抑制することができないおそれがある。深さdが20μmを超えるような溝11を形成しても、それ以上の効果が得られないと共に、支持基板8の強度低下等を招くおそれがある。溝11の外周面Sからの距離mおよび幅wは5〜60μmの範囲とすることがより好ましい。
エッチング法で溝11Aを形成する場合には、図4に示すように溝11A内に金属材料や絶縁材料等を埋め込んで充填層12を形成することが好ましい。これによって、介在部10による剥離の進展抑制効果をさらに高めることができる。溝11A内は金属材料や絶縁材料等で埋め込まれた状態に限らず、図5に示すように溝11Aの内壁面を被覆層13で覆った状態であってもよい。介在部10は少なくとも溝11Aの内壁面を覆う被覆層13(充填層12を含む)を有することが好ましい。
介在部10の充填層12や被覆層13を形成する金属材料や絶縁材料は、特に限定されるものではない。金属材料としては、高抵抗金属材料(Ti、TiN、TiW、Ni、Cr、TaN、CoWP等)や低抵抗金属材料(Al、Al−Cu、Al−Si−Cu、Cu、Au、Ag等)の単層体や積層体が用いられる。絶縁材料としては、シリコン酸化物(SiOx)、シリコン窒化物(SiNx)、フッ素ドープシリコン酸化物(SiOF)、カーボンドープシリコン酸化物(SiOC)等の無機絶縁物や、ポリイミド樹脂、ベンゾシクロブテン(BCB)樹脂、エポキシ樹脂等の有機絶縁物が用いられる。
レーザグルービング法で溝11Bを形成する場合には、図6に示すように、溝11Bの内壁面がレーザグルービング時に生じる変質層14で覆われる。変質層14はレーザ光で半導体基板2や支持基板8を加工した際に生じる溶融物等からなり、半導体基板2や支持基板8の構成材料(例えばSi)やその酸化物を主成分とし、絶縁層6の形成材料や配線層5の形成材料が混入したものである。このような変質層14を被覆層として適用することも可能であり、これによっても同様な効果を得ることができる。レーザグルービング法を適用した場合、マスクを用いる必要がないと共に、溝11Bと変質層(被覆層)14とが同時に得られるため、半導体装置1の製造コストを削減することが可能となる。
この実施形態の半導体装置1は、例えば以下のようにして作製される。まず、図7に示すように、半導体基板2の第1の面2aにフォトダイオード、トランジスタ、それらを接続する回路等を有する活性層3を形成する。半導体基板2はウェハ状態で供給される。活性層3は半導体基板(半導体ウェハ)2の第1の面2aにおける複数の装置領域にそれぞれ形成される。次いで、図8に示すように、複数の装置領域内の活性層3上に配線層5をそれぞれ形成する。さらに、図9に示すように、半導体基板2の第1の面2a上に各装置領域内の配線層5を覆うように絶縁層6を形成する。
配線層5は、例えば所定パターンのマスク(図示せず)を用いて、スパッタ法、CVD法、蒸着法、めっき法等を適用して形成される。配線層5には、例えば高抵抗金属材料(Ti、TiN、TiW、Ni、Cr、TaN、CoWP等)や低抵抗金属材料(Al、Al−Cu、Al−Si−Cu、Cu、Au、Ag、半田材等)が適用される。これらは単層膜や複数の材料層を積層した積層膜として配線層5を構成するものである。また、層間絶縁膜を介して導電層を積層した多層積層構造の配線層5に適用してもよい。
絶縁層6はCVD法、スプレーコート法、スピンコート法、スプレーコート法等を適用して形成される。絶縁層6には、例えばシリコン酸化物(SiOx)、シリコン窒化物(SiNx)、フッ素ドープシリコン酸化物(SiOF)、カーボンドープシリコン酸化物(SiOC)およびその多孔質体等の無機絶縁物や、ポリイミド樹脂、ベンゾシクロブテン(BCB)樹脂、エポキシ樹脂等の有機絶縁物が用いられる。絶縁層6は単層構造に限らず、複数の材料層を積層した多層構造を有していてもよい。絶縁層6の表面は、必要に応じて化学機械研磨(CMP)等で平坦化される。
次に、図10に示すように、半導体基板2の第1の面2a上に絶縁層6を介して支持基板8を貼り合わせる。支持基板8は半導体基板2とほぼ同じ大きさを有し、具体的には絶縁層6と接合される。半導体基板2と支持基板8との接合方式は、特に限定されるものではなく、例えばエポキシ樹脂、ポリイミド樹脂、アクリル樹脂、シリコーン樹脂、BCB樹脂等からなる有機系接着剤を用いた接着方式、陽極酸化や自発接合による直接接合方式(例えばSi同士やSiOx同士による直接接合)また金、銅、錫やその合金等の金属膜同士による接合方式等を適用することができる。支持基板8の接合面は、シリコン、シリコン酸化物、シリコン窒化物等の単層膜や多層膜で構成されていてもよい。
次いで、図11に示すように、支持基板8に接合された半導体基板2を第2の面2b側から加工して薄厚化し、半導体基板2の第2の面2bに受光部の受光面を形成する。半導体基板2の薄厚加工には、例えば機械研削、化学機械研磨(CMP)、ウェットエッチング、ドライエッチング等が適用される。これらは組合せて適用してもよい。半導体基板2は第2の面(受光面)2bに照射される光や電子等のエネルギー線を第1の面2a側の活性層3中に形成されたフォトダイオードで収集できる厚さまで薄厚化され、例えば可視光の場合には20μm以下、さらには10μm以下とすることが好ましい。続いて、半導体基板2の第2の面2b上に外部電極やマイクロレンズ(図示せず)等を形成する。
次に、図12に示すように、半導体基板2と支持基板8との接合体9に介在部10を形成する。介在部10は半導体基板2の各装置領域の外周部と活性層3との間に、半導体基板2の第2の面2b側から形成される。介在部10の形成工程は、外部電極やマイクロレンズ等を形成する前に実施してもよい。介在層10は図2や図3に示したように、半導体装置2に相当する各装置領域の外周部に沿って、活性層3や外部電極7を囲むように形成することが好ましいが、前述したように部分的に形成してもよい。
介在層10を形成するにあたって、まず支持基板8に接合された半導体基板2の第2の面2bから半導体基板2および絶縁層6を貫通し、支持基板8内に達する溝11を形成する(図4、図5および図6参照)。溝11の形状(装置領域の外周部からの距離m、幅w、支持基板8内における深さd)は前述した通りである。エッチング法を適用する場合には、所定パターンのマスク(図示せず)を用いて、例えば半導体基板2、絶縁層6および支持基板8をプラズマエッチングして溝11A(図4および図5参照)を形成する。
エッチング用のガスとしては、例えば半導体基板2や支持基板8がSi基板からなる場合にはSF6、O2、Arの混合ガスが使用される。絶縁層6がSiOx膜やSiN膜からなる場合には、C58、O2、Arの混合ガスが使用される。続いて、図4に示したように溝11A内に金属材料や絶縁材料を埋め込んで充填層12を形成したり、あるいは図5に示したように溝11Aの内壁面を金属材料や絶縁材料で覆って被覆層13を形成する。充填層12や被覆層13の形成には、スパッタ法、蒸着法、メッキ法、CVD法、スピンコート法、スプレーコート法等を適用することができる。
レーザグルービング法を適用する場合には、マスクを用いることなく、半導体基板2の第2の面2bからレーザ光を照射し、半導体基板2および絶縁層6を貫通すると共に、支持基板8内に達する溝11B(図6参照)を形成する。レーザ光源としては、例えばYAG(イットリウム・アルミニウム・ガーネット)レーザ、UV(固体紫外線)レーザ、エキシマレーザ、炭酸ガス(CO2)レーザ等を使用することができる。
YAGレーザの波長域は355nm、UVレーザの波長域は213nmおよび266nm(CLBO:セシウムリチウムトリボレート結晶)、355nm(CBO:セシウムトリボレート結晶、LBO:リチウムトリボレート結晶)、エキシマレーザの波長域は193nm(ArF)、248nm(KrF)、308nm(XeCl)、351nm(XeF)等である。半導体基板2や支持基板8にSi基板を適用すると共に、絶縁層6がSiOx膜やSiNx膜等からなる場合には、レーザ光源として波長が355nmのYAGレーザを使用することが好ましい。
溝11Bの形成にレーザグルービング法を適用すると、図6に示したように内壁面が変質層14で覆われた溝11Bが得られる。レーザグルービング法で形成した溝11Bとその内壁面を覆う変質層14とで構成された介在部10によっても、プラズマエッチング法で形成した溝11Aと充填層12や被覆層13とで構成された介在部10と同様な効果を得ることができる上に、マスクを用いる必要がないと共に、溝11Bと変質層14とが同時に得られるため、半導体装置1の製造コストを削減することが可能となる。
この後、図13に示すように、半導体基板2と支持基板8との接合体9をダイシングブレード15で切断して個片化し、図1に示した半導体装置(半導体チップ)1を作製する。ダイシングブレード15による切断は、半導体基板2の各装置領域に沿って行われる。すなわち、半導体基板2と支持基板8との接合体9の切断は、各装置領域に設けられた介在部10より外側で実施され、切断面には半導体基板2、絶縁層6および支持基板8の端面が露出した状態となる。このため、切断面(半導体装置1の外周面)で接合面Bに沿った剥離が生じたとしても、介在部10で剥離の進展を阻止することができる。
従って、剥離の進展に起因する半導体基板2と支持基板8との分離や半導体基板2の破断等による半導体装置1の製造歩留りの低下を抑制することができる。さらに、剥離の進展による半導体装置1の信頼性の低下、また半導体基板2の受光面2bの反りや歪みによる半導体装置1の撮像特性等の動作特性の低下を抑制することができる。このように、信頼性や動作特性等を向上させた半導体装置1の高歩留りで提供することが可能となる。
さらに、活性層3や外部電極7を介在部10で囲むことによって、切断面(半導体装置1の外周面)の接合面Bから生じた剥離が活性層3や外部電極12の形成領域まで進展することを再現性よく阻止することができる。活性層3の形成領域の剥離からの保護は、機械的な信頼性や撮像特性等の動作特性の向上に寄与する。また、外部電極12の形成領域まで剥離が進展しないようにすることで、電気的な接続の切断を防止することができる。
なお、本発明は上記した実施形態に限定されるものではなく、半導体基板の第1の面(表面)に受光部を有する活性層を設けると共に、半導体基板の第2の面(裏面)に受光部への受光面を設け、さらに半導体基板の第1の面上に支持基板を接合した各種の半導体装置に適用することができる。また、支持基板自体が活性層を有する半導体基板から半導体装置、受光面を有しない半導体基板を支持基板上に単一または複数個積層した半導体装置等に適用可能である。そのような半導体装置も本発明に含まれるものである。また、本発明の実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
1…半導体装置、2…半導体基板、2a…第1の面、2b…第2の面、3…活性層、5…配線層、6…絶縁層、7…外部電極、8…支持基板、9…接合体、10…介在部、11A…エッチングによる溝、11B…レーザグルービングによる溝、12…充填層、13…被覆層、14…変質層、15…ダイシングブレード。

Claims (5)

  1. 受光部を有する活性層が設けられた第1の面と、前記受光部への受光面となる第2の面とを有する半導体基板と、
    前記活性層上に設けられた配線層と、
    前記配線層を覆うように設けられた絶縁層と、
    前記半導体基板の前記第1の面と対向するように、前記絶縁層を介して前記半導体基板と接合された支持基板と、
    前記半導体基板と前記支持基板との接合体の外周面と前記活性層との間に、前記半導体基板の前記第2の面から前記半導体基板および前記絶縁層を貫通し、前記支持基板内に達するように設けられた介在部と
    を具備することを特徴とする半導体装置。
  2. 請求項1記載の半導体装置において、
    前記介在部は、前記半導体基板の前記第2の面から前記半導体基板および前記絶縁層を貫通し、前記支持基板内に達するように形成された溝と、少なくとも前記溝の内壁面を覆うように設けられた被覆層とを有することを特徴とする半導体装置。
  3. 請求項2記載の半導体装置において、
    前記介在部は、レーザグルービングにより形成された前記溝と、前記被覆層として前記溝の内壁面に形成された変質層とを有することを特徴とする半導体装置。
  4. 請求項2記載の半導体装置において、
    前記介在部は前記被覆層として前記溝内に埋め込まれた充填層を有することを特徴とする半導体装置。
  5. 第1の面と第2の面とを有する半導体基板の前記第1の面における複数の装置領域内に、それぞれ受光部を有する活性層を形成する工程と、
    前記複数の装置領域内の前記活性層上に配線層をそれぞれ形成する工程と、
    前記複数の装置領域内の前記配線層を覆うように絶縁層を形成する工程と、
    前記半導体基板の前記第1の面上に前記絶縁層を介して支持基板を接合する工程と、
    前記支持基板に接合された前記半導体基板を前記第2の面側から加工して薄厚化し、前記半導体基板の前記第2の面に前記受光部への受光面を形成する工程と、
    前記半導体基板の前記複数の装置領域の外周部と前記活性層との間に、前記半導体基板の前記第2の面から前記半導体基板および前記絶縁層を貫通し、前記支持基板内に達する介在部を形成する工程と、
    前記半導体基板と前記支持基板との接合体を前記装置領域に沿って切断し、半導体装置を個片化する工程と
    を具備することを特徴とする半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013062382A (ja) * 2011-09-13 2013-04-04 Toshiba Corp 半導体装置およびその製造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5324890B2 (ja) * 2008-11-11 2013-10-23 ラピスセミコンダクタ株式会社 カメラモジュールおよびその製造方法
JP5542543B2 (ja) 2010-06-28 2014-07-09 株式会社東芝 半導体装置の製造方法
JP5279775B2 (ja) 2010-08-25 2013-09-04 株式会社東芝 半導体装置の製造方法
JP5279782B2 (ja) 2010-09-16 2013-09-04 株式会社東芝 半導体装置の製造方法
US9947688B2 (en) 2011-06-22 2018-04-17 Psemi Corporation Integrated circuits with components on both sides of a selected substrate and methods of fabrication
US20130154049A1 (en) * 2011-06-22 2013-06-20 George IMTHURN Integrated Circuits on Ceramic Wafers Using Layer Transfer Technology
US8809109B2 (en) * 2012-05-21 2014-08-19 Stion Corporation Method and structure for eliminating edge peeling in thin-film photovoltaic absorber materials
JP6524003B2 (ja) 2016-03-17 2019-06-05 東芝メモリ株式会社 半導体装置
US10867836B2 (en) * 2016-05-02 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer stack and fabrication method thereof
CN111293102B (zh) * 2020-02-21 2022-07-05 上海航天电子通讯设备研究所 一种基板混合薄膜多层布线制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05235007A (ja) * 1991-03-07 1993-09-10 Nippon Soken Inc 半導体基板の製造方法
JPH11211632A (ja) * 1998-01-26 1999-08-06 Sharp Corp 電子顕微鏡観察用試料の作成方法および電子顕微鏡観察用試料加工装置
JP2006032495A (ja) * 2004-07-13 2006-02-02 Sony Corp 固体撮像素子及びその製造方法、半導体装置の製造方法
JP2007013089A (ja) * 2005-06-02 2007-01-18 Sony Corp 固体撮像素子及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6512809B2 (en) * 2000-05-02 2003-01-28 Siemens Aktiengesellschaft Radiation detector for an X-ray computed tomography apparatus
JP4443865B2 (ja) * 2002-06-24 2010-03-31 富士フイルム株式会社 固体撮像装置およびその製造方法
CN100468612C (zh) * 2004-03-25 2009-03-11 株式会社东芝 半导体器件及其制造方法
JP2006261638A (ja) * 2005-02-21 2006-09-28 Sony Corp 固体撮像装置および固体撮像装置の駆動方法
US8049293B2 (en) * 2005-03-07 2011-11-01 Sony Corporation Solid-state image pickup device, electronic apparatus using such solid-state image pickup device and method of manufacturing solid-state image pickup device
JP2008078382A (ja) * 2006-09-21 2008-04-03 Toshiba Corp 半導体装置とその製造方法
KR20090035262A (ko) * 2007-10-05 2009-04-09 삼성전자주식회사 이미지 센서 및 그의 제조 방법
SG152086A1 (en) * 2007-10-23 2009-05-29 Micron Technology Inc Packaged semiconductor assemblies and associated systems and methods
JP5444899B2 (ja) * 2008-09-10 2014-03-19 ソニー株式会社 固体撮像装置の製造方法、および固体撮像装置の製造基板
KR20100108109A (ko) * 2009-03-27 2010-10-06 삼성전자주식회사 이미지 센서 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05235007A (ja) * 1991-03-07 1993-09-10 Nippon Soken Inc 半導体基板の製造方法
JPH11211632A (ja) * 1998-01-26 1999-08-06 Sharp Corp 電子顕微鏡観察用試料の作成方法および電子顕微鏡観察用試料加工装置
JP2006032495A (ja) * 2004-07-13 2006-02-02 Sony Corp 固体撮像素子及びその製造方法、半導体装置の製造方法
JP2007013089A (ja) * 2005-06-02 2007-01-18 Sony Corp 固体撮像素子及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013062382A (ja) * 2011-09-13 2013-04-04 Toshiba Corp 半導体装置およびその製造方法

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