JP2006031830A - 半導体記憶装置 - Google Patents

Abstract

【課題】周囲の温度変化に応じた適切なリフレッシュ周期で動作可能な半導体記憶装置を提供する。
【解決手段】定電流発生回路１０は、温度依存性の小さい抵抗を内部に有し、周囲の温度にかかわらず常に一定のバイアス電圧ＢＩＡＳＴを発生させて定電流発生回路１１およびバイアス電圧調整回路１２へ入力させる。定電流発生回路１１は、温度依存性の大きい抵抗を内部に有し、周囲の温度によって変化するバイアス電圧ＢＩＡＳＮを発生させてバイアス電圧調整回路１２へ入力させる。バイアス電圧調整回路１２は、バイアス電圧ＢＩＡＳＴ，ＢＩＡＳＮに基づいて、温度依存性を有するバイアス電圧ＢＩＡＳＳを発生させてリングオシレータ１３へ入力させる。リングオシレータ１３は、バイアス電圧ＢＩＡＳＳのレベルに応じて、パルス信号ＰＨＹ０の発生周期を変化させる。
【選択図】図１

Description

この発明は、半導体記憶装置に関し、特にリフレッシュ動作が必要な半導体記憶装置に関する。

最近の情報端末機器や通信機器の小型化、低電圧化に伴い、これらの製品に搭載されている半導体記憶装置に対しても低消費電力化の要求が高まってきている。特に、容易に大容量化ができ、比較的高速なデータの転送ができることで、多機能化が進む情報端末機器に対しての需要が高まってきている。ＤＲＡＭ（Dynamic Random Access Memory）においては、メモリにアクセスしない状態でもデータ保持の為にリフレッシュ動作が必要であるために、消費電力が大きくなってしまうが、このリフレッシュ動作を適切なリフレッシュ周期で行うことによって、消費電力を大幅に低減することができる。

ＤＲＡＭにおけるリフレッシュ動作では、リフレッシュの対象となるメモリセルの各々において、データの読み出し、増幅および再書き込みが周期的に実行され、記憶データが保持されている。一般的に、リフレッシュ動作においては、行アドレスで選択されたワード線に接続されるメモリセル全てがリフレッシュされる。

また、ＤＲＡＭではメモリにアクセスがない状態でも記憶データを保持し続ける為のいわゆるセルフリフレッシュモードが備えられている。このセルフリフレッシュモードでは、内部リフレッシュタイマー回路によって自動で周期的に発生されるリフレッシュ信号に応じて、前述のリフレッシュ動作が一定の周期ごとに自動でアドレスを切り替えながら、順次実行されていく。

このような半導体記憶装置のリフレッシュ制御は、例えば、特許文献１〜２に開示されている。

特開平９−２０４７７３号公報 特開２００３−１３２６７８号公報

ＤＲＡＭのセルフリフレッシュ周期は、メモリセルがデータを保持することができる時間で設定され、このデータ保持時間はメモリセルからの電荷リーク量に依存している。ＤＲＡＭに用いられているプロセスでは、このリーク量が高温になるほど多くなるため、消費電力の観点からいえば、リフレッシュ周期は高温で短く、低温で長くするのが好ましい。ここで、高温とは、一般的に８０℃前後あるいはそれ以上の温度を表し、低温とは室温あるいはそれ以下の温度を表している。

しかしながら、従来のＤＲＡＭにおけるセルフリフレッシュでは、周囲の温度変化によらずリフレッシュ周期が一定であり、この周期は高温でのデータ保持時間保証のために設定されていたので、低温時においては不必要なリフレッシュ周期でリフレッシュ動作が実行され、実使用状態に近いとされる低温でのリフレッシュ動作時の消費電力が大きくなってしまっていた。

この発明は、これらの問題点を解決するためになされたものであり、周囲の温度変化に応じた適切なリフレッシュ周期で動作可能な半導体記憶装置を提供することを目的とする。

上記の課題を解決するために、本発明に係る半導体記憶装置は、メモリセルに記憶される情報を保持するために周期的にリフレッシュ動作を実行するリフレッシュ制御手段を備え、リフレッシュ制御手段は、温度依存性が大きいＮウェル型可変抵抗素子を含みＮウェル型可変抵抗素子を用いて周囲の温度に応じて変化する可変電圧を発生させる可変電圧発生手段と、発生された可変電圧に基づき周囲の温度に応じて周期が変化する信号を発生させる信号発生手段とを有する。

本発明に係る半導体記憶装置は、メモリセルに記憶される情報を保持するために周期的にリフレッシュ動作を実行するリフレッシュ制御手段を備え、リフレッシュ制御手段路は、温度依存性が大きいＮウェル型可変抵抗素子を含みＮウェル型可変抵抗素子を用いて周囲の温度に応じて変化する可変電圧を発生させる可変電圧発生手段と、発生された可変電圧に基づき周囲の温度に応じて周期が変化する信号を発生させる信号発生手段とを有する。従って、周囲の温度変化に応じた適切なリフレッシュ周期で動作可能となる。また、レイアウト面積を低減できる。

＜実施の形態１＞
以下、本発明の実施の形態１について、図面を参照しながら詳細に説明する。

図１は、本実施の形態に係る半導体記憶装置が備えるリフレッシュ制御手段としてのセルフリフレッシュ制御回路１を機能的に説明するためのブロック図である。

図１に示すように、セルフリフレッシュ制御回路１は、定電流発生回路１０，１１と、バイアス電圧調整回路１２と、リングオシレータ１３と、カウンター回路１４と、リフレッシュ行アドレス発生回路１５とを含む。このセルフリフレッシュ制御回路１は、行列状配置された複数のメモリセルを含むメモリセルアレイ（図示しない）に接続され、前記複数のメモリセルに記憶される情報を保持するために周期的にリフレッシュ動作を実行する。

定電流発生回路１０は、温度依存性の小さい抵抗（図１では示さない）を内部に有し、周囲の温度にかかわらず常に一定のバイアス電圧ＢＩＡＳＴを発生させて定電流発生回路１１およびバイアス電圧調整回路１２へ入力させる。

定電流発生回路１１は、温度依存性の大きい抵抗（図１では示さない）を内部に有し、周囲の温度によって変化するバイアス電圧ＢＩＡＳＮを発生させてバイアス電圧調整回路１２へ入力させる。具体的には、周囲の温度が低下した場合には、定電流発生回路１１から出力されるバイアス電圧ＢＩＡＳＮは低下する。

バイアス電圧調整回路１２は、定電流発生回路１０，１１からそれぞれ入力されたバイアス電圧ＢＩＡＳＴ，ＢＩＡＳＮに基づいて、温度依存性を有するバイアス電圧ＢＩＡＳＳを発生させてリングオシレータ１３へ入力させる。

リングオシレータ１３は、パルス信号ＰＨＹ０を周期的に発生させる発振回路であり、バイアス電圧調整回路１２から入力されるバイアス電圧ＢＩＡＳＳのレベルに応じて、パルス信号ＰＨＹ０の発生周期を変化させる。具体的には、リングオシレータ１３は、バイアス電圧ＢＩＡＳＳが低くなるのに応じてパルス信号ＰＨＹ０の発生周期を長くする。また、リングオシレータ１３は、セルフリフレッシュモードに入ったときに活性化信号ＳＥＬＦ−ＯＮを受けて活性化される。

カウンター回路１４は、リングオシレータ１３から発生されるパルス信号ＰＨＹ０を所定回数だけカウントし、この回数を超えたときにリフレッシュ信号ＰＨＹＳを発生させて
リフレッシュ行アドレス発生回路１５に入力させる。

リフレッシュ行アドレス発生回路１５は、入力されるリフレッシュ信号ＰＨＹＳに応じてリフレッシュする行アドレスを変更させる回路であり、これらにより、行アドレスを切り替えながら、リフレッシュ動作が順次実行されていく。

以下では、図１に示した定電流発生回路１０，１１、バイアス電圧調整回路１２およびリングオシレータ１３の構成について、図２〜６を用いて詳細に説明する。なお、カウンター回路１４については、一般に広く用いられているものと同様であるので、ここでの詳細な説明を省略する。また、リフレッシュ行アドレス発生回路１５についても、単にカウンター回路１４の動作により行アドレスを切り替える回路であるので、ここでの詳細な説明を省略する。

図２は、図１に示した定電流発生回路１０の構成を示す回路図である。

図２に示すように、定電流発生回路１０は、ＰチャネルトランジスタＰ１〜Ｐ２と、ＮチャネルトランジスタＮ１〜Ｎ２と、抵抗Ｒ１とを備える。

図２に示すように、ＰチャネルトランジスタＰ１のドレインは、外部から与えられる電源を用いた定電源ＥＸＶＤＤに接続される。ＰチャネルトランジスタＰ１のソースは、ノードＮＤ１を介してＮチャネルトランジスタＮ１のドレインに接続される。ＮチャネルトランジスタＮ１のソースは、接地される。抵抗Ｒ１の一端は、定電源ＥＸＶＤＤに接続される。抵抗Ｒ１の他端は、ＰチャネルトランジスタＰ２のドレインに接続される。ＰチャネルトランジスタＰ２のソースは、ノードＮＤ２を介してＮチャネルトランジスタＮ２のドレインに接続される。ＮチャネルトランジスタＮ２のソースは、接地される。

図２において、ＰチャネルトランジスタＰ１，Ｐ２は互いに同一のサイズを有し、ＰチャネルトランジスタＰ１，Ｐ２のゲートは、ノードＮＤ１を介して、ＰチャネルトランジスタＰ１のソースに接続される。すなわち、ＰチャネルトランジスタＰ１，Ｐ２は、カレントミラー回路を構成している。

また、ＮチャネルトランジスタＮ１，Ｎ２は互いに同一のサイズを有し、ＮチャネルトランジスタＮ１，Ｎ２のゲートは、ノードＮＤ２を介して、ＮチャネルトランジスタＮ２のドレインに接続される。すなわち、ＮチャネルトランジスタＮ１，Ｎ２は、カレントミラー回路を構成している。

また、ノードＮＤ２の電位は、バイアス電圧ＢＩＡＳＴとして出力される。

抵抗Ｒ１は、ポリシリコンやＰ＋イオン拡散によって形成される温度依存性が小さい抵抗素子である。

図２において、ＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１には等しい電流が流れる。また、抵抗Ｒ１、ＰチャネルトランジスタＰ２およびＮチャネルトランジスタＮ２には等しい電流が流れる。バイアス電圧ＢＩＡＳＴはこれらの電流値に依存し、これらの電流値は抵抗Ｒ１の抵抗値に依存する。上述したように、定電流発生回路１０においては、温度変化によって抵抗Ｒ１の値がほとんど変化しないため、出力されるバイアス電圧ＢＩＡＳＴは、周囲の温度によらずほぼ一定値となる。なお、実際には、バイアス電圧ＢＩＡＳＴは周囲の温度によって若干変化するが、後述するような大きな温度依存性を有するバイアス電圧ＢＩＡＳＮに比較すると、その影響が無視できる程度に小さいので、本発明においては、バイアス電圧ＢＩＡＳＴは一定値をとるとして説明する。

図３は、図１に示した定電流発生回路１１の構成を示す回路図である。

図３に示すように、定電流発生回路１１は、ＰチャネルトランジスタＰ３〜Ｐ６と、ＮチャネルトランジスタＮ３〜Ｎ７と、抵抗Ｒ２〜Ｒ４とを備える。

図３に示すように、抵抗Ｒ２の一端は、内部で降圧された電源を用いた定電源ＶＤＤに接続される。抵抗Ｒ２の他端は、ノードＮＲ１を介してＰチャネルトランジスタＰ３のドレインに接続される。ＰチャネルトランジスタＰ３のソースは、ノードＮＤ３を介してＮチャネルトランジスタＮ３のドレインに接続される。ＮチャネルトランジスタＮ３のソースは、ＮチャネルトランジスタＮ４のドレインに接続される。ＮチャネルトランジスタＮ４のソースは、接地される。抵抗Ｒ３の一端は、定電源ＶＤＤに接続される。抵抗Ｒ３の他端は、ノードＮＲ２を介してＰチャネルトランジスタＰ４のドレインに接続される。ＰチャネルトランジスタＰ４のソースは、ノードＮＤ４を介してＮチャネルトランジスタＮ５のドレインに接続される。ＮチャネルトランジスタＮ５のソースは、ＮチャネルトランジスタＮ６のドレインに接続される。ＮチャネルトランジスタＮ６のソースは、接地される。ＰチャネルトランジスタＰ５のドレインは、定電源ＶＤＤに接続される。ＰチャネルトランジスタＰ５のゲートは、ノードＮＤ４を介してＰチャネルトランジスタＰ４のソースに接続される。ＰチャネルトランジスタＰ６のドレインは、定電源ＶＤＤに接続される。ＰチャネルトランジスタＰ６のソースは、ノードＮＤ５を介してＮチャネルトランジスタＮ７のドレインに接続される。ＮチャネルトランジスタＮ７のソースは、抵抗Ｒ４の一端に接続される。抵抗Ｒ４の他端は、接地される。

図３において、ＰチャネルトランジスタＰ３，Ｐ４は互いに同一のサイズを有し、ＰチャネルトランジスタＰ３，Ｐ４のゲートは、ノードＮＤ３を介して、ＰチャネルトランジスタＰ３のソースに接続される。すなわち、ＰチャネルトランジスタＰ３，Ｐ４は、カレントミラー差動アンプを構成している。

また、ＰチャネルトランジスタＰ５，Ｐ６は互いに同一のサイズを有し、ＰチャネルトランジスタＰ５，６のゲートは、ノードＮＤ４を介して、ＰチャネルトランジスタＰ５のソースに接続される。すなわち、ＰチャネルトランジスタＰ５，Ｐ６は、カレントミラー差動アンプを構成している。

また、ＮチャネルトランジスタＮ３，Ｎ５は互いに同一のサイズを有し、ＮチャネルトランジスタＮ４，Ｎ６は互いに同一のサイズを有する。ＮチャネルトランジスタＮ７のゲートは、ノードＮＤ５を介して、ＮチャネルトランジスタＮ７のドレインに接続される。

ＮチャネルトランジスタＮ３，Ｎ５のゲートには、定電流発生回路１１の動作モードを通常動作モードからテストモードに切り替えるためのテストモード信号ＴＭ−ＪＵＤＧＥが、インバータＩＮＶ１を介して入力される。このテストモード信号ＴＭ−ＪＵＤＧＥは、通常動作時には、ＬレベルとなりＮチャネルトランジスタＮ３，Ｎ５を導通させることにより、定電流発生回路１１を動作させる。テストモード信号ＴＭ−ＪＵＤＧＥは、テストモード時には、ＨレベルとなりＮチャネルトランジスタＮ３，Ｎ５を遮断させることにより、定電流発生回路１１の動作を停止させる。そして、実施の形態２において後述するように、ノードＮＲ１〜ＮＲ２の電位を用いて、テストが行われる。

また、ＮチャネルトランジスタＮ４，Ｎ６のゲートには、定電流発生回路１０から出力されたバイアス電圧ＢＩＡＳＴが入力される。

また、ノードＮＤ５の電位は、バイアス電圧ＢＩＡＳＮとして出力される。

抵抗Ｒ２は、抵抗Ｒ１と同様に、温度依存性が小さい抵抗素子である。抵抗Ｒ３，Ｒ４は、温度依存性が大きく、高温で抵抗値が大きくなる抵抗素子である。以下、本明細書においては、このような抵抗素子のことを可変抵抗素子と呼ぶ。

図４に示すように、このような可変抵抗素子には、Ｐウェルから形成されるＰウェル型抵抗と、Ｎウェルから形成されるＮウェル型抵抗とがあり、回路構成やリフレッシュ周期の温度依存性に応じて使い分けられる。通常の半導体デバイスにおいてはＰ型基板が用いられるので、図４（ａ）に示すように、Ｐウェルを形成する場合にはＰウェルに加えてＮウェルを形成する必要があるが、図４（ｂ）に示すように、Ｎウェルを形成する場合にはＮウェルのみを形成すればよい。よって、抵抗Ｒ３，Ｒ４としてＮウェル型抵抗を形成することにより、レイアウト面積を低減することが可能となる。

次に、図３を用いて、定電流発生回路１１の通常動作について説明する。

抵抗Ｒ２、ＰチャネルトランジスタＰ３およびＮチャネルトランジスタＮ３，Ｎ４をそれぞれ流れる電流の電流値をＩ０とする。抵抗Ｒ２は温度依存性が小さいので、このＩ０もほとんど温度に依存せずほぼ一定値をとる。

まず、抵抗Ｒ２の抵抗値と抵抗Ｒ３の抵抗値とが同一となる温度における動作について説明する（以下では、この温度を温度Ｔａとも呼ぶ）。このとき、ノードＮＲ１とノードＮＲ２との電位が等しくなり、抵抗Ｒ３、ＰチャネルトランジスタＰ４およびＮチャネルトランジスタＮ５，Ｎ６には、電流値Ｉ０を有する電流が流れる。また、ＰチャネルトランジスタＰ５には電流が流れないので、ＰチャネルトランジスタＰ６にも電流が流れない。従って、ノードＮＤ５の電位は接地電位となるので、バイアス電圧ＢＩＡＳＮとしては、接地電位が出力される。このとき、ＮチャネルトランジスタＮ７は遮断している。

次に、温度が上昇し抵抗Ｒ３の抵抗値が抵抗Ｒ２の抵抗値よりも大きくなった場合の動作について説明する。このとき、ノードＮＲ２の電位はノードＮＲ１の電位より低くなり、抵抗Ｒ３を流れる電流の電流値はＩ０よりも小さくなる。この電流値をＩ１（＜Ｉ０）とする。また、ノードＮＲ２の電位の下降に伴い、ノードＮＤ４の電位も下降するので、ＰチャネルトランジスタＰ５，Ｐ６は導通する。従って、ノードＮＤ５の電位が上昇するので、ＮチャネルトランジスタＮ７は導通する。一方、抵抗Ｒ２を流れる電流値は常にＩ０であるので、電流値（Ｉ０−Ｉ１）を有する電流が、ＰチャネルトランジスタＰ５からノードＮＤ４を介してＮチャネルトランジスタＮ５へ流れ込むことになる。このとき、ＰチャネルトランジスタＰ６にも、電流値（Ｉ０−Ｉ１）を有する電流が流れる。この電流は、ＮチャネルトランジスタＮ７および抵抗Ｒ４にも流れることになる。

従って、定電流発生回路１１においては、温度が上昇すると抵抗Ｒ３を流れる電流の電流値Ｉ１が小さくなっていくので、ＰチャネルトランジスタＰ５，Ｐ６、ＮチャネルトランジスタＮ７および抵抗Ｒ４を流れる電流の電流値（Ｉ０−Ｉ１）が大きくなる。よって、温度が上昇すると、ノードＮＤ５の電位すなわち出力されるバイアス電圧ＢＩＡＳＮは高くなる。また、温度が上昇すると、抵抗Ｒ４の抵抗値が大きくなりＮチャネルトランジスタＮ７のソース電位が高くなるので、さらにバイアス電圧ＢＩＡＳＮを高め温度依存性を大きくすることが可能となる。すなわち、定電流発生回路１１は、本発明に係る可変電圧発生手段として機能し、可変電圧としてのバイアス電圧ＢＩＡＳＮを発生させる。

次に、温度が下降し抵抗Ｒ３の抵抗値が抵抗Ｒ２の抵抗値よりも小さくなった場合の動作について説明する。このとき、ノードＮＲ２の電位はノードＮＲ１の電位より高くなり、それに伴いノードＮＤ４の電位も上昇するので、ＰチャネルトランジスタＰ５，Ｐ６は遮断する。従って、抵抗Ｒ２と抵抗Ｒ３とが同一の抵抗値を有する場合と同様の動作が行われることになる。すなわち、抵抗Ｒ３、ＰチャネルトランジスタＰ４およびＮチャネルトランジスタＮ５，Ｎ６には、電流値Ｉ０を有する電流が流れる。また、ノードＮＤ５の電位は接地電位となるので、バイアス電圧ＢＩＡＳＮとしては、接地電位が出力される。このとき、ＮチャネルトランジスタＮ７は遮断している。

図５は、図１に示したバイアス電圧調整回路１２の構成を示す回路図である。

図５に示すように、バイアス電圧調整回路１２は、ＰチャネルトランジスタＰ７〜Ｐ８と、ＮチャネルトランジスタＮ８〜Ｎ１０とを備える。

図５に示すように、ＰチャネルトランジスタＰ７のドレインは、定電源ＶＤＤに接続される。ＰチャネルトランジスタＰ７のソースは、ノードＮＤ６を介してＮチャネルトランジスタＮ８，Ｎ９それぞれのドレインに接続される。ＮチャネルトランジスタＮ８，Ｎ９それぞれのソースは、接地される。ＰチャネルトランジスタＰ８のドレインは、定電源ＶＤＤに接続される。ＰチャネルトランジスタＰ８のソースは、ノードＮＤ７を介してＮチャネルトランジスタＮ１０のドレインに接続される。ＮチャネルトランジスタＮ１０のソースは、接地される。

図５において、ＰチャネルトランジスタＰ７，Ｐ８は互いに同一のサイズを有し、ＰチャネルトランジスタＰ７，Ｐ８のゲートは、ノードＮＤ６を介して、ＰチャネルトランジスタＰ７のソースに接続される。すなわち、ＰチャネルトランジスタＰ７，Ｐ８は、カレントミラー差動アンプを構成している。

また、ＮチャネルトランジスタＮ８，Ｎ９は互いに同一のサイズを有する。

また、ＮチャネルトランジスタＮ１０のゲートは、ノードＮＤ７を介してＮチャネルトランジスタＮ１０のソースに接続される。

ＮチャネルトランジスタＮ８のゲートには、定電流発生回路１０から出力されたバイアス電圧ＢＩＡＳＴが入力される。ＮチャネルトランジスタＮ９のゲートには、定電流発生回路１１から出力されたバイアス電圧ＢＩＡＳＮが入力される。

また、ノードＮＤ７の電位は、バイアス電圧ＢＩＡＳＳとして出力される。

次に、図５を用いて、バイアス電圧調整回路１２の動作について説明する。

ＮチャネルトランジスタＮ８には、ゲートに入力されるバイアス電圧ＢＩＡＳＴに応じた電流値Ｉ２を有する電流が流れる。ＮチャネルトランジスタＮ９には、ゲートに入力されるバイアス電圧ＢＩＡＳＮに応じた電流値Ｉ３を有する電流が流れる。従って、ＰチャネルトランジスタＰ７，Ｐ８には、それぞれ、電流値（Ｉ２＋Ｉ３）を有する電流が流れる。

上述したように、バイアス電圧ＢＩＡＳＮは、温度が上昇すると高くなるので、それに伴い電流値Ｉ３も大きくなる。また、バイアス電圧ＢＩＡＳＴは、温度依存性が小さいので、電流値Ｉ２は温度に依存せず一定となる。従って、電流値（Ｉ２＋Ｉ３）は、温度が上昇するとバイアス電圧ＢＩＡＳＮが高くなるので大きくなり、温度が下降するとバイアス電圧ＢＩＡＳＮが０となるので一定値（すなわちバイアス電圧ＢＩＡＳＴ）をとる。よって、ノードＮＤ７の電位をバイアス電圧ＢＩＡＳＳとして出力することで、高温において電位を高くするとともに、低温において最低電圧を保証することができる。これにより、低温においても、所定のリフレッシュ周期を保証することが可能となる。

図６は、図１に示したリングオシレータ１３の構成を示す回路図である。

図６に示すように、リングオシレータ１３は、１個のＮＡＮＤ回路ＮＡＮＤ１と、６個のインバータＩＮＶ２〜ＩＮＶ７とを備える。このインバータの個数は、６個に限らず、偶数個であればよい。図６において、ＮＡＮＤ回路ＮＡＮＤ１およびインバータＩＮＶ２〜ＩＮＶ７はリング状に接続される。

図６に示すように、ＮＡＮＤ回路ＮＡＮＤ１は、ＰチャネルトランジスタＰ３０〜Ｐ３１およびＮチャネルトランジスタＮ３０〜Ｎ３２を備える。インバータＩＮＶ２は、ＰチャネルトランジスタＰ３２およびＮチャネルトランジスタＮ３３〜Ｎ３４を備える。インバータＩＮＶ３は、ＰチャネルトランジスタＰ３３およびＮチャネルトランジスタＮ３５〜Ｎ３６を備える。インバータＩＮＶ４は、ＰチャネルトランジスタＰ３４およびＮチャネルトランジスタＮ３７〜Ｎ３８を備える。インバータＩＮＶ５は、ＰチャネルトランジスタＰ３５およびＮチャネルトランジスタＮ３９〜Ｎ４０を備える。インバータＩＮＶ６は、ＰチャネルトランジスタＰ３６およびＮチャネルトランジスタＮ４１〜Ｎ４２を備える。インバータＩＮＶ７は、ＰチャネルトランジスタＰ３７およびＮチャネルトランジスタＮ４３〜Ｎ４４を備える。

図６において、ＰチャネルトランジスタＰ３０〜Ｐ３７それぞれのドレインは、定電源ＶＤＤに接続される。ＮチャネルトランジスタＮ３２，Ｎ３４，Ｎ３６，Ｎ３８，Ｎ４０，Ｎ４２，Ｎ４４それぞれのソースは、接地される。

ＰチャネルトランジスタＰ３０のソースは、ノードＮＤ３０を介してＮチャネルトランジスタＮ３０のドレインに接続される。ＮチャネルトランジスタＮ３０のソースは、ＮチャネルトランジスタＮ３１のドレインに接続される。ＮチャネルトランジスタＮ３１のソースは、ＮチャネルトランジスタＮ３２のドレインに接続される。ＮチャネルトランジスタＮ３２のソースは、接地される。

ＰチャネルトランジスタＰ３２〜Ｐ３７それぞれのソースは、ノードＮＤ３１〜ＮＤ３６をそれぞれ介してＮチャネルトランジスタＮ３３，Ｎ３５，Ｎ３７，Ｎ３９，Ｎ４１，Ｎ４３それぞれのドレインに接続される。

Ｎ３３，Ｎ３５，Ｎ３７，Ｎ３９，Ｎ４１，Ｎ４３それぞれのソースは、ＮチャネルトランジスタＮ３４，Ｎ３６，Ｎ３８，Ｎ４０，Ｎ４２，Ｎ４４それぞれのドレインに接続される。

ＮチャネルトランジスタＮ３４，Ｎ３６，Ｎ３８，Ｎ４０，Ｎ４２，Ｎ４４それぞれのソースは、接地される。

ＰチャネルトランジスタＰ３０，Ｐ３１それぞれのソースは、ノードＮＤ３０を介してＰチャネルトランジスタＰ３２およびＮチャネルトランジスタＮ３３のゲートに接続される。ＰチャネルトランジスタＰ３２のソースおよびＮチャネルトランジスタＮ３３のドレインは、ノードＮＤ３１を介してＰチャネルトランジスタＰ３３およびＮチャネルトランジスタＮ３５それぞれのゲートに接続される。ＰチャネルトランジスタＰ３３のソースおよびＮチャネルトランジスタＮ３５のドレインは、ノードＮＤ３２を介してＰチャネルトランジスタＰ３４およびＮチャネルトランジスタＮ３７それぞれのゲートに接続される。ＰチャネルトランジスタＰ３４のソースおよびＮチャネルトランジスタＮ３７のドレインは、ノードＮＤ３３を介してＰチャネルトランジスタＰ３５およびＮチャネルトランジスタＮ３９それぞれのゲートに接続される。ＰチャネルトランジスタＰ３５のソースおよびＮチャネルトランジスタＮ３９のドレインは、ノードＮＤ３４を介してＰチャネルトランジスタＰ３６およびＮチャネルトランジスタＮ４１それぞれのゲートに接続される。ＰチャネルトランジスタＰ３６のソースおよびＮチャネルトランジスタＮ４１のドレインは、ノードＮＤ３５を介してＰチャネルトランジスタＰ３７およびＮチャネルトランジスタＮ４３それぞれのゲートに接続される。

ＮチャネルトランジスタＮ３２，Ｎ３４，Ｎ３６，Ｎ３８，Ｎ４０，Ｎ４２，Ｎ４４それぞれのゲートには、バイアス電圧調整回路１２から出力されたバイアス電圧ＢＩＡＳＳが入力される。ＰチャネルトランジスタＰ３０およびＮチャネルトランジスタＮ３１のゲートには、活性化信号ＳＥＬＦ−ＯＮが入力される。ノードＮＤ３６の電位は、パルス信号ＰＨＹ０として出力されるとともに、ＰチャネルトランジスタＰ３１およびＮチャネルトランジスタＮ３０それぞれのゲートに入力される。

ＮＡＮＤ回路ＮＡＮＤ１は、パルス信号ＰＨＹ０および活性化信号ＳＥＬＦ−ＯＮが入力され、活性化信号ＳＥＬＦ−ＯＮがＨレベルである場合には、パルス信号ＰＨＹ０を反転させて出力するインバータとして動作する。すなわち、リングオシレータ１３は、Ｈレベルの活性化信号が入力された場合にのみ、奇数個のインバータがリング上に接続された構成となり、発振を行う。従って、セルフリフレッシュモードにおいて活性化信号ＳＥＬＦ−ＯＮをＨレベルにすることにより、セルフリフレッシュ動作を行うことが可能となる。

また、リングオシレータ１３においては、バイアス電圧ＢＩＡＳＳが高くなると、ＮチャネルトランジスタＮ３２，Ｎ３４，Ｎ３６，Ｎ３８，Ｎ４０，Ｎ４２，Ｎ４４それぞれ流れる電流値が増大し反応速度が速くなるので、パルス信号ＰＨＹ０の発振周期が長くなる。従って、バイアス電圧ＢＩＡＳＳに応じてパルス信号ＰＨＹ０の発振周期を変化させることができる。すなわち、リングオシレータ１３は、本発明に係る信号発生手段として機能し、可変電圧に基づき周囲の温度に応じて周期が変化するパルス信号ＰＨＹ０を発生させる。

このように、本実施の形態に係るセルフリフレッシュ回路１においては、温度依存性の小さいバイアス電圧ＢＩＡＳＴと温度の上昇に伴い高くなるバイアス電圧ＢＩＡＳＮとから生成されるバイアス電圧ＢＩＡＳＳを用いて、パルス信号ＰＨＹ０の発振を行っている。従って、温度Ｔａよりも高い温度においてリフレッシュ周期を短くするとともに、温度Ｔａよりも低い温度において所定のリフレッシュ周期を保証することが可能となる。よって、周囲の温度変化に応じた適切なリフレッシュ周期で動作可能となる。

また、温度依存性を有する抵抗Ｒ３，Ｒ４として、Ｎウェル型抵抗を用いることにより、レイアウト面積を低減できる。

＜実施の形態２＞
実施の形態１に係るセルフリフレッシュ制御回路１においてパルス信号ＰＨＹ０の発振に用いられるバイアス電圧ＢＩＡＳＳは、温度Ｔａより低い温度においては一定となる。従って、温度Ｔａより低い温度においては、リフレッシュ周期は一定値をとり、必ずしも適切な値とはならない。しかし、この温度Ｔａが比較的に低温（０℃あるいは室温）になるように抵抗Ｒ３の抵抗値を予め設定しておくことにより、通常のＤＲＡＭ動作においては、リフレッシュ周期が一定値とならず適切な値をとるようにすることが可能となる。

このような抵抗Ｒ３の抵抗値の設定を行うために、従来は、抵抗Ｒ３の抵抗値を変化させてセルフリフレッシュ周期（あるいはセルフリフレッシュ電流）を測定し、その測定結果から抵抗Ｒ３の最適値を定めていた。しかし、このような手法を用いた場合には、測定に時間がかかったり、測定に起因する誤差が大きくなってしまうという問題点があった。

実施の形態２においては、上記の問題点を解決するためのテストモード回路について説明する。

図７は、本実施の形態に係るテストモード回路１００の構成を示す回路図である。

図７に示すように、テストモード回路１００は、抵抗比較回路１０１と比較結果判定回路１０２とからなる。抵抗比較回路１０１は、ＰチャネルトランジスタＰ１０〜Ｐ１１とＮチャネルトランジスタＮ１１〜Ｎ１４と抵抗Ｒ５とを備える。比較結果判定回路１０２は、ＰチャネルトランジスタＰ１２〜Ｐ１５とＮチャネルトランジスタＮ１５〜Ｎ２３とを備える。ここで、ＰチャネルトランジスタＰ１４およびＮチャネルトランジスタＮ１９〜Ｎ２１はインバータＩＮＶ１０を構成し、ＰチャネルトランジスタＰ１５およびＮチャネルトランジスタＮ２２〜Ｎ２３はインバータＩＮＶ１１を構成している。また、抵抗Ｒ５は、温度依存性が小さい抵抗素子である。

図７において、抵抗Ｒ５の一端は、ノードＮＲ１を介して図３に示される抵抗Ｒ２の他端に接続される。抵抗Ｒ５の他端は、ノードＮＤ２０を介してＰチャネルトランジスタＰ１０のドレインに接続される。ＰチャネルトランジスタＰ１０のソースは、ノードＮＤ１０を介してＮチャネルトランジスタＮ１１のソースに接続される。ＮチャネルトランジスタＮ１１のソースは、ＮチャネルトランジスタＮ１２のドレインに接続される。ＮチャネルトランジスタＮ１２のソースは、接地される。

ＰチャネルトランジスタＰ１１のドレインは、ノードＮＲ２，ＮＤ２１を介して図３に示される抵抗Ｒ３の他端に接続される（図７においてノードＮＲ２，ＮＤ２１は同一のノードであるが、説明の都合上、名称を使い分けることとする）。ＰチャネルトランジスタＰ１１のソースは、ノードＮＤ１１を介してＮチャネルトランジスタＮ１３のドレインに接続される。ＮチャネルトランジスタＮ１３のソースは、ＮチャネルトランジスタＮ１４のドレインに接続される。ＮチャネルトランジスタＮ１４のソースは、接地される。

ＰチャネルトランジスタＰ１２のドレインは、定電源ＶＤＤに接続される。ＰチャネルトランジスタＰ１２のソースは、ノードＮＤ１２を介してＮチャネルトランジスタＮ１５のドレインに接続される。ＮチャネルトランジスタＮ１５のソースは、ノードＮＤ１４を介してＮチャネルトランジスタＮ１７のドレインに接続される。ＮチャネルトランジスタＮ１７のソースは、ＮチャネルトランジスタＮ１８のドレインに接続される。ＮチャネルトランジスタＮ１８のソースは、接地される。

ＰチャネルトランジスタＰ１３のドレインは、定電源ＶＤＤに接続される。ＰチャネルトランジスタＰ１３のソースは、ノードＮＤ１３を介してＮチャネルトランジスタＮ１６のドレインに接続される。ＮチャネルトランジスタＮ１６のソースは、ノードＮＤ１４を介してＮチャネルトランジスタＮ１７のドレインに接続される。

ＰチャネルトランジスタＰ１４のドレインは、定電源ＶＤＤに接続される。ＰチャネルトランジスタＰ１４のソースは、ノードＮＤ１５を介してＮチャネルトランジスタＮ１９のドレインに接続される。ＮチャネルトランジスタＮ１９のソースは、ＮチャネルトランジスタＮ２０のドレインに接続される。ＮチャネルトランジスタＮ２０のソースは、ＮチャネルトランジスタＮ２１のドレインに接続される。ＮチャネルトランジスタＮ２１のソースは、接地される。

ＰチャネルトランジスタＰ１５のドレインは、定電源ＶＤＤに接続される。ＰチャネルトランジスタＰ１５のソースは、ノードＮＤ１６を介してＮチャネルトランジスタＮ２２のドレインに接続される。ＮチャネルトランジスタＮ２２のソースは、ＮチャネルトランジスタＮ２３のドレインに接続される。ＮチャネルトランジスタＮ２３のソースは、接地される。

図７において、ＰチャネルトランジスタＰ１０，Ｐ１１は互いに同一のサイズを有し、ＰチャネルトランジスタＰ１０，Ｐ１１のゲートは、ノードＮＤ１０を介して、ＰチャネルトランジスタＰ１０のソースおよびＮチャネルトランジスタＮ１５のゲートに接続される。すなわち、ＰチャネルトランジスタＰ１０，Ｐ１１は、カレントミラー差動アンプを構成している。

ＰチャネルトランジスタＰ１２，Ｐ１３は互いに同一のサイズを有し、ＰチャネルトランジスタＰ１２，Ｐ１３のゲートは、ノードＮＤ１２を介して、ＰチャネルトランジスタＰ１２のソースに接続される。すなわち、ＰチャネルトランジスタＰ１２，Ｐ１３は、カレントミラー差動アンプを構成している。

ＮチャネルトランジスタＮ１５，Ｎ１６は互いに同一のサイズを有し、ＮチャネルトランジスタＮ１５のゲートは、ノードＮＤ１０を介してＰチャネルトランジスタＰ１０のソースに接続される。ＮチャネルトランジスタＮ１６のゲートは、ノードＮＤ１１を介してＰチャネルトランジスタＰ１１のソースに接続される。すなわち、ＮチャネルトランジスタＮ１５，Ｎ１６は、カレントミラー差動アンプを構成している。

ＮチャネルトランジスタＮ１２，Ｎ１４は互いに同一のサイズを有し、ＮチャネルトランジスタＮ１１，Ｎ１３，Ｎ１７，Ｎ２０，Ｎ２３は互いに同一のサイズを有する。

ＰチャネルトランジスタＰ１３のソースおよびＮチャネルトランジスタＮ１６のドレインは、ノードＮＤ１３を介してＰチャネルトランジスタＰ１４およびＮチャネルトランジスタＮ１９それぞれのゲートに接続される。ＰチャネルトランジスタＰ１４のソースおよびＮチャネルトランジスタＮ１９のドレインは、ノードＮＤ１５を介してＰチャネルトランジスタＰ１５およびＮチャネルトランジスタＮ２２それぞれのゲートに接続される。

ＮチャネルトランジスタＮ１２，Ｎ１４，Ｎ１８，Ｎ２０，Ｎ２１のゲートには、定電流発生回路１０からバイアス電圧ＢＩＡＳＴが入力される。これにより、バイアス電圧ＢＩＡＳＴに応じて、テストモード回路１００の動作電流の電流値を絞り込むことが可能となる。

ＮチャネルトランジスタＮ１１，Ｎ１３，Ｎ１７，Ｎ２０，Ｎ２３のゲートには、テストモード信号ＴＭ−ＪＵＤＧＥが入力される。このテストモード信号ＴＭ−ＪＵＤＧＥは、実施の形態１において前述したように、定電流発生回路１１の動作モードをテストモードに切り替えるためのものであり、テストモード時にはＨレベルとなり、定電流発生回路１１の動作を停止させるとともにテストモード回路１００を動作させる。このテストモード時には、ノードＮＤ１６の電位が抵抗比較の結果を判定する判定信号ＪＵＤＧＥとして出力される。以下では、図７を用いて、テストモード時におけるテストモード回路１００の動作について説明する。

図７（および図３）に示すように、抵抗Ｒ５はノードＮＲ１を介して抵抗Ｒ２に直列に接続される。また、ノードＮＤ２１は、ノードＮＲ２を介して抵抗Ｒ３に接続される。

まず、抵抗Ｒ３の抵抗値が抵抗Ｒ５の抵抗値と抵抗Ｒ２の抵抗値との和と等しい場合について説明する。このとき、ノードＮＤ２０の電位はノードＮＤ２１の電位と等しくなり、ＰチャネルトランジスタＰ１０，Ｐ１１には、等しい電流が流れる。この電流値をＩ５とする。このとき、ノードＮＤ１０の電位はノードＮＤ１１の電位と等しくなる。従って、ＮチャネルトランジスタＮ１５，Ｎ１６に流れる電流も等しくなり、ノードＮＤ１３の電位は中間電位となる。

次に、抵抗Ｒ３の抵抗値が抵抗Ｒ５の抵抗値と抵抗Ｒ２との抵抗値との和より大きい場合について説明する。このとき、ＰチャネルトランジスタＰ１０，Ｐ１１に流れる電流の電流値はＩ５で一定であるので、ノードＮＤ２１の電位はノードＮＤ２０の電位より低くなる。従って、ノードＮＤ１１の電位はノードＮＤ１０の電位より低くなる。従って、ＮチャネルトランジスタＮ１６を流れる電流はＮチャネルトランジスタＮ１５を流れる電流より小さくなるので、ノードＮＤ１３の電位は中間電位より高くなる。従って、このノードＮＤ１３の電位で表される信号を、インバータＩＮＶ１０，ＩＮＶ１１を介して増幅（デジタル化）することにより、Ｈレベルの判定信号ＪＵＤＧＥとして出力することができる。すなわち、比較結果判定回路１０２は、本発明に係るデジタル変換手段として機能し、抵抗比較回路１０１（抵抗比較手段）からの比較結果をデジタル信号に変換して出力する。

また、抵抗Ｒ３の抵抗値が抵抗Ｒ５の抵抗値と抵抗Ｒ２の抵抗値との和より小さい場合については、上記と逆の動作が行われることにより、Ｌレベルの判定信号ＪＵＤＧＥが出力される。これにより、抵抗Ｒ３の抵抗値を抵抗Ｒ５の抵抗値と抵抗Ｒ２の抵抗値との和と比較して、その比較結果を判定信号ＪＵＤＧＥとして出力することが可能となる。

ところで、一般的なＤＲＡＭのテスト手法では、高温でのメモリセルのデータ保持時間を保証するため、リフレッシュ周期を設定するためのテストは、比較的に高い温度で行われることが多い。この温度を温度Ｔｃ（＞Ｔａ）とすると、テストモード回路１００を用いることにより、温度Ｔｃのみにおけるテストから抵抗Ｒ３を適切に設定することが可能となる。以下では、このテスト手法について説明する。

まず、抵抗Ｒ３に用いられる可変抵抗の温度特性から、温度Ｔａにおける抵抗Ｒ３の抵抗値と温度Ｔｃにおける抵抗Ｒ３の抵抗値との差分である抵抗変化量ΔＲを予め求めておく。次に、テストモード回路１００において、抵抗Ｒ５の抵抗値が抵抗変化量ΔＲに等しくなるように設定する。次に、テストモード回路１００に接続された定電流発生回路１１において、図８を用いて後述するような手法を用いて、温度Ｔｃにおける抵抗Ｒ３の抵抗値を変化させていく。このとき、判定信号ＪＵＤＧＥは、抵抗Ｒ３の抵抗値が、抵抗Ｒ５の抵抗値（すなわち抵抗変化量ΔＲ）と抵抗Ｒ２の抵抗値との和に等しくなったときに、ＬレベルからＨレベルに変化する。このときの抵抗Ｒ３の抵抗値は、温度Ｔｃにおける抵抗Ｒ３の最適な抵抗値である。すなわち、温度Ｔｃにおいて抵抗Ｒ３をこの抵抗値に設定することにより、温度Ｔａにおいて抵抗Ｒ３の抵抗値を抵抗Ｒ２の抵抗値と等しくすることが可能となる。

図８は、抵抗値を変化させるための抵抗Ｒ３の構成を示す回路図である。

図８に示すように、抵抗Ｒ３は、抵抗Ｒ６〜Ｒ１０とＰチャネルトランジスタＰ１６〜Ｐ１９とヒューズＦ１〜Ｆ４から構成される。ここで、ＰチャネルトランジスタＰ１６〜Ｐ１９は、抵抗Ｒ６〜Ｒ１０にそれぞれ対応している。また、ヒューズＦ１〜Ｆ４は、抵抗Ｒ６〜Ｒ１０にそれぞれ対応している。また、抵抗Ｒ６〜Ｒ１０は、温度依存性が大きい可変抵抗素子であり、本発明に係る可変抵抗素子単位として機能する。

図８に示すように、抵抗Ｒ６の一端は、定電源ＶＤＤに接続される。抵抗Ｒ６の他端は、抵抗Ｒ７の一端に接続される。抵抗Ｒ７の他端は、抵抗Ｒ８の一端に接続される。抵抗Ｒ８の他端は、抵抗Ｒ９の一端に接続される。抵抗Ｒ９の他端は、抵抗Ｒ１０の一端に接続される。抵抗Ｒ１０の他端は、ノードＮＲ２となる。

ヒューズＦ１の一端は、定電源ＶＤＤに接続される。ヒューズＦ１の他端は、ＰチャネルトランジスタＰ１６のドレインに接続される。ＰチャネルトランジスタＰ１６のソースは、ヒューズＦ２の一端および抵抗Ｒ６の他端に接続される。ヒューズＦ２の他端は、ＰチャネルトランジスタＰ１７のドレインに接続される。ＰチャネルトランジスタＰ１７のソースは、ヒューズＦ３の一端および抵抗Ｒ７の他端に接続される。ヒューズＦ３の他端は、ＰチャネルトランジスタＰ１８のドレインに接続される。ＰチャネルトランジスタＰ１８のソースは、ヒューズＦ４の一端および抵抗Ｒ８の他端に接続される。ヒューズＦ４の他端は、ＰチャネルトランジスタＰ１９のドレインに接続される。ＰチャネルトランジスタＰ１９のソースは、抵抗Ｒ９の他端に接続される。

ＰチャネルトランジスタＰ１６〜Ｐ１９のゲートには、ゲート信号ＴＴ１〜ＴＴ４がそれぞれ入力される。

次に、図８を用いて、抵抗Ｒ３を最適値に設定する手法について説明する。

まず、ゲート信号ＴＴ１〜ＴＴ４を全てＬレベルとし、ＰチャネルトランジスタＰ１６〜Ｐ１９のゲートに入力させる。このとき、ＰチャネルトランジスタＰ１６〜Ｐ１９は全て導通するので、抵抗Ｒ３の抵抗値は０となる。従って、抵抗Ｒ３の抵抗値は抵抗Ｒ５の抵抗値と抵抗Ｒ２の抵抗値との和より小さいので、テストモード回路１００からは、Ｌレベルの判定信号ＪＵＤＧＥが出力される。

次に、ゲート信号ＴＴ１〜ＴＴ４を順次Ｈレベルに変えていき、テストモード回路１００から出力される判定信号ＪＵＤＧＥの変化をモニターする。そして、判定信号ＪＵＤＧＥがＬレベルからＨレベルに変化するときの抵抗Ｒ３の抵抗値を最適な値として設定する。すなわち、Ｈレベルのゲート信号が入力され遮断されているＰチャネルトランジスタについては、対応するヒューズを切断する。これにより、このＰチャネルトランジスタおよびヒューズに対応する抵抗に電流が流れるので、抵抗Ｒ３を最適値に設定することが可能となる。このとき、テストモード時に判定信号ＪＵＤＧＥのレベルが、外部に接続されるパッドからモニターできるようにしておけば、容易に抵抗値Ｒ３の最適値を求めることが可能となる。

図９は、パルス信号ＰＨＹ０の周期すなわちセルフリフレッシュ周期の温度依存性を示したグラフである。図９において、Ｔ＜Ｔａの領域においては、バイアス電圧ＢＩＡＳＳが一定となるので、セルフリフレッシュ周期も一定値（最大値）ｔＲＥＦ−ｍａｘとなっている。また、Ｔ≧Ｔａの領域においては、温度Ｔが高くなると、バイアス電圧ＢＩＡＳＳが高くなるので、セルフリフレッシュ周期は短くなっている。図９においては、温度がＴａからＴｃまで温度変化量ΔＴだけ上昇すると、セルフリフレッシュ周期がｔＲＥＦ−ｍａｘからｔＲＥＦ−ｍｉｎまで短くなっている。従って、この温度Ｔａが比較的に低温になるように抵抗Ｒ３の抵抗値を予め設定しておくことにより、通常のＤＲＡＭ動作においては、リフレッシュ周期が一定値とならず適切な値をとるようにすることが可能となる。

なお、上述においては、抵抗Ｒ５の抵抗値が抵抗変化量ΔＲに等しくなるように設定したが、これに限らず、任意の値を設定してもよい。例えば、抵抗Ｒ５の抵抗値として、抵抗変化量ΔＲよりも大きい値を設定することにより、温度Ｔａより低い温度においてもリフレッシュ周期が一定値とならず適切な値をとるようにすることが可能となる。

また、抵抗Ｒ５を、図８に示されるような構成にしてもよい。これにより、抵抗Ｒ５の抵抗値の調整を容易に行うことが可能となる。

このように、本実施の形態に係るテストモード回路１００においては、温度依存性の小さい抵抗Ｒ５（比較抵抗素子）の抵抗値を所望の値に設定し、抵抗比較回路１０１を用いた比較を行うことにより、抵抗Ｒ３の抵抗値を設定する。従って、温度Ｔｃのみにおけるテストを行うことにより、温度Ｔａのときの抵抗Ｒ３の抵抗値が抵抗Ｒ２の抵抗値に等しくなるように設定できるので、設定を容易に行うことが可能となる。

また、セルフリフレッシュ周期を実際に測定することなく設定が可能となるので、測定に起因する誤差を低減することができる。

また、抵抗比較回路１０１における比較結果を、Ｈレベル又はＬレベルで表されるデジタル信号である判定信号ＪＵＤＧＥとして出力する。従って、比較結果の判定が容易となるので、設定をさらに容易に行うことが可能となる。

本発明の実施の形態１に係るセルフリフレッシュ制御回路を機能的に説明するためのブロック図である。 本発明の実施の形態１に係る定電流発生回路の構成を示す回路図である。 本発明の実施の形態１に係る定電流発生回路の構成を示す回路図である。 本発明の実施の形態１に係る抵抗の構成を示す断面図である。 本発明の実施の形態１に係るバイアス調整回路の構成を示す回路図である。 本発明の実施の形態１に係るリングオシレータの構成を示す回路図である。 本発明の実施の形態２に係るテストモード回路の構成を示す回路図である。 本発明の実施の形態２に係る抵抗の構成を示す回路図である。 本発明の実施の形態２に係るセルフリフレッシュ周期の温度依存性を示したグラフである。

符号の説明

１ セルフリフレッシュ制御回路、１０，１１ 定電流発生回路、１２ バイアス電圧調整回路、１３ リングオシレータ、１４ カウンター回路、１５ リフレッシュ行アドレス発生回路、１００ テストモード回路、１０１ 抵抗比較回路、１０２ 比較結果判定回路、Ｆ１〜Ｆ４ ヒューズ、Ｉ０〜Ｉ５ 電流、ＩＮＶ１〜ＩＮＶ７ インバータ、Ｎ１〜Ｎ２３ Ｎチャネルトランジスタ、ＮＡＮＤ１ ＮＡＮＤ回路、ＮＤ１〜ＮＤ３６、ＮＲ１〜ＮＲ２ ノード、Ｐ１〜Ｐ１９ Ｐチャネルトランジスタ、Ｒ１〜Ｒ１０ 抵抗。

Claims (5)

1. メモリセルに記憶される情報を保持するために周期的にリフレッシュ動作を実行するリフレッシュ制御手段を備え、
   前記リフレッシュ制御手段は、
   温度依存性が大きいＮウェル型可変抵抗素子を含み前記Ｎウェル型可変抵抗素子を用いて周囲の温度に応じて変化する可変電圧を発生させる可変電圧発生手段と、
   発生された前記可変電圧に基づき周囲の温度に応じて周期が変化する信号を発生させる信号発生手段と
   を有する半導体記憶装置。
2. メモリセルに記憶される情報を保持するために周期的にリフレッシュ動作を実行するリフレッシュ制御手段を備え、
   前記リフレッシュ制御手段は、
   温度依存性が大きい可変抵抗素子を含み前記可変抵抗素子を用いて周囲の温度に応じて変化する可変電圧を発生させる可変電圧発生手段と、
   発生された前記可変電圧に基づき周囲の温度に応じて周期が変化する信号を発生させる信号発生手段と、
   前記可変抵抗素子の抵抗値を温度依存性の小さい比較抵抗素子の抵抗値と比較する抵抗比較手段と
   を有する半導体記憶装置。
3. 請求項２に記載の半導体記憶装置であって、
   前記抵抗比較手段からの比較結果をデジタル信号に変換して出力するデジタル変換手段
   をさらに有する半導体記憶装置。
4. 請求項２又は請求項３に記載の半導体記憶装置であって、
   前記可変抵抗素子はＮウェル型可変抵抗素子である
   半導体記憶装置。
5. 請求項２乃至請求項４のいずれかに記載の半導体記憶装置であって、
   前記可変抵抗素子は複数の可変抵抗素子単位を含む
   半導体記憶装置。
   
   

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