JP2006019487A - 増幅型固体撮像素子 - Google Patents

Abstract

【課題】 増幅型固体撮像素子において、製造工程でのばらつきが信号電荷の転送特性、及びオーバーフロー特性に大きく影響しないオーバーフロードレイン構造を開示する。
【解決手段】 本発明では、第１導電型の電荷蓄積領域よりも半導体基板の裏面側に、第２導電型の半導体領域の一部を介して電荷蓄積領域の少なくとも一部に対向する第１導電型の過剰電荷排出領域が形成されている。過剰電荷排出領域は電圧供給部から所定の電圧を受けるので、オーバーフロー成分は過剰電荷排出領域を介して排出される。この構造では、過剰電荷排出領域は、半導体基板の内部に位置するので、電荷蓄積領域や、信号電荷の転送時に反転層が形成される領域から離れている。従って、製造工程において各不純物拡散領域の形成位置がばらついても、信号電荷の転送特性やオーバーフロー特性にはあまり影響しない。
【選択図】 図１

Description

本発明は、増幅型固体撮像素子に関する。特に本発明は、増幅型固体撮像素子においてオーバーフロー耐性を向上する技術に関する。

従来より、入射光に応じて各画素で生成される信号を、画素内部で増幅してから出力する増幅型固体撮像素子が知られている。そして、増幅型固体撮像素子においてブルーミングを抑制する手段として、特許文献１の段落［００５７］に記載の縦型オーバーフロードレイン構造が知られている。以下、この縦型オーバーフロードレイン構造を簡単に説明する。

各画素は、信号電荷（この例では正孔）を蓄積するフォトダイオードと、増幅部である接合型電界効果トランジスタ（以下、ＪＦＥＴと略記）と、定電圧線に接続されたリセットドレイン（特許文献１では制御領域と称している）とを有している。画素の各部は、Ｐ型半導体基板上のＮ型半導体層中に形成されている。ＪＦＥＴのゲートにはフォトダイオードから信号電荷が転送され、この信号電荷の量に応じた電圧がＪＦＥＴのソースから出力される。ＪＦＥＴのゲートは、リセット時にはリセットドレインに電気的に接続されて、所定の電圧を受ける。

そして、フォトダイオードのＰ型電荷蓄積領域と、Ｐ型半導体基板と、これら２者の間であるＮ型半導体層の一部とでＰＮＰの縦型オーバーフロードレイン構造となっている。このため、Ｐ型電荷蓄積領域の最大蓄積電荷量を超えて生成された信号電荷（以下、オーバーフロー成分という）は、Ｐ型半導体基板に吸収される。
上記の画素構造では、Ｎ型半導体層の一部がＪＦＥＴのドレインとして機能するが、Ｎ型半導体層の不純物濃度及び厚さは、画素間で電圧を伝達するには十分ではない。即ち、Ｎ型半導体層は電気的抵抗が高いので、Ｎ型半導体層の電圧は、配線等で各画素毎に固定する必要がある。このような配線や、配線を接続するための高濃度の不純物拡散領域を各画素に形成すると、画素の開口率は下がる。

開口率の低下を避けるためには、高濃度Ｎ型半導体基板上にＮ型エピタキシャル層を形成し、Ｎ型エピタキシャル層中に画素の各部を形成すればよい。この場合、抵抗が低い高濃度Ｎ型半導体基板を介してＮ型エピタキシャル層全体に電圧を供給できるので、ＪＦＥＴのドレインを基板電位に固定できる。その場合にブルーミングを抑制する手段としては、特許文献１の段落［００７４］に記載の横型オーバーフロードレイン構造が知られている。

図１２は、特許文献１の図１０、段落［００７４］に記載の単位画素の平面模式図である。図に示すように、単位画素１０は、フォトダイオード１２と、ＪＦＥＴ１４と、Ｐ型のリセットドレイン１６と、低濃度Ｐ型のオーバーフロー制御領域１８とを有している。また、リセットゲート配線２２と、転送ゲート配線２４と、リセットドレイン配線２６と、垂直信号線２８とが複数の画素に跨って形成されている。

図１３は、図１２のＹ１−Ｙ２間の断面模式図である。図に示すように、画素の各部を構成する不純物拡散領域は、高濃度Ｎ型半導体基板３０上のＮ型エピタキシャル層３２中に形成されている。また、フォトダイオード１２は、表面Ｎ型領域３４と、Ｐ型電荷蓄積領域３６とを有する。転送ゲート配線２４下の領域のうち、リセットドレイン１６とフォトダイオード１２との間には高濃度Ｎ型領域３８が形成されている。この高濃度Ｎ型領域３８下には、オーバーフロー制御領域１８が形成されている。

そして、フォトダイオード１２、オーバーフロー制御領域１８、リセットドレイン１６によって、横型オーバーフロードレイン構造となっている。従って、オーバーフロー成分は、オーバーフロー制御領域１８を介してリセットドレイン１６に排出される。このように特許文献１の横型オーバーフロードレイン構造は、ブルーミングを抑制できる上に、構造的に開口率の低下を招かないので、極めて優れている。

このような構造の製造方法としては、例えば以下の２つが知られている。まず先に、過剰に生成された信号電荷の排出特性（以下、オーバーフロー特性という）を重視した製造方法を説明する。この場合、高濃度Ｎ型半導体基板３０上にＮ型エピタキシャル層３２を形成後、Ｎ型エピタキシャル層３２中にＰ型領域を形成する。このＰ型領域は、Ｐ型電荷蓄積領域３６と、リセットドレイン１６と、オーバーフロー制御領域１８とを構成する。また、イオン注入によりＪＦＥＴ１４のゲートを形成する。

次に、オーバーフロー制御領域１８となる領域の上部に、イオン注入により高濃度Ｎ型領域３８を形成する。この注入では、オーバーフロー制御領域１８内にも導電型が反転しない程度にドナー型不純物を注入し、オーバーフロー制御領域１８の正孔濃度をリセットドレイン１６やＰ型電荷蓄積領域３６よりも低くする。これにより、Ｐ型電荷蓄積領域３６は、オーバーフロー制御領域１８よりも電位が低くなり、正孔を蓄積可能となる。次に、転送ゲート配線２４を形成後、転送ゲート配線２４をマスクとしたイオン注入により表面Ｎ型領域３４を形成する。その後、他の各部を形成すればよい。

この場合、オーバーフロー制御領域１８及びＰ型電荷蓄積領域３６は一括して形成されるので、両者間の位置ずれはなく、オーバーフロー特性は極めて良好になる。しかし、転送ゲート配線２４は、ＪＦＥＴ１４のゲート及びＰ型電荷蓄積領域３６より後から形成されるので、ＪＦＥＴ１４のゲート及びＰ型電荷蓄積領域３６に対する位置ずれが若干懸念される。即ち、ＪＦＥＴ１４のゲート及びＰ型電荷蓄積領域３６をソースまたはドレインとし、転送ゲート配線２４をゲートとしたＭＯＳトランジスタにより信号電荷が転送されるが、後から形成される転送ゲート配線２４の形成位置は、ソース側またはドレイン側に若干ずれるおそれがある。

次に、信号電荷の転送特性を重視した製造方法、具体的にはＰ型電荷蓄積領域３６及びＪＦＥＴ１４のゲートをセルフアラインで形成する製造方法を説明する。まず、高濃度Ｎ型半導体基板３０上にＮ型エピタキシャル層３２を形成後、イオン注入によりオーバーフロー制御領域１８を形成する。このとき、リセットドレイン１６を同時に形成してもよい。次に、高濃度Ｎ型領域３８を形成する。次に、転送ゲート配線２４を形成後、これをマスクとしてＰ型電荷蓄積領域３６及びＪＦＥＴ１４のゲートを形成する。次に、転送ゲート配線２４をマスクとして表面Ｎ型領域３４を形成後、他の各部を形成する。

この場合、オーバーフロー制御領域１８とＰ型電荷蓄積領域３６とは、別々のイオン注入で形成される。従って、後から形成されるＰ型電荷蓄積領域３６の注入領域は、先に形成したオーバーフロー制御領域１８と若干離れるおそれがある。或いは、両者の注入領域が重なって、重なった部分の不純物濃度が周囲よりも高くなり、オーバーフロー特性がばらつくおそれがある。
特開２０００−７７６４２号公報

特許文献１の横型オーバーフロードレイン構造は、上記のどちらの方法で形成しても使用上は十分に機能していたが、信号電荷の転送特性、及びオーバーフロー特性の両者が全くばらつかないように製造することが困難であった。
近年の固体撮像素子は、高性能、且つ、製造ばらつきが極めて少ないことが要望されている。従って、増幅型固体撮像素子にオーバーフロードレイン構造を形成するに際しては、信号電荷の転送特性、及びオーバーフロー特性が製造工程によってばらつかないことが要望されている。また、開口率を下げることなく形成できることが望ましい。

本発明の目的は、増幅型固体撮像素子において、製造工程でのばらつきが信号電荷の転送特性、及びオーバーフロー特性に大きく影響しないオーバーフロードレイン構造を提供することである。
本発明の別の目的は、上記の目的に従ったオーバーフロードレイン構造において、開口率を下げることなく形成できるものを提供することである。

請求項１の発明は、第１導電型の電荷蓄積領域と、増幅部と、第２導電型の半導体領域とを有する画素が半導体基板に複数形成された増幅型固体撮像素子である。電荷蓄積領域は、入射光に応じた量の電荷を蓄積する。増幅部は、電荷蓄積領域に蓄積された電荷が転送される電荷検出領域を含むと共に、電荷検出領域内の電荷量に応じた画素信号を出力する。半導体領域は、電荷蓄積領域の外周の内、少なくとも半導体基板の裏面側に隣接して形成されている。

本請求項の発明は、以下の点を特徴とする。第１に、半導体領域内には、電荷蓄積領域よりも半導体基板の裏面側に、半導体領域の一部を介して電荷蓄積領域の少なくとも一部に対向する第１導電型の過剰電荷排出領域が形成されている。第２に、半導体基板において複数の画素が形成されている領域には、過剰電荷排出領域に対向しない領域が存在する。第３に、過剰電荷排出領域に所定の電圧を供給する電圧供給部を有する。

請求項２の発明は、請求項１の増幅型固体撮像素子において、以下の点を特徴とする。第１に、定電圧領域を有すると共に、ゲート電圧に応じて定電圧領域を電荷検出領域に電気的に接続するリセットトランジスタが各々の画素内に形成されている。第２に、定電圧領域は、電圧供給部として過剰電荷排出領域に接続されている。
請求項３の発明は、請求項１または請求項２の増幅型固体撮像素子において、以下の点を特徴とする。第１に、半導体領域内には、電荷蓄積領域と過剰電荷排出領域との間の領域の一部に第２導電型の電荷収集促進領域が形成されている。第２に、電荷蓄積領域と電荷収集促進領域との間には、半導体領域の一部が介在する。第３に、電荷収集促進領域における正味の平均不純物濃度は、半導体領域における正味の平均不純物濃度よりも高い。

請求項４の発明は、請求項１〜請求項３のいずれかの増幅型固体撮像素子において、半導体基板の面方向における電荷蓄積領域の外縁に対向するように、且つ、電荷蓄積領域の一部には対向しないように、過剰電荷排出領域が開口していることを特徴とする。

本発明では、第１導電型の電荷蓄積領域よりも半導体基板の裏面側に、第１導電型の過剰電荷排出領域が形成されている。過剰電荷排出領域は、第２導電型の半導体領域の一部を介して電荷蓄積領域の少なくとも一部に対向しており、電圧供給部から所定の電圧を受ける。従って、電荷蓄積領域に蓄積しきれないオーバーフロー成分を、過剰電荷排出領域を介して排出できる。

このようなオーバフロードレイン構造では、オーバフロー成分を排出する領域が電荷蓄積領域から離れているので、製造工程において各不純物拡散領域の形成位置が多少ばらついても、オーバーフロー特性にはあまり影響しない。また、一般には半導体基板の表面側に反転層を形成することで電荷蓄積領域から信号電荷が転送されるが、過剰電荷排出領域は、半導体基板の内部に位置するので、反転層が形成される領域から離れている。従って、各不純物拡散領域の形成位置がばらついても、信号電荷の転送特性にはあまり影響しない。

以下、図面を用いて本発明の実施の形態を説明する。なお、各図において、同一要素には同一符号を付し、重複する説明を省略する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態における増幅型固体撮像素子の等価回路図である。本実施形態は、請求項１〜請求項３に対応する。

図に示すように、増幅型固体撮像素子５０は、ｍ行ｎ列からなる多数の画素Ｐｘ１−１〜Ｐｘｍ−ｎ（以下、画素と略記）と、各画素を行毎に駆動する垂直走査回路５４と、各画素に列毎に接続されている垂直信号線ＶＬ１〜ＶＬｎと、水平信号線５８と、水平走査回路６０とを有している。なお、図中の符号において先頭がφで始まっているものは駆動電圧を示す。また、一部の要素の符号の最後には、配置されている行または列を示すために１、ｍ、ｎ等を付したが、行や列の区別が不要な場合、以下の説明では適宜省略する。

画素Ｐｘ１−ｎに符号を示すように、各画素は、フォトダイオードＰＤと、転送ゲート６４と、リセットゲート６６と、リセットドレイン７０と、ＪＦＥＴ７２とを有している。
リセットドレイン７０は、各行毎にリセットドレイン配線ＲＤＬを介して、共通の電源（電圧ＶＧ）に接続されている。

リセットゲート６６は、各行毎にリセットゲート配線ＲＧＬ１〜ＲＧＬｍを介して、垂直走査回路５４に接続されている。リセットゲート６６は、垂直走査回路５４からパルス電圧φＲＧ１〜φＲＧｍをそれぞれ受けて行毎に駆動され、ＪＦＥＴ７２のゲート電圧を制御する。即ち、リセットゲート６６は、ＪＦＥＴ７２のゲートを電圧ＶＧにリセットすることでＪＦＥＴ７２を非動作状態にし、ＪＦＥＴ７２のゲートをフローティング状態にすることでＪＦＥＴ７２を動作状態にする。

転送ゲート６４は、各行毎に転送ゲート配線ＴＧＬ１〜ＴＧＬｍを介して、垂直走査回路５４に接続されている。転送ゲート６４は、垂直走査回路５４からパルス電圧φＴＧ１〜φＴＧｍをそれぞれ受けて行毎に駆動され、フォトダイオードＰＤの蓄積電荷をＪＦＥＴ７２のゲートに転送する。
ＪＦＥＴ７２のソースは各列毎に垂直信号線ＶＬ１〜ＶＬｎにそれぞれ接続されており、ＪＦＥＴ７２のドレインは共通のドレイン電源（電圧ＶＤ）に接続されている。ＪＦＥＴ７２は、動作時には、フォトダイオードＰＤからゲートに転送された電荷量に応じた電圧（請求項記載の画素信号に対応）を、ソースフォロワ動作によりソースから出力する。

垂直信号線ＶＬ１〜ＶＬｎには、定電流源ＣＳ１〜ＣＳｎと、垂直リセットトランジスタＴＲＶ１〜ＴＲＶｎと、垂直負荷容量Ｃｖ１〜Ｃｖｎと、列バッファアンプＡＰ１〜ＡＰｎと、ＣＤＳコンデンサＣｃ１〜Ｃｃｎと、ＣＤＳトランジスタＴｃ１〜Ｔｃｎと、列選択トランジスタＴｈ１〜Ｔｈｎとがそれぞれ接続されている。
垂直リセットトランジスタＴＲＶは、駆動パルス電圧φＲＶをゲートに受けて、垂直信号線ＶＬを一定電圧ＶＲＶにリセットする。

垂直負荷容量Ｃｖ１〜Ｃｖｎは、ＪＦＥＴ７２の動作帯域を制限する。
列選択トランジスタＴｈ１〜Ｔｈｎは、水平走査回路６０から駆動パルス電圧φＨ１〜φＨｎをゲートにそれぞれ受けて、垂直信号線ＶＬ１〜ＶＬｎを水平信号線５８にそれぞれ接続する。
ＣＤＳトランジスタＴｃは、ゲートに駆動パルス電圧φＣを受ける。このＣＤＳトランジスタＴｃとＣＤＳコンデンサＣｃは、信号電荷の転送前後におけるＪＦＥＴ７２の出力電圧に相関二重サンプリング処理を施す。

水平信号線５８には、水平リセットトランジスタＴＲＨと、出力バッファアンプ７４とが接続されている。水平リセットトランジスタＴＲＨは、駆動パルス電圧φＲＨをゲートに受けて、水平信号線５８を一定電圧（この例では接地線ＧＮＤ）にリセットする。
増幅型固体撮像素子５０における画素信号の読み出し動作は、特許文献１の図１のものと同様であるので、詳細な説明を省略する。

図２、図３、図４は、どれも増幅型固体撮像素子５０の単位画素の平面模式図である。多層構造で煩雑となるので、図２では配線系統を主に示し、図３では本実施形態の特徴である埋め込みドレインの形成領域を示し、図４では本実施形態のもう１つの特徴であるオーバーフローバリアの形成領域を示した。図５は図２〜図４におけるＸ１−Ｘ２間の断面模式図であり、図６は図２〜図４におけるＹ３−Ｙ４間の断面模式図であり、図７は図２〜図４におけるＹ５−Ｙ６間の断面模式図である。以下、図２〜図７を用いて、画素の構造を説明する。

図２に示すように、画素は、フォトダイオードＰＤ、ＪＦＥＴ７２、リセットドレイン７０を有し、リセットゲート配線ＲＧＬ、転送ゲート配線ＴＧＬ、垂直信号線ＶＬが複数の画素に跨って形成されている。図には示していないが、フォトダイオードＰＤの部分においてのみ開口するように、全画素に繋がってリセットドレイン配線ＲＤＬが形成されている。リセットドレイン配線ＲＤＬは遮光膜としても機能する。

図５、６、７に示すように、高濃度Ｎ型のシリコン基板８０の表（おもて）面側にはＮ型エピタキシャル層８４が形成されており、画素の各部の不純物拡散領域はＮ型エピタキシャル層８４中に形成されている。Ｎ型エピタキシャル層８４上には絶縁層（二酸化ケイ素）８８が形成されており、絶縁層８８中には、リセットドレイン配線ＲＤＬや垂直信号線ＶＬ等の配線や、リセットゲート６６や転送ゲート６４が形成されている。

図５に示すように、ＪＦＥＴ７２は、ゲートをＰ型、ソース・ドレインをＮ型として形成されており、リセットドレイン７０は、Ｐ型として形成されている。ＪＦＥＴ７２のドレインは、Ｎ型エピタキシャル層８４、高濃度Ｎ型のシリコン基板８０を介してドレイン電源に接続される。そして、ＪＦＥＴ７２のゲート、及びリセットドレイン７０をソースまたはドレインとし、リセットゲート６６をゲートとするＰチャネル型ＭＯＳＦＥＴが形成されている（請求項記載のリセットトランジスタに対応）。従って、リセットゲート６６の電圧（リセットゲート配線ＲＧＬの電圧）に応じて反転層が形成され、ＪＦＥＴ７２のゲート内の電荷量はリセットされる。リセットドレイン７０は、中継配線９２を介してリセットドレイン配線ＲＤＬに接続されている。

また、ＪＦＥＴ７２のゲート、及びリセットドレイン７０に隣接して、高濃度Ｎ型の不純物拡散領域であるチャネルストップ９３が形成されている。このチャネルストップ９３は、素子間分離領域として機能する。さらに、リセットドレイン７０の下方には、Ｐ型の埋め込みドレイン９４、及び埋め込みドレイン９４をリセットドレイン７０に電気的に接続するＰ型中継領域９６が形成されている。なお、本明細書での『下方』或いは『下』は、シリコン基板８０の厚さ方向に表面から裏面の方向の意味で用い、上はその反対方向の意味で用いる。

図６に示すように、フォトダイオードＰＤは、表面Ｎ型領域９８及びＰ型電荷蓄積領域１００からなる埋め込み型フォトダイオードとして形成されており、正孔を信号電荷としてＰ型電荷蓄積領域１００に蓄積する。また、ＪＦＥＴ７２のゲート、及びＰ型電荷蓄積領域１００をソースまたはドレインとし、転送ゲート６４をゲートとするＰチャネル型ＭＯＳＦＥＴが形成されている。従って、転送ゲート６４の電圧に応じて反転層が形成されて、Ｐ型電荷蓄積領域１００からＪＦＥＴ７２のゲートに信号電荷が転送される。

図６、７に示すように、埋め込みドレイン９４上には、Ｎ型のオーバーフローバリア１０４が形成されている。このオーバーフローバリア１０４とＰ型電荷蓄積領域１００との間には、Ｎ型エピタキシャル層８４の一部が介在する。オーバーフローバリア１０４は、Ｎ型エピタキシャル層８４よりも正味の平均不純物濃度が高い。
また、埋め込みドレイン９４及びオーバーフローバリア１０４の形成領域は、どちらも、Ｐ型電荷蓄積領域１００全体及び転送ゲート６６全体に対向する。なお、本明細書での『対向する』は、半導体基板（この例ではシリコン基板８０）の厚さ方向に２者が向き合っているという意味で用いる。埋め込みドレイン９４及びオーバーフローバリア１０４は、マスク工程でのずれを考慮してもＰ型電荷蓄積領域１００全体に確実に対向させるため、リセットゲート配線ＲＧＬの一部にも対向するように形成されている。

図３に示すように、埋め込みドレイン９４は、複数の画素に亘って水平方向（転送ゲート配線ＴＧＬの延在方向）に連続して形成されている。また、埋め込みドレイン９４は、リセットドレイン７０の中央部には対向するものの、リセットドレイン７０の外周部やＪＦＥＴ７２の領域において開口している。なお、本明細書での『開口している』は、シリコン基板８０の厚さ方向に見た場合に、形成されていない領域が存在するという意味である。

図４に示すように、オーバーフローバリア１０４も、複数の画素に亘って水平方向に連続して形成されている。また、オーバーフローバリア１０４は、リセットドレイン７０下の領域を除いて、埋め込みドレイン９４上に形成されている。
上述した画素構造は、次のようにすれば形成可能である。まず、シリコン基板８０上にＮ型エピタキシャル層８４を形成後、アクセプタ型不純物をイオン注入して、埋め込みドレイン９４を形成する。次に、アクセプタ型不純物をイオン注入してＰ型中継領域９６を形成後、ドナー型不純物をイオン注入してオーバーフローバリア１０４を形成する。なお、Ｐ型中継領域９６とオーバーフローバリア１０４の形成順序は逆でもよい。この後は、従来工程と同様でよい。

以下、本実施形態の効果を説明する。埋め込みドレイン９４は、Ｐ型中継領域９６及びリセットドレイン７０を介して一定電圧（ＶＧ）に固定される。このため、強い入射光によりＰ型電荷蓄積領域１００の最大蓄積電荷量を超えて正孔が生成されても、オーバーフロー成分は、埋め込みドレイン９４によって吸収される。従って、オーバーフロー成分は隣接画素に混入せず、ブルーミングを確実に抑制できる。

このような本実施形態のオーバーフロードレイン構造は、シリコン基板８０の厚さ方向にオーバーフロー成分を排出させる縦型構造である。従って、オーバーフロー成分を排出する領域がフォトダイオードＰＤから離れているので、製造工程において各不純物拡散領域の形成位置が多少ばらついても、オーバーフロー特性にはあまり影響しない。また、基板の内部に形成される埋め込みドレイン９４は、転送ゲート６４下における反転層が形成される領域から離れている。従って、各不純物拡散領域の形成位置がばらついても、信号電荷の転送特性には殆ど影響しない。

なお、埋め込みドレイン９４及びオーバーフローバリア１０４を転送ゲート６６全体にも対向させた理由は、これらが信号電荷の転送特性に影響しないことを確実にするためである。ここでの影響は、例えば、シリコン基板８０の深部で生成された正孔が、埋め込みドレイン９４及びオーバーフローバリア１０４を避けて転送ゲート６６下の領域の近傍に到達することである。

ある画素の深い位置（埋め込みドレイン９４よりも下方）で発生した正孔は、埋め込みドレイン９４によって吸収されるため、隣接画素のＰ型電荷蓄積領域１００には殆ど到達しない。従って、クロストークも大きく抑制できる。
埋め込みドレイン９４は開口しているので、この開口している部分を介して、Ｎ型エピタキシャル層８４はシリコン基板８０に電気的に接続されている。このため、Ｎ型エピタキシャル層８４をシリコン基板８０の電位に容易に固定できる。従って、ＪＦＥＴ７２をはじめとする画素の各部を確実に動作させることができる。また、Ｎ型エピタキシャル層８４に所定電圧を供給するための配線を画素毎に設ける必要はないので、開口率の低下を招かない。

さらに、埋め込みドレイン９４上には、周囲よりも正味の平均不純物濃度が高いＮ型のオーバーフローバリア１０４が形成されている。ドナー型不純物がイオン化した領域であるＮ型領域を電気的に正とすれば、周囲よりもドナー型不純物濃度が高いオーバーフローバリア１０４は、周囲よりも正の度合いが強い。このため、オーバーフローバリア１０４は、信号電荷である正孔に対するクーロン斥力が周囲よりも強い。

従って、オーバーフローバリア１０４より上で発生した正孔は、下方には行かず、Ｐ型電荷蓄積領域１００の電位井戸に導かれる。この結果、入射光によって生成された正孔を極めて高い効率でＰ型電荷蓄積領域１００内に収集できるので、画素の感度を高くできる。なお、オーバーフローバリア１０４は、このような効果を考慮すれば、本実施形態のようにリセットドレイン７０下を除いて埋め込みドレイン９４の上部のみに形成することが望ましい。

オーバーフロー成分を埋め込みドレイン９４から排出するためには埋め込みドレイン９４を所定電圧に固定する必要があるが、本実施形態では埋め込みドレイン９４はＰ型中継領域９６を介してリセットドレイン７０に接続されている。このため、リセットドレイン７０は、埋め込みドレイン９４に一定電圧を供給する機能と、リセットゲート６６の電圧に応じてＪＦＥＴ７２のゲートの電荷量をリセットする機能とを兼用する。従って、リセットドレイン７０に一定電圧を供給する配線を別に設ける必要はなく、埋め込みドレイン９４を形成しても画素の微細化に際して問題とならない。

このように本実施形態の増幅型固体撮像素子５０は、開口率が比較的大きく、クロストークも抑制されており、感度が高いので、微細化、多画素化による高機能化、及び小面積化によるコストダウンが可能である。
以下、埋め込みドレイン９４及びオーバーフローバリア１０４を中心に、各部の不純物濃度、厚さ、形成深さについて補足説明する。以下に挙げる数値等は後述する第２の実施形態にも共通である。シリコン基板８０の正味の平均不純物濃度は、例えば約１０¹⁸／ｃｍ³であり、Ｎ型エピタキシャル層８４の正味の平均不純物濃度は、例えば約１０¹⁴〜１０¹⁶／ｃｍ³であり、チャネルストップ９３の正味の平均不純物度は、例えば約１０¹⁷〜１０¹⁹／ｃｍ³である。

上記した『正味の平均不純物濃度』は、多数キャリアを供給する不純物の平均濃度から、少数キャリアを供給する不純物の平均濃度を差し引いた値の意味であり、３００Ｋにおける多数キャリア濃度にほぼ等しい。なお、固体撮像素子等の半導体装置では、各不純物拡散領域における多数キャリアを供給する不純物の平均濃度は、少数キャリアを供給する不純物の平均濃度を無視できる程度に高いことも多い。その場合、正味の平均不純物濃度は、多数キャリアを供給する不純物の平均濃度に実質的に等しい。

埋め込みドレイン９４の正味の平均不純物濃度は、例えば約１０¹⁶〜１０²⁰／ｃｍ³である。埋め込みドレイン９４は、Ｐ型であればよいが、その正味の平均不純物濃度は、Ｎ型エピタキシャル層８４より高いことが望ましい。これは、製造上のばらつきによって、Ｐ型に反転しないおそれがある濃度はあまり望ましくないからである。即ち、例えばＮ型エピタキシャル層８４にアクセプタ型不純物をイオン注入することで埋め込みドレイン９４を形成する場合、イオン注入するアクセプタ型不純物濃度は、Ｎ型エピタキシャル層８４のドナー型不純物濃度よりも十分高いことが望ましい。

Ｐ型中継領域９６は、Ｐ型であればよいが、埋め込みドレイン９４と同様の製造上の理由から、正味の平均不純物濃度がＮ型エピタキシャル層８４よりも十分高いことが望ましい。本実施形態では、Ｐ型中継領域９６は、埋め込みドレイン９４よりも正味の平均不純物濃度が高い。
オーバーフローバリア１０４の電位が高すぎる（正味の平均不純物濃度が高すぎる）と、オーバーフロー成分がオーバーフローバリア１０４を通過して埋め込みドレイン９４に流入する確率は、低くなる。その場合のオーバーフロー成分の行き先として、以下の２つが主に考えられる。

第１に、オーバーフロー成分は、チャネルストップ９３を乗り越えて隣接画素に混入するおそれがある。これを防止するためには、チャネルストップ９３の電位をオーバーフローバリア１０４の電位より高くすることが望ましい。
第２に、電荷蓄積時において、オーバーフロー成分は、Ｎ型エピタキシャル層８４における転送ゲート６４下の領域を経由してＪＦＥＴ７２のゲートに混入するおそれがある。これを防止するためには、転送ゲート６４にオフ電圧（例えば約１Ｖ）が印加されているときにおいて、転送ゲート６４下のＮ型エピタキシャル層８４の電位がオーバーフローバリア１０４の電位よりも高いことが望ましい。

以上を考慮すれば、オーバーフローバリア１０４の正味の平均不純物濃度は、例えば約１×１０¹⁵〜１×１０¹⁷／ｃｍ³であればよい。
Ｎ型エピタキシャル層８４の厚さは、例えば約８μｍであり、Ｐ型電荷蓄積領域１００における最も下側の部分（下面）の深さは、例えば約０．５μｍである。なお、本明細書での深さは、Ｎ型エピタキシャル層８４と絶縁層８８との界面を基準とする。そして、オーバーフローバリア１０４は、最も上側の部分（上面）が約１．５μｍ以上の深さであることが望ましい。理由は、以下の通りである。

１．５μｍは、一般にシリコン基板において波長６００ｎｍの光の強度が約５０％になる深さであり、本実施形態の増幅型固体撮像素子５０は可視光を対象としている。また、オーバーフローバリア１０４より下方で発生したキャリアはＰ型電荷蓄積領域１００には到達しない。従って、Ｐ型電荷蓄積領域１００に蓄積されるキャリアの発生領域を確保する意味では、オーバーフローバリア１０４の上面の深さは約１．５μｍ以上であることが望ましい。なお、可視光よりも深くで電子−正孔対を生成する赤外光が対象である場合、オーバーフローバリア１０４の形成位置は、上記約１．５μｍよりも深い方がよい。

オーバーフローバリア１０４の厚さの下限値は、Ｎ型エピタキシャル層８４との間に電位の勾配が生じる程度であればよい。埋め込みドレイン９４の最も上側の部分（上面）の深さは、オーバーフローバリア１０４の厚さの下限値と、上記約１．５μｍとを合わせた値以上が望ましいことになる（可視光を対象とする場合）。
なお、オーバーフローバリア１０４を形成しないでも、埋め込みドレイン９４があるので本実施形態とほぼ同様の効果が得られるが、画素の感度は本実施形態より劣る。オーバーフローバリア１０４を形成せず、且つ、可視光を対象とする場合、埋め込みドレイン９４の上面の深さは、同様の理由（Ｐ型電荷蓄積領域１００に蓄積されるキャリアの発生領域を確保）で、約１．５μｍ以上が望ましい。

埋め込みドレイン９４の深さの上限値は、以下の２つの条件を満たすことが望ましい。第１に、製造工程で考えれば、埋め込みドレイン９４の上面の深さの値は５μｍ以下が望ましい。これは、あまり深すぎると、高エネルギーのイオン注入を用いても、埋め込みドレイン９４とリセットドレイン７０とを接続する中継配線９２の形成が困難になるからである。

第２に、オーバーフローバリア１０４を形成しない場合、埋め込みドレイン９４が深すぎると、画素間でオーバーフロー成分が混じるおそれがある。従って、埋め込みドレイン９４の上面の深さの値は、画素サイズ（半導体基板の厚さ方向に見た場合の画素の一辺の長さ）と同等か、それ以下であることが望ましい。
埋め込みドレイン９４の厚さは、例えば１〜２μｍであるが、その下限値は、正孔に対する吸収源として機能する厚さであればよい。

＜第２の実施形態＞
次に、全請求項に対応する第２の実施形態の増幅型固体撮像素子を説明する。第２の実施形態は、埋め込みドレイン及びオーバーフローバリアの形成領域を除いて、第１の実施形態と同じであるので、違いのみを説明する。図８、図９は、第２の実施形態における４画素の平面模式図であり、図８では埋め込みドレインの形成領域を斜線で示し、図９ではオーバーフローバリアの形成領域を斜線で示した。図１０は、図８、９のＸ３−Ｘ４間の断面模式図である。

図８、１０に示すように、本実施形態での埋め込みドレイン１２４は、各画素毎に分離しており、Ｐ型電荷蓄積領域１００の中央部において開口している。即ち、Ｐ型電荷蓄積領域１００は、外周部のみが埋め込みドレイン１２４に対向し、外周部以外が埋め込みドレイン１２４に対向しない。
図９に示すように、オーバーフローバリア１２８は、リセットドレイン７０下には形成されていないことを除いて、平面的には埋め込みドレイン１２４と同じ輪郭で形成されている。なお、リセットドレイン７０下には、埋め込みドレイン１２４をリセットドレイン７０に接続するＰ型中継領域９６が第１の実施形態と同様に形成されている（図示せず）。

図１０に示すように、オーバーフローバリア１２８は、埋め込みドレイン１２４上に形成されている。オーバーフローバリア１２８とＰ型電荷蓄積領域１００との間にはＮ型エピタキシャル層８４の一部が介在する。
このように第２の実施形態においても、オーバーフロー成分は埋め込みドレイン１２４に吸収され、オーバーフローバリア１２８により正孔がＰ型電荷蓄積領域１００に効率的に収集されるので、第１の実施形態と同様の効果を得ることができる。さらに、本実施形態の埋め込みドレイン１２４は、Ｐ型電荷蓄積領域１００の中央部において開口しており、画素間にも形成されていない。このため、シリコン基板８０の裏面側からＮ型エピタキシャル層８４への電流の流路は広くなり、Ｎ型エピタキシャル層８４の抵抗はさらに下がり、Ｎ型エピタキシャル層８４に電圧を供給し易くなる。従って、第２の実施形態によれば画素のさらなる微細化が可能である。

波長が長い光ほど、シリコン基板８０の表面から深い位置で電子−正孔対を生成する。第２の実施形態では、埋め込みドレイン１２４はＰ型電荷蓄積領域１００の中央で開口しているので、この開口している部分を介して、基板深部の電荷をＰ型電荷蓄積領域１００に到達させることが可能である。即ち、波長が長い光を対象とした増幅型固体撮像素子の場合、感度を高くする意味では、第１の実施形態よりも第２の実施形態の方が望ましい。反対に、長い波長を対象としない場合、第１の実施形態のように埋め込みドレイン９４がＰ型電荷蓄積領域１００全体に対向している方が望ましい。これは、埋め込みドレインによってクロストークを防止できるからである。

このように入射光の波長を考慮した場合、ベイヤー配列型の増幅型固体撮像素子では、埋め込みドレインの形成領域は図１１のようにすることが望ましい。図１１は、図８と同様の４画素の平面模式図であり、埋め込みドレインの形成領域を斜線で示す。なお、この例でもオーバーフローバリアは、第２の実施形態と同様にリセットドレイン７０下を除いて埋め込みドレイン上のみに形成する（図示せず）。この例では、画素は、赤色光を選択的に受光する赤画素Ｒと、緑色光を選択的に受光する緑画素Ｇと、青色光を選択的に受光する青画素Ｂとの３つに分類される。

そして、赤画素における埋め込みドレインは、第２の実施形態と同様の形状であり、Ｐ型電荷蓄積領域１００の中央部に対して開口している。これは、波長が長い赤色光は基板深部で電荷を発生させるので、基板深部の電荷をＰ型電荷蓄積領域１００に到達させ、感度を高くするためである。赤色光に対して緑色光、青色光は波長が短く、基板深部ではあまり電荷を生成しない。従って、クロストークを抑制するため、緑画素Ｇ、青画素Ｂにおける埋め込みドレインは、Ｐ型電荷蓄積領域１００全体、及びリセットドレイン７０に対向させる。また、Ｎ型エピタキシャル層８４に電位を供給し易くするため、埋め込みドレインは、画素間には形成しない。

＜本発明の補足事項＞
［１］第１及び第２の実施形態では、埋め込みドレイン９４、１２４上に隣接してオーバーフローバリア１０４、１２８が形成されている例を述べた。本発明は、かかる実施形態に限定されるものではない。オーバーフローバリア１０４、１２８と、埋め込みドレイン９４、１２４との間にＮ型エピタキシャル層８４の一部が介在してもよい。

［２］第１及び第２の実施形態では、Ｐ型中継領域９６を介して埋め込みドレイン９４、１２４をリセットドレイン７０に接続する例を述べた。本発明は、かかる実施形態に限定されるものではない。Ｐ型中継領域９６を形成せず、例えば別の配線を絶縁層８８中に形成することで埋め込みドレインを外部の定電圧線に接続する形態でも、第１及び第２の実施形態よりは劣るが実施可能である。この場合、定電圧線に接続される配線と、埋め込みドレインとを電気的に接続するＰ型の不純物拡散領域をシリコン基板８０中に形成すればよい。

［３］第１及び第２の実施形態では、埋め込みドレイン９４、１２４が各々の画素において開口している例を述べた。Ｎ型エピタキシャル層８４に電位を供給し易くするためにはその方が望ましいが、埋め込みドレイン９４、１２４の開口部分は、複数画素に１つであってもよい。
［４］第１及び第２の実施形態では、埋め込みドレイン９４、１２４等がＰ型であり、オーバーフローバリア１０４、１２８等がＮ型である例を述べたが、各部の導電型を逆に形成してもよい。

［５］最後に、請求項と本実施形態との対応関係を説明する。なお、以下に示す対応関係は、参考のために示した一解釈であり、本発明を限定するものではない。
請求項記載の半導体領域は、Ｎ型エピタキシャル層８４に対応する。
請求項記載の電荷蓄積領域は、Ｐ型電荷蓄積領域１００に対応する。
請求項記載の電荷検出領域は、ＪＦＥＴ７２のゲートに対応する。

請求項記載の増幅部は、ＪＦＥＴ７２に対応する。
請求項記載の過剰電荷排出領域は、埋め込みドレイン９４、１２４に対応する。
請求項記載の電荷収集促進領域は、オーバーフローバリア１０４、１２８に対応する。
請求項記載の定電圧領域、電圧供給部は、リセットドレイン７０に対応する。
請求項記載のゲート電圧は、リセットゲート６６の電圧に対応する。

Ｎ型半導体の導電型、及びＰ型半導体の導電型のうち、一方が請求項記載の第１導電型に対応し、他方が請求項記載の第２導電型に対応する。本明細書では第１導電型がＰ型である例を説明したが、補足事項［４］で述べたように、その反対であってもよい。

以上詳述したように本発明は、増幅型固体撮像素子の分野において大いに利用可能である。

本発明の第１の実施形態における増幅型固体撮像素子の回路図である。 第１の実施形態の増幅型固体撮像素子の単位画素の平面模式図であり、配線系統を主に示す。 第１の実施形態の増幅型固体撮像素子の単位画素の平面模式図であり、埋め込みドレインの形成領域を示す。 第１の実施形態の増幅型固体撮像素子の単位画素の平面模式図であり、オーバーフローバリアの形成領域を示す。 図２〜図４におけるＸ１−Ｘ２間の断面模式図である。 図２〜図４におけるＹ３−Ｙ４間の断面模式図である。 図２〜図４におけるＹ５−Ｙ６間の断面模式図である。 第２の実施形態における増幅型固体撮像素子の４画素の平面模式図であり、埋め込みドレインの形成領域を斜線で示す。 第２の実施形態における増幅型固体撮像素子の４画素の平面模式図であり、オーバーフローバリアの形成領域を斜線で示す。 図８、９のＸ３−Ｘ４間の断面模式図である。 第２の実施形態の変形例における４画素の平面模式図であり、埋め込みドレインの形成領域を斜線で示す。 特許文献１の図１０に記載の単位画素の平面模式図である。 図１２のＹ１−Ｙ２間の断面模式図である。

符号の説明

１０ 単位画素
１２ フォトダイオード
１４ ＪＦＥＴ
１６ リセットドレイン
１８ オーバーフロー制御領域
２２ リセットゲート配線
２４ 転送ゲート配線
２６ リセットドレイン配線
２８ 垂直信号線
３０ 高濃度Ｎ型半導体基板
３２ Ｎ型エピタキシャル層
３４ 表面Ｎ型領域
３６ Ｐ型電荷蓄積領域
３８ 高濃度Ｎ型領域
５０ 増幅型固体撮像素子
５４ 垂直走査回路
５８ 水平信号線
６０ 水平走査回路
６４ 転送ゲート
６６ リセットゲート
７０ リセットドレイン
７２ ＪＦＥＴ
７４ 出力バッファアンプ
８０ シリコン基板
８４ Ｎ型エピタキシャル層
８８ 絶縁層
９２ 中継配線
９３ チャネルストップ
９４、１２４ 埋め込みドレイン
９６ Ｐ型中継領域
９８ 表面Ｎ型領域
１００ Ｐ型電荷蓄積領域
１０４、１２８ オーバーフローバリア
ＡＰ１〜ＡＰｎ 列バッファアンプ
Ｃｃ１〜Ｃｃｎ ＣＤＳコンデンサ
ＣＳ１〜ＣＳｎ 定電流源
Ｃｖ１〜Ｃｖｎ 垂直負荷容量
ＰＤ フォトダイオード
Ｐｘ１−１〜Ｐｘｍ−ｎ 画素
ＲＤＬ リセットドレイン配線
ＲＧＬ１〜ＲＧＬｍ リセットゲート配線
Ｔｃ１〜Ｔｃｎ ＣＤＳトランジスタ
ＴＧＬ１〜ＴＧＬｍ 転送ゲート配線
Ｔｈ１〜Ｔｈｎ 列選択トランジスタ
ＴＲＨ 水平リセットトランジスタ
ＴＲＶ１〜ＴＲＶｎ 垂直リセットトランジスタ
ＶＬ１〜ＶＬｎ 垂直信号線

Claims (4)

1. 入射光に応じた量の電荷を蓄積する第１導電型の電荷蓄積領域と、
   前記電荷蓄積領域に蓄積された電荷が転送される電荷検出領域を含むと共に、前記電荷検出領域内の電荷量に応じた画素信号を出力する増幅部と、
   前記電荷蓄積領域の外周の内、少なくとも半導体基板の裏面側に隣接して形成されている第２導電型の半導体領域と
   を有する画素が前記半導体基板に複数形成された増幅型固体撮像素子であって、
   前記半導体領域内には、前記電荷蓄積領域よりも前記半導体基板の裏面側に、前記半導体領域の一部を介して前記電荷蓄積領域の少なくとも一部に対向する第１導電型の過剰電荷排出領域が形成されており、
   前記半導体基板において複数の前記画素が形成されている領域には、前記過剰電荷排出領域に対向しない領域が存在し、
   前記過剰電荷排出領域に所定の電圧を供給する電圧供給部を有する
   ことを特徴とする増幅型固体撮像素子。
2. 請求項１記載の増幅型固体撮像素子において、
   定電圧領域を有すると共に、ゲート電圧に応じて前記定電圧領域を前記電荷検出領域に電気的に接続するリセットトランジスタが各々の前記画素内に形成されており、
   前記定電圧領域は、前記電圧供給部として前記過剰電荷排出領域に接続されている
   ことを特徴とする増幅型固体撮像素子。
3. 請求項１または請求項２記載の増幅型固体撮像素子において、
   前記半導体領域内には、前記電荷蓄積領域と前記過剰電荷排出領域との間の領域の一部に第２導電型の電荷収集促進領域が形成されており、
   前記電荷蓄積領域と前記電荷収集促進領域との間には、前記半導体領域の一部が介在し、
   前記電荷収集促進領域における正味の平均不純物濃度は、前記半導体領域における正味の平均不純物濃度よりも高い
   ことを特徴とする増幅型固体撮像素子。
4. 請求項１〜請求項３のいずれか１項記載の増幅型固体撮像素子において、
   前記過剰電荷排出領域は、前記半導体基板の面方向における前記電荷蓄積領域の外縁に対向するように、且つ、前記電荷蓄積領域の一部には対向しないように、開口している
   ことを特徴とする増幅型固体撮像素子。

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