JP6924703B2 - イメージセンサ画素のゲートレスリセット - Google Patents

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Description

〔関連出願〕
本出願は、２０１５年３月５日に出願された米国仮特許出願第６２／１２８，９８３号の利益を主張するものであり、この文献は、引用による組み入れが許可されている、又は禁止されていない各ＰＣＴ加盟国及び加盟地域のために、その全体が引用により本明細書に組み入れられる。
次世代イメージセンサの可能性として、量子イメージセンサ（ＱＩＳ）が提案されている。シングルビットＱＩＳでは、単一の光電子を感知する特殊なサブ回折限界サイズのバイナリ出力光素子を「ｊｏｔ」と呼ぶ。シングルビットＱＩＳ及びマルチビットＱＩＳの実装の中核を成すのは、例えば１０００μＶ／ｅ−超などの高画素内変換利得から取得できる単一電子感度（〜０．１５ｅ−ｒ．ｍ．ｓ．）である。必要な高変換利得のためには、浮遊拡散（ＦＤ）ノードの静電容量を最小化する必要がある。本発明者らのこれまでのＱＩＳ研究によれば、ＦＤノードの容量は大幅に減少したが、さらなるＦＤノード容量の低減、及び／又はＦＤノード容量を低減する付加的方法又は代替方法が依然として有利／又は望ましいと考えられる。一例として、一部のＱＩＳ画素設計では、リセットゲート（ＲＧ）のオーバーラップ容量が依然として総ＦＤ容量の約１０％を担っており、従って実装によっては、このＲＧオーバーラップ容量をさらに低減することが可能であり、望ましく、又は必要であると考えられる。
米国仮特許出願第６１／９７３，８２５号明細書
「量子イメージセンサのための高変換利得を有するポンプゲートＪｏｔデバイス（Ａ Ｐｕｍｐ−ｇａｔｅ Ｊｏｔ Ｄｅｖｉｃｅ ｗｉｔｈ Ｈｉｇｈ Ｃｏｎｖｅｒｓｉｏｎ Ｇａｉｎ ｆｏｒ ａ Ｑｕａｎｔａ Ｉｍａｇｅ Ｓｅｎｓｏｒ）」、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ｔｈｅ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｓｏｃｉｅｔｙ、３（２）、２０１５年２月
本開示のいくつかの実施形態は、浮遊拡散のゲートレスリセットのために構成されたイメージセンサ画素に関する。
いくつかの実施形態は、複数の画素を備えたイメージセンサであって、少なくとも１つの画素が、半導体基板内に形成された浮遊拡散と、画素に蓄積された光電荷の浮遊拡散への移動を選択的に引き起こすように構成された移送ゲートと、半導体基板内に形成され、介在する半導体領域によって浮遊拡散から離間したリセットドレインとを含み、半導体領域が、リセットドレイン及び浮遊拡散のドーパント型とは反対のドーパント型を有し、リセットドレインが、リセットドレインに付与された電圧パルスに応答して浮遊拡散の静電ポテンシャルを選択的にリセットするように構成されたイメージセンサに関する。
リセットドレインは、リセットトランジスタゲートの動作とは無関係に浮遊拡散の静電ポテンシャルを選択的にリセットするように構成することができる。例えば、浮遊拡散及びリセットドレインは、電界効果トランジスタのソース領域及びドレイン領域として構成しないことができる。いくつかの実施形態によれば、浮遊拡散とリセットゲートとの間の介在する半導体領域の上方にゲート電極スタックが形成されない。
いくつかの実施形態は、複数の画素を備えたイメージセンサを提供する方法であって、半導体基板内に浮遊拡散を形成するステップと、半導体基板内にリセットドレインを形成するステップとを含み、リセットドレインが、リセットドレイン及び浮遊拡散のドーパント型とは反対のドーパント型を有する介在する半導体領域によって浮遊拡散から離間し、リセットドレインが、リセットドレインに付与された電圧パルスに応答して、浮遊拡散の静電ポテンシャルを選択的にリセットするように構成された方法に関する。
本発明のいくつかの実施形態による画素は、超高変換利得を必要とするイメージセンサ（例えば、ＱＩＳ、ｑＤＩＳ、或いはその他のシングルビット又はマルチビット光電子計数センサ）での使用に適しているが、以下の開示を考慮すれば、本発明のいくつかの実施形態は、従来のＣＭＯＳイメージセンサ（例えば、民生用途、製造用途及び／又は科学用途のために現在市販されているＣＭＯＳイメージセンサ）にも適用可能であると理解されるであろう。
本明細書及び特許請求の範囲全体を通じ、以下の用語は、文脈で別途指示していない限り、少なくとも本明細書において明示的に関連する意味を取る。以下で特定する意味は、必ずしも用語を限定するものではなく、用語の説明例を示すものにすぎない。本明細書で使用する「１つの実施形態」という表現は、同じ実施形態を示すこともあるが、必ずしもそうとは限らない。また、「ａ、ａｎ（英文不定冠詞）」及び「ｔｈｅ（英文定冠詞）」の意味は複数形の照応を含み、従って、例えば「ある実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」は単一の実施形態に限定されず、１又は２以上の実施形態を意味する。同様に、「１つの実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」という表現も、必ずしも同じ実施形態を意味するものではなく、単一の実施形態に限定されない。本明細書で使用する「又は（ｏｒ）」という用語は、包括的「ｏｒ」演算子であり、文脈で別途明示していない限り「及び／又は（ａｎｄ／ｏｒ）」という用語に相当する。「〜に基づく（ｂａｓｅｄ ｏｎ）」という用語は排他的なものではなく、文脈で別途明示していない限り、記載していない付加的因子に基づくことができる。
また、本明細書では、電子キャリア及び正孔キャリアをそれぞれ多数キャリアとして推進するドナー型及びアクセプタ型の不純物を指定するために、「ｎ」及び「ｐ」という記号表示（例えば、「ｎ型」、「ｐ型」、「ｎ型ウェル」など）を通常の慣習的な形で使用する。「基板」という用語は、シリコン、シリコン・オン・インシュレータ（ＳＯＩ）又はシリコン・オン・サファイア（ＳＯＳ）技術、ドープ半導体及び非ドープ半導体、ベースとなる半導体の基礎によって支持されたシリコンのエピタキシャル層、及びその他の半導体構造などの半導体ベースの材料として理解されたい。さらに、以下の説明において「基板」に言及する場合、前の工程段階を利用して、ベースとなる半導体構造又は基礎に領域又は接合部を形成しておくことができる。また、半導体はシリコン系である必要はなく、例えばシリコン−ゲルマニウム、ゲルマニウム又は砒化ガリウムに基づくこともできる。
また、本明細書で使用する「結合される（ｃｏｕｐｌｅｄ）」という用語は、文脈で別途明示していない限り、直接的に接続されること、或いは１又は２以上の中間要素を介して間接的に接続されることを意味し、文脈によっては、導電的に結合されること、容量的に結合されること及び／又は誘導的に結合されることなどの電気的に結合されることを意味し、又は含むこともできる。さらに、「導電的に結合される」とは、直流及び交流を含むことができる伝導電流を通じたエネルギー伝達を可能にする１又は２以上の中間要素を介して結合されることを意味し、「容量的に結合される」とは、直流電流ではなく変位電流を通じたエネルギー伝達を可能にする１又は２以上の誘電体媒質を介して、場合によっては１又は２以上の介在導体を介して（例えば、一連の容量成分を介して）静電的に結合されることを意味する。さらに、当業者であれば、要素は意図的に容量的に結合されることも、又は意図せずに（例えば、寄生的に）容量的に結合されることもあり、文脈によっては、容量的に結合されたとされる要素が意図的な容量結合を意味することもできると理解するであろう。また、当業者であれば、文脈によっては、「結合される」という用語が、直接的及び／又は間接的な接続を介した動作可能な結合を意味することもできると理解するであろう。例えば、導体（例えば、制御線）がトランジスタのゲートに結合されていると言う場合には、この導体がゲートに（例えば、別のトランジスタなどを介して）間接的に及び／又は直接的にのいずれで接続されているかに関わらず、導体がトランジスタの動作（例えば、「オン」状態と「オフ」状態の間におけるトランジスタの切り換え）を制御するようにゲート電位を制御できることを意味することができる。
当業者であれば、上記の簡単な説明、及び以下の図面に関する説明は、本発明のいくつかの実施形態を図示し説明するためのものであり、本発明の範囲に含まれる全ての主題及び実施形態を代表又は包括するものではなく、本発明を制限するように、又は特徴付けるように、或いは本発明の実施形態によって達成できる利点を限定するように意図したものでもなく、いくつかの実施形態について本明細書に示す利点のうちの１つ又は２つ以上を本発明が必然的に提供することを必要とするように意図したものでもないと理解するであろう。従って、本明細書で参照する、本明細書の一部を構成する添付図面は、本発明のいくつかの実施形態を示すものであり、詳細な説明と共に本発明のいくつかの実施形態の原理を説明する役割を果たす。
様々な図全体を通じて同一又は同様の部分を同じ参照番号によって示す添付図面と共に以下の非限定的かつ非排他的な実施形態の説明を考慮すれば、本発明のいくつかの実施形態の態様、特徴及び利点が構造と動作の両方に関して理解され、容易に明らかになるであろう。
本開示のいくつかの実施形態による、イメージセンサの画素の一部の例示的な概略的断面図である。 本開示のいくつかの実施形態による、ゲートレスリセットを組み込んだ例示的な画素の概略的断面図である。 本開示のいくつかの実施形態による、ゲートレスリセットを組み込んだ例示的な画素の概略的断面図である。 例示的な実施形態のシミュレーション中に付与したリセットドレインパルスのタイミング図である。 本開示の例示的な実施形態によるゲートレスリセットデバイス構造のシミュレーションの静電ポテンシャルプロファイルを示す図である。 本開示の例示的な実施形態によるゲートレスリセットデバイス構造のシミュレーションの静電ポテンシャルプロファイルを示す図である。 本開示の例示的な実施形態によるゲートレスリセットデバイス構造のシミュレーションの静電ポテンシャルプロファイルを示す図である。 本開示の例示的な実施形態によるゲートレスリセットデバイス構造のシミュレーションの静電ポテンシャルプロファイルを示す図である。 本開示の例示的な実施形態によるゲートレスリセットデバイス構造のシミュレーションの静電ポテンシャルプロファイルを示す図である。 いくつかの実施形態によるゲートレスリセットのために構成された画素の一部の例示的な実施形態を示す図である。 いくつかの実施形態によるゲートレスリセットのために構成された画素の一部の例示的な実施形態を示す図である。 いくつかの実施形態によるゲートレスリセットのために構成された画素の一部の例示的な実施形態を示す図である。 いくつかの実施形態による、本開示による実施形態を実装するために使用できる例示的なイメージセンサアーキテクチャのブロック図である。
ゲートレスリセット方法及びデバイスの例示的な実施形態を開示する。このような実施形態は、（例えば、ＲＤと、ＦＤに重なり合う選択的にパルス化されたＲＧとを有するリセットトランジスタを含む画素／ｊｏｔに比べて）例えばＲＧオーバーラップ容量を排除及び／又は低減することによってＦＤ容量を低減するのに適している。これに加えて、又はこれとは別に、本開示のいくつかの実施形態によるゲートレスリセットは、ゲートの数を減少させることによって画素（例えば、ｊｏｔ）サイズの縮小を可能にし、及び／又は、例えば従来ＲＧに使用されていたリセットバスをリセットドレイン（ＲＤ）に効果的に配置転換してバスを排除することによって画素（例えば、ｊｏｔ）作製マスクのレイアウトの単純化を可能にする。当業者であれば本開示に照らして理解するように、本開示によるゲートレスリセットの実施形態は、ＱＩＳ（例えば、２ｎ−１個（通常、ｎは６又は７以下の整数）の光キャリアのフルウェルキャパシティ（ＦＷＣ）を有するシングルビット又はマルチビットＱＩＳ）、及びその他のｊｏｔベースのイメージセンサの実装にとりわけ適している。本開示のいくつかのゲートレスリセットの実施形態は、ゲート有りリセットの実装と比べてＦＤ容量を約１０％〜２０％低減し、従って画素内（例えば、ｊｏｔ内）変換利得を大幅に（例えば、約１１％〜２５％）増加させると予想される。
図１は、リセットドレイン（ＲＤ）による浮遊拡散（ＦＤ）のゲートレスリセットの例示的な実施形態の断面ドーピング図である。本開示の実施形態は特定の画素構成に限定されないので、図１では、明確にするために画素（例えば、ｊｏｔ）のＦＤ及びＲＤ部分１０に焦点を絞り、フォトダイオード、移送ゲート及びソースフォロワトランジスタなどの他の画素特徴部は示していない。具体的には、図１には、ｐ型基板１４内に高濃度ドープされたｎ型ドーパント領域（例えば、ｎ＋）として浮遊拡散（ＦＤ）及びリセットドレイン（ＲＤ；実施形態によってはリセット拡散（ＲＤ）と呼ぶこともできる）が形成された例示的な実施形態を概略的に示す。この例示的な実施形態では、図示のように、ＲＤが、ＦＤの方向に横向きに配置された（例えば、ｎ＋ドーピングと比べて）それほど高濃度にドープされていないｎ型領域１６も含む。当業者であれば理解するように、図１に示す例示的なゲートレスリセットの実施形態は、ＦＤ領域とＲＤ領域との間に形成されるリセットトランジスタのゲートを含まない（例えば、図示のように、ＦＤとＲＤの間の上方の表面上にゲート電極スタックが配置されていない）。動作時には、ＦＤとＲＤの間に（例えば、反転層電荷を含む）トランジスタゲート制御の導電チャネルを使用せずにＦＤ領域からＲＤ領域への電荷移動を制御するように、導電線１８（例えば、相互接続メタライゼーション）を介してＲＤに電圧パルスＶpulseを選択的に付与することによってＦＤの電位がリセットされる。
一例として、図２及び図３に、本開示のいくつかの実施形態による、それぞれがゲートレスリセットを組み込んだ２つの異なるタイプの例示的な画素の概略的断面図を示す。具体的に言えば、図２には、移送ゲート（ＴＧ）に横方向に隣接して形成された埋め込みフォトダイオード（ＰＰＤ）を有し、ｎ＋ＦＤがＴＧ−ＦＤのオーバーラップ容量を低減及び／又は排除するように移送ゲート（ＴＧ）から間隔を空けた（離れた）画素の一部を概略的に示す。当業者であれば理解するように、ＰＰＤは、ｐ＋ピニング層２２とｎ型電荷貯蔵／蓄積領域２４とを含み、移送ゲート（ＴＧ）スタックは、ＴＧ電極／導体２６とゲート誘電体２８とを含み、ＴＧは、貯蔵／蓄積領域２４に蓄積された光生成電荷（この実施形態では電子）をＦＤ領域に電荷移動させるように選択的に制御される。また、ＦＤにオーミック結合／導電結合されて（例えば、画素内ソースフォロワ増幅器に供給される）読み出しのための浮遊拡散電位（ＦＤout）をもたらす導体２１（例えば、メタライゼーション／相互接続）も概略的に示す。図１の例示的な実施形態と同様に、ＲＤは、ｎ＋領域と、それよりも低濃度にドープされたｎ型領域１６とを含み、ｎ＋領域は、導電線１８にオーミック結合され、導電線１８には、ＦＤとＲＤの間にトランジスタゲート制御の導電チャネル（例えば、反転層電荷を備える）を使用することなくＦＤ電位を選択的にリセットするようにリセット電圧パルス（ＲＳＴ；図１のＶpulseに対応する）が選択的に付与される。
図３には、垂直ポンプゲートとして構成された埋め込みフォトダイオードが移送ゲート（ＴＧ）の下方に形成され、ＦＤがＴＧ−ＦＤのオーバーラップ容量を低減及び／又は排除するように移送ゲート（ＴＧ）から間隔を空けた（離れた）画素の一部を概略的に示す。このような垂直ポンプゲート画素（例えば、ｊｏｔ）は、本開示によるゲートレスリセットを含むことを除き、（ｉ）２０１４年４月１日に出願された「ポンプゲート及び超高変換利得を有するＣＭＯＳイメージセンサ（ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ ｗｉｔｈ Ｐｕｍｐ Ｇａｔｅ ａｎｄ Ｅｘｔｒｅｍｅｌｙ Ｈｉｇｈ Ｃｏｎｖｅｒｓｉｏｎ Ｇａｉｎ）」という名称の米国仮特許出願第６１／９７３，８２５号、及び（ｉｉ）「量子イメージセンサのための高変換利得を有するポンプゲートＪｏｔデバイス（Ａ Ｐｕｍｐ−ｇａｔｅ Ｊｏｔ Ｄｅｖｉｃｅ ｗｉｔｈ Ｈｉｇｈ Ｃｏｎｖｅｒｓｉｏｎ Ｇａｉｎ ｆｏｒ ａ Ｑｕａｎｔａ Ｉｍａｇｅ Ｓｅｎｓｏｒ）」、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ｔｈｅ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｓｏｃｉｅｔｙ、３（２）、２０１５年２月、に開示されているような低フルウェルキャパシティ垂直ポンプゲート画素に従って構成することができ、これらの各文献はその全体が引用により本明細書に組み入れられる。例えば、図３には明示していないが、このような垂直ポンプゲート画素は、埋め込まれたｎ型電荷蓄積領域と横方向に隣接するｐ＋ドープされたピニング領域を含むことができる。
いくつかの実施形態によるゲートレスリセットは、ＦＤに対するＲＤのフリンジ電界効果に依拠する。具体的には、非限定的な例として、リセット動作の非作動時には、基本的にＦＤとＲＤが互いに伝導的かつ静電的に隔離される（例えば、これらの間に電荷移動が存在せず、これらの間の容量結合が無視できるほどであり、及び／又は全く存在しない）ように、ＲＤノードが電圧Ｖｒｄ（例えば、２．５Ｖ）に保持される。リセット中には、ＲＤとＦＤの間の電位差が、（例えば、ｎ＋）ＦＤから介在する逆ドープされた（例えば、ｐ型）間隙領域への電荷移動（例えば、注入）に対する電位障壁を低下させてＦＤからＲＤへの電荷移動を支援するフリンジ電界をもたらすように、ＲＤが高電圧Ｖｒｓｔ（例えば、５Ｖ）にバイアスされる。また、このリセット中の電位差は、（例えば、ｎ／ｎ＋型）ＦＤとＲＤの間の（例えば、ｐ型）間隙領域の連続部分を空乏化させるのに十分である。いくつかの実施形態では、ゲートレスリセットデバイスが、この間隙領域の連続的な空乏化がリセット動作の非作動時（すなわち、ＲＤにＶｒｄが付与されている時）にも存在するように設計され、この場合、Ｖｒｓｔの付与によってＦＤとＲＤの間の電位障壁を調整し、これによってリセット動作の非作動時に間隙が中性領域を含む設計に比べて、電荷移動に必要なリセット電圧Ｖｒｓｔの低減と画素サイズの縮小とを可能にすることができる。このようなデバイスは、リセット動作を可能にするためにパンチスルーの発生を必要としない。
本開示のいくつかの実施形態によるゲートレスリセットは、動作を可能にするためにパンチスルーを必要としない図１に示すようなゲートレスリセットデバイスの構造に対して行ったシミュレーションの非限定的な説明例についての様々な電位プロファイルの図式表現を含む後述の図４〜図９を考慮するとさらに理解することができる。
具体的には、図４は、シミュレーション中に付与したＲＤパルスのタイミング図である。本明細書に示す例では、１００ｎｓのＲＤパルス継続時間を使用した。
図５には、ＦＤとＲＤの間のｐ型間隙領域を０．２μｍとし、Ｖｒｄ及びＶｒｓｔをそれぞれ２．５Ｖと５．０Ｖとした非限定的な例のシミュレーションを通じて取得された、リセット前、リセット中及びリセット後の電位プロファイルを示す。（例えば、特定のテクノロジーノードに適した（低電圧などの）異なる電圧も可能であり、デバイスの寸法、ドーピングプロファイルなどを変化させることもできると理解されるであろう。）
図５に示すように、ＦＤとＲＤの間のｐ型領域は電位障壁を形成し、ＲＤにＶｒｓｔを付与すると、フリンジング効果によって電位障壁の高さが低下する。ＦＤ内の電荷はＲＤに移動し、電荷の移動につれて、ＦＤの電位は電位障壁のピークに達するまで増加する。（実際には、電位障壁を越える放出によってＦＤの放電は継続し、時間内で対数的に継続する。）リセット動作が停止してＲＤノードのバイアス電圧がＶｒｄに戻ると、再びｐ型領域がＦＤとＲＤの間に高電位障壁を形成して２つのノード間の電荷移動を防ぐ。このゲートレスリセットは、いくつかの点で本質的に「仮想ゲートリセット」デバイスと見なすことができる。
リセット中には、ＦＤとＲＤの間に電位障壁が存在するので、従来のリセットトランジスタの使用に比べてＦＤのリセット電圧変化は減少する。しかしながら、ＱＩＳ画素（例えば、ｊｏｔ）が必要とするフルウェルキャパシティ（ＦＷＣ）が小さいので、ＱＩＳには、ＦＤにおける高電圧スイングは不要である。ＦＤのリセット電圧は、ソースフォロワ閾値電圧よりも高くすべきであり、ＱＩＳの実装（例えば、ｊｏｔアレイの実装）には、通常は約０．１Ｖ以下（例えば、約０．５Ｖ）などの電圧スイングで十分である。
いくつかの実施形態によれば、ＦＤノード及びＲＤノードのｎ型ドーピングウェルが、ｐ型のチャネルストップドーピングウェルによって分離される。２つのｎ＋打ち込みマスク間の間隙は、ＦＤノードとＲＤノードとの間の電位障壁を確実にするほど十分に広くする必要があり、実際に一部の実装では、このような間隙の最小幅が製造工程要件によって制限されることもある。上述したように、図５に対応する例では、２つのｎ＋打ち込みマスク間の間隙が０．２μｍである。ｐ型間隙のドーピング濃度は、高電位障壁を形成するほど十分に高くする必要がある。図５の例では、ｐ型領域が１×１０16／ｃｍ3のドーピング濃度を有し、ｎ＋ウェルが２×１０20／ｃｍ3のドーピング濃度を有する。図１〜図３に示すように、（例えば、ＲＤのｎ＋ウェルに隣接して形成された）ｎ型埋め込みチャネルウェルを用いて２つのノード間のｐ型間隙の幅を調整することもできるが、これは必須ではない。図５に対応する例では、ｎ型埋め込みチャネルが、１×１０17／ｃｍ3のドーピング濃度を有する。
当業者であれば理解するように、電位障壁の高さは、ｐ型間隙の幅とドーピングとが相まって決まる。シミュレーションによって示されるように、リセット中には、ＲＤノードのバイアス電圧Ｖｒｓｔが、ＦＤノードの電位障壁の高さとリセット電圧とを決定した。
シミュレーションでは、図６に示すように、ＦＤのリセット電圧Ｖｆｄが、Ｖｒｓｔとの間に線形関係を示す（各Ｖｒｓｔにつき、Ｖｒｄは２．５Ｖであった）。とりわけ図６には、３Ｖ、４Ｖ、５Ｖのそれぞれのリセット電圧パルスを付与した後のＦＤリセット電圧（Ｖｆｄ）の数値をそれぞれの電位曲線上に示している（すなわち、１．２７５Ｖ、１．６５Ｖ及び２．０３Ｖ ）。正しいＶｒｓｔは、ＦＷＣ及びソースフォロワの動作条件に従って調整する必要があった。
リセット後、特にＦＤノードの読み出し中には、ＦＤとＲＤの間に十分に高い電位障壁を維持することが望ましい。図７に示すようなシミュレーションによって実証されるように、電位障壁の高さは、ＲＤバイアス電圧Ｖｒｄによって調整することができる。高電位障壁を実現するには、ＶｒｄをＦＤのリセット電圧に近付けるべきである。この例では、Ｖｒｓｔが５Ｖの時にはＦＤが約２Ｖにリセットされ、シミュレーションでは、Ｖｒｄが２Ｖの（すなわち、ＦＤのリセット電圧Ｖｆｄにほぼ等しい）時には、電位障壁がＱＩＳの動作に十分な最大の約１Ｖになることが示されている。明確にするために言えば、図７に示すシミュレーション結果では、Ｖｒｄが１．５Ｖの時には、ＦＤからＲＤへの障壁は約１．１５Ｖであるが、ＲＤからＦＤへの障壁は約０．７８Ｖであり、従ってＶｒｄ＝１．５Ｖの場合には、ＦＤとＲＤの間の（最小）電位障壁が０．７８Ｖであり、Ｖｒｄ＝２．０Ｖの場合のＦＤとＲＤの間の１．０Ｖの（最小）電位障壁よりも小さい。（やはり説明を明確にするために言えば、それぞれのＶｒｄ値（すなわち、１．５Ｖ、２．０Ｖ、２．５Ｖ及び３．０Ｖ）に対応するそれぞれの電位曲線に隣接して、電位障壁の高さ値（すなわち、０．７８Ｖ、１．０Ｖ、０．８７Ｖ及び０．７８Ｖ）を示している。）
様々な間隙幅についてのさらなるシミュレーションも行った。例えば、図８及び図９に、図５に使用したものと同様のデバイス構造の、ただしＦＤとＲＤの間のｐ型間隙領域をそれぞれ０．３μｍ及び０．４μｍとしたシミュレーションを通じて取得された、リセット前、リセット中及びリセット後の電位プロファイルを示す。これらのシミュレーションでは、間隙幅に対するリセットレベルＶｆｄの依存性が示されている（同じドーピングレベルを使用した）。
上述したように、図１〜図３は、イメージセンサの画素回路のほんの一部の断面図である。さらに明確にするために、図１０、図１１及び図１２に、一例として（図２に示す画素と同様の、ただし移送ゲート（ＴＧ）スタックがＦＤと重なり合った）移送ゲート（ＴＧ）に横方向に隣接して形成された埋め込みフォトダイオード（ＰＰＤ）を有する画素の一部のさらなる例示的な実施形態を示すとともに、画素内ソースフォロワトランジスタのゲートに結合されたＦＤも示す。具体的に言えば、図１０及び図１１には、ソースフォロワトランジスタをｎチャネル及びｐチャネル接合型電界効果トランジスタ（ＪＦＥＴ）Ｊｓｆとしてそれぞれ実装できることを示すのに対し、図１２には、ソースフォロワトランジスタを金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）Ｍｓｆとして実装できることを示す。図示のように、図１２のＭｓｆ及び図１０のｎチャネルＪＦＥＴ Ｊｓｆのドレイン領域は、バイアス電位ＶＤＤに結合される。
本開示のいくつかの実施形態による様々なＪＦＥＴの実装では、ＦＤをＪＦＥＴのゲートとして機能するように構成することができる。例えば、図１１によるいくつかの実施形態では、ｎ型ＦＤがｐチャネルＪＦＥＴのゲートとして機能して、ｐチャネルの電荷調整を行うことができる。或いは、図１１によるいくつかの実施形態では、ＦＤがＪＦＥＴのゲートとして機能せずに、ＪＦＥＴのゲートに接続することもできる。図１０の例示的な実施形態では、ＦＤがＪＦＥＴのゲートに接続されており、ＦＤのドープ型はＪＦＥＴゲートのドープ型（及びＪＦＥＴチャネルと同じタイプのドープ型）とは逆であるため、ＪＦＥＴのゲートとして機能しないように構成されると理解されるであろう。
図１０〜図１２の各々には、画素が、読み出し信号ＲＳに応答して、オフ画素アレイ負荷に結合された列バス３２にソースフォロワ出力を選択的に結合させる画素内読み出し（例えば、行選択）トランジスタＭｒｓをさらに含むことも示す。
図１３は、図１〜図３及び図１０〜図１２に関連して上述した開示によるＦＤのゲートレスリセットを使用する画素を含む実施形態などの、本開示による実施形態を実装するために使用できる例示的なＣＭＯＳイメージセンサ４０のアーキテクチャのブロック図である。周知のように、画素アレイ４２は、典型的にはＭ×Ｎの配列で配置された多くの画素を含むが、図示のＣＭＯＳイメージセンサ４０は、画素６４の３×３の配列を含む単純化した画素アレイ４２を含み、画素アレイ４２は、説明を容易にするために図２、図３及び図１０〜図１２の実施形態のいずれかによる画素回路であるが、本開示によるゲートレスリセットを実装するように構成された様々な画素回路タイプのいずれかとすることもできる。また、例えばいくつかの実施形態では、画素を（例えば、ＦＤ及びＲＤと、場合によってはさらなる読み出し回路とを共有する）共有画素とすることもでき、画素内ビニングのためにさらに構成することもできる。
行アドレス指定及び行ドライバ回路４４は、ライン１１上に移送ゲート（ＴＧ）制御信号を生成し、ライン１５上に行選択（ＲＳ）信号を生成し、ライン１２上にリセットドレイン（ＲＤ）制御信号（例えば、ＲＳＴ）を生成する。列読み出し回路４６は、画素アレイ４２から読み出した出力値をサンプリングしてデジタル化するアナログ−デジタル回路４３を含む。とりわけ、回路４３は、列の並列読み出しを実行するように構成された複数のＡ／Ｄ変換器を含むように実装することができる。いくつかの実施形態では、回路４３を、各列バス３２に関連する読み出し回路がそれぞれのアナログ−デジタル変換器（ＡＤＣ）を有するように構成することができるが、実施形態によっては、複数対の列がＡＤＣを共有することもできる。
タイミング及び制御回路４８は、行アドレス指定及び行ドライバ回路４４と列読み出し回路４３の両方を制御する。例えば、タイミング及び制御回路は、適切な行を読み出しのために選択するように行アドレス指定及び行ドライバ回路４４を制御し、例えばローリングシャッタ式の読み出し又はグローバルシャッタ式の読み出しに応じてタイミング制御信号を供給することができる。図１３に示すように、タイミング及び制御回路４８は、ホスト（例えば、イメージセンサを含むシステムに関連するプロセッサ）と通信可能に相互連結することができ、これによって、例えば一部の実装では、様々な制御情報を指定することができる。
概略的に示すように、回路４３は、列バス３２上の信号をサンプリングしてデジタル化し、ＡＤＣによって提供されたデジタル化された画素値をラインバッファ４５に供給し、このラインバッファ４５を用いて、回路４３からのデジタル信号を画像プロセッサ４７が使用できるように一時的に記憶することができる。一般に、あらゆる数のラインバッファ４５を含めることができ、例えば各ラインバッファは、画素アレイ４２内の所与の画素の行の各画素から読み取ることができる電荷信号を表すデジタル信号を記憶することができる。画像プロセッサ４７を用いて、ラインバッファ４５に保持されたデジタル信号を処理して出力画像データを生成し、これをイメージセンサ４０の外部デバイスに提供することができる。
理解できるように、本開示のいくつかの実施形態による高変換利得埋め込みウェル型垂直埋め込み画素を具体化できるイメージセンサアーキテクチャには、多くの別の実装が考えられる。一例として、回路４６を、画素アレイの上部及び下部に設けられた２つの部分に分割することもできると理解されるであろう。
上記の内容を考慮すれば、開示した画素のいくつかの実施形態は、共有画素、すなわち少なくとも浮遊拡散とリセットドレイン／拡散とを共有する（また、例えばソースフォロワなどを共有することもできる）共有画素アーキテクチャに適していると理解されるであろう。（当業者には周知のように、このような共有アーキテクチャは、画素内電荷領域ビニングに使用することができる。）一例として、いくつかの実施形態では、（例えば、場合によっては共有画素単位当たり７つのトランジスタを含む）４方向共有画素構造／単位を使用することによって、各画素（例えば、ＱＩＳの各ｊｏｔ）のサイズをさらに縮小することもできる。また、このようないくつかの共有画素の実施形態では、共通ＦＤを共有する４つのｊｏｔを単一のカラーフィルタ及びマイクロレンズで覆うことによって、ｊｏｔ間のクロストークの影響を緩和することができる。さらに、このようないくつかの実施形態では、４つのｊｏｔを含む（また、例えば単一のカラーフィルタ及びマイクロレンズを有する）各共有画素単位を、４つのｊｏｔの組の周囲の単一のディープトレンチアイソレーション（ＤＴＩ）によって分離することもできる。すなわち、ＦＤを共有する４つのｊｏｔは、ＤＴＩによって互いに分離されるのではなく、むしろＤＴＩによって他の共有画素単位（すなわち、ＦＤを共有する他の４つのｊｏｔの単位）からまとめて分離される。このようなＤＴＩは、それぞれのカラーフィルタに関連する共有画素単位間のクロストークをさらに低減する。これに応じて、共有画素単位の他の構成（例えば、共通ＦＤを共有する異なる数のｊｏｔ）を実装することもできると理解されるであろう。
また、本発明の様々な実施形態によるイメージセンサ画素のＦＤのゲートレスリセットは、裏面照射型（ＢＳＩ）イメージセンサ又は前面照射型イメージセンサに実装することもできると理解されるであろう。換言すれば、本開示の実施形態は、裏面照射型イメージセンサ及び前面照射型イメージセンサの一方のみに排他的に限定されるものではない。
いくつかの特定の例示的な実施形態に関して本発明を図示し説明したが、これらの実施形態は、本発明のいくつかの実施形態の原理の一部を示すものにすぎず、排他的であることや、或いは実施形態を限定することを意図するものではない。従って、上記の本発明の例示的な実施形態についての説明、並びにその様々な例示的な修正及び特徴は多くの特殊性をもたらすが、これらの実施可能な詳細を、本発明の範囲を限定するものとして解釈すべきではなく、当業者であれば、本発明は、この範囲から逸脱することなく、また付随する利点を損なうことなく、多くの修正、適合、変形、省略、追加及び同等の実装が可能であると容易に理解するであろう。例えば、本開示において説明した方法又は工程のステップ又は段階に対しては、工程自体に必要な又は内在する範囲を除き、図面を含めて特定の順序を暗示していない。多くの場合、工程段階の順序は変更することができ、説明した方法の目的、効果又は趣旨を変更することなく、様々な例示的な段階の組み合わせ、変更又は省略を行うことができる。同様に、要素の構造及び／又は機能を単一の要素に組み合わせることも、或いは２又は３以上の要素に分割することもできる。さらに、用語及び表現については、限定的用語ではなく説明的用語として使用した。これらの用語又は表現を、図示し説明した特徴又はその一部のいずれかの同等物を排除するために使用する意図はない。また、本発明は、必ずしも本明細書で説明した、又は本開示に照らして理解される、及び／又はそのいくつかの実施形態において実現できる利点のうちの１つ又は２つ以上をもたらすことなく実施することもできる。従って、本明細書では、及び／又は本開示に対する優先権を主張する、本開示に基づく、及び／又は本開示に対応するあらゆる特許出願では、本開示に基づく特許請求の範囲を提示することができるので、本発明は、開示した実施形態に限定されるものではなく、このような特許請求の範囲に従って定められるべきものである。
１４ ｐ型基板
１６ ｎ型領域
２１ 導体
２２ ｐ＋ピニング層
２４ ｎ型電荷貯蔵／蓄積領域
２６ 移送ゲート電極／導体
２８ ゲート誘電体
３２ 列バス

Claims (13)

  1. 複数の画素を備えたイメージセンサであって、少なくとも１つの画素は、
    半導体基板内に形成された浮遊拡散と、
    光電荷を生成して蓄積するように構成されたフォトダイオードと、
    前記フォトダイオードに蓄積された光電荷の前記浮遊拡散への移動を選択的に引き起こすように構成された移送ゲートと、
    前記半導体基板内に形成され、介在する半導体領域によって前記浮遊拡散から離間したリセットドレインと、
    を含み、前記介在する半導体領域は、前記リセットドレイン及び前記浮遊拡散のドーパント型とは反対のドーパント型を有し、
    ゲート電極スタックは、前記浮遊拡散と前記リセットドレインとの間の前記介在する半導体領域の上方に形成されず、
    前記リセットドレイン及び前記介在する半導体領域は、前記リセットドレインに選択的に付与された電圧パルスに応答して前記浮遊拡散がパンチスルーなしに静電ポテンシャルに対して選択的にリセットされ、前記浮遊拡散と前記リセットドレインの間の静電ポテンシャル障壁が選択的に設定されるように構成される、
    ことを特徴とするイメージセンサ。
  2. （ｉ）前記リセットドレインに第１の電圧が付与された時に、前記介在する半導体領域が、前記浮遊拡散と前記リセットドレインとの間の電荷の流れを防ぐ電位障壁をもたらし、（ｉｉ）前記リセットドレインに第２の電圧が付与された時に、浮遊拡散領域と前記リセットドレインとの間の前記電位障壁が低下することによって、前記浮遊拡散に蓄積された電荷が前記リセットドレインに移動するようになる、
    請求項１に記載のイメージセンサ。
  3. 前記浮遊拡散が、複数の画素間で共有されることにより、前記浮遊拡散を共有するそれぞれの前記複数の画素に蓄積されたそれぞれの光電荷が前記浮遊拡散へ選択的に移動できるようになる、
    請求項１又は２のいずれかに記載のイメージセンサ。
  4. それぞれの前記複数の画素が、それぞれの浮遊拡散を共有するように構成されることにより、各浮遊拡散が、２又は３以上の隣接する画素間で共有されるようになる、
    請求項１から３のいずれかに記載のイメージセンサ。
  5. 前記画素は、前記浮遊拡散の前記静電ポテンシャルが、前記フォトダイオードから前記浮遊拡散に移動した前記フォトダイオードのフルウェルキャパシティの量の光電荷に対応する状態からリセットされた時点で５００ｍＶ未満だけ変化するように構成される、
    請求項１から４のいずれかに記載のイメージセンサ。
  6. 前記センサは、シングルビット量子イメージセンサ又はマルチビット量子イメージセンサである、
    請求項１から５のいずれかに記載のイメージセンサ。
  7. 前記センサは、ＣＭＯＳアクティブ画素イメージセンサである、
    請求項１から６のいずれかに記載のイメージセンサ。
  8. 前記センサは、光子計数イメージセンサである、
    請求項１から７のいずれかに記載のイメージセンサ。
  9. 前記センサは、ポンプゲート型光検出器デバイスベースのイメージセンサである、
    請求項１から８のいずれかに記載のイメージセンサ。
  10. 前記浮遊拡散は、接合型電界効果トランジスタのゲートとして機能し、又は該ゲートに接続される、
    請求項１から９のいずれかに記載のイメージセンサ。
  11. 前記浮遊拡散は、ＭＯＳ型電界効果トランジスタのゲートに接続される、
    請求項１から１０のいずれかに記載のイメージセンサ。
  12. 前記フォトダイオードは、埋め込みフォトダイオードである、
    請求項１に記載のイメージセンサ。
  13. 複数の画素を備えたイメージセンサを提供する方法であって、
    半導体基板内に画素の浮遊拡散を形成するステップと、
    前記半導体基板内に前記画素のフォトダイオードを形成するステップであって、前記フォトダイオードが光電荷を生成して蓄積するように構成される、フォトダイオードを形成するステップと、
    前記半導体基板内に前記画素の移送ゲートを形成するステップであって、前記移送ゲートは、前記フォトダイオードに蓄積された光電荷の前記浮遊拡散への移動を選択的に引き起こすように構成される、移送ゲートを形成するステップと、
    前記半導体基板内に前記画素のリセットドレインを形成するステップと、
    を含み、
    前記リセットドレインは、該リセットドレイン及び前記浮遊拡散のドーパント型とは反対のドーパント型を有する介在する半導体領域によって前記浮遊拡散から離間し、
    ゲート電極スタックは、前記浮遊拡散と前記リセットドレインとの間の前記介在する半導体領域の上方に形成されず、
    前記リセットドレイン及び前記介在する半導体領域は、該リセットドレインに選択的に付与された電圧パルスに応答して前記浮遊拡散がパンチスルーなしに静電ポテンシャルに対して選択的にリセットされ、前記浮遊拡散と前記リセットドレインの間の静電ポテンシャル障壁が選択的に設定されるように構成される、
    ことを特徴とする方法。
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