JP2006005203A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2006005203A
JP2006005203A JP2004180652A JP2004180652A JP2006005203A JP 2006005203 A JP2006005203 A JP 2006005203A JP 2004180652 A JP2004180652 A JP 2004180652A JP 2004180652 A JP2004180652 A JP 2004180652A JP 2006005203 A JP2006005203 A JP 2006005203A
Authority
JP
Japan
Prior art keywords
semiconductor element
main
support plate
fixed
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004180652A
Other languages
English (en)
Other versions
JP4135101B2 (ja
Inventor
Takaaki Yokoyama
隆昭 横山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanken Electric Co Ltd
Original Assignee
Sanken Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanken Electric Co Ltd filed Critical Sanken Electric Co Ltd
Priority to JP2004180652A priority Critical patent/JP4135101B2/ja
Priority to US10/592,445 priority patent/US7759697B2/en
Priority to PCT/JP2005/005691 priority patent/WO2005124862A1/ja
Priority to CNB2005800039439A priority patent/CN100470796C/zh
Publication of JP2006005203A publication Critical patent/JP2006005203A/ja
Application granted granted Critical
Publication of JP4135101B2 publication Critical patent/JP4135101B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Die Bonding (AREA)

Abstract

【課題】 半導体装置内の半導体素子を周辺の熱環境から保護する。
【解決手段】 放熱性及び導電性を有する支持板(1)と、支持板(1)の一方の主面に絶縁部材(3)を介して固着された主半導体素子(2)とを半導体装置に設ける。絶縁部材(3)は、支持板(1)に固着された絶縁層(3a)と、絶縁層(3a)と主半導体素子(2)との間に固着された断熱層(3b)とを備え、主半導体素子(2)を周辺の熱環境から十分に保護する。
【選択図】 図１

Description

本発明は、半導体装置、特にパワー半導体素子と制御ＩＣとを熱的、電気的に良好に分離することができる半導体装置に関連する。
パワー半導体素子とその制御ICとを一体にパッケージした半導体装置は公知である。図示しないが、この種の半導体装置は、支持板上に固着されたパワー半導体素子の上に制御ＩＣを固着する積層型構造と、支持板上にパワー半導体素子と制御ＩＣとを並置して固着する隣接型構造とがある。例えば、積層型構造の半導体デバイスは、下記特許文献１に示される。
特許第２,５６６,２０７号公報、第４図
パワー半導体素子は制御ＩＣに比較して発熱量が大きいため、パワー半導体素子の発熱が制御ＩＣに伝わり、制御ＩＣが加熱されることがある。このため、制御ＩＣの機能によっては、パワー半導体素子と制御ＩＣとを熱的に分離することが望ましい場合がある。また、パワー半導体素子又はパワー半導体素子が固着された支持板から制御ＩＣを良好に電気的に絶縁したい場合がある。
本発明は、パワー半導体素子と制御ＩＣとを熱的、電気的に良好に分離することができる半導体装置を提供することを目的とする。
本発明の半導体装置は、放熱性及び導電性を有する支持板(1)と、支持板(1)の一方の主面に固着された主半導体素子(2)及び従半導体素子(4)とを備えている。主半導体素子(2)と従半導体素子(4)の少なくとも一方は、支持板(1)の一方の主面に絶縁部材(3)を介して固着され、絶縁部材(3)は、支持板(1)に固着された絶縁層(3a)と、絶縁層(3a)と主半導体素子(2)又は従半導体素子(4)との間に固着された断熱層(3b)とを備える。絶縁部材(3)により主半導体素子(2) と従半導体素子(4)とを熱的に分離できると共に、電気的に良好に絶縁することができる。
主半導体素子の発熱によって従半導体素子の電気的特性が劣化することを防止し、且つ主半導体素子と従半導体素子との電気的絶縁を良好に達成できる信頼性の高い半導体装置を提供することができる。
スイッチングレギュレータに使用されるパワー半導体装置に適用した本発明による半導体装置の実施の形態を図１〜図３について以下説明する。
図１に示す本発明の実施の形態では、本発明の半導体装置は、放熱性及び導電性を有する支持板(1)と、支持板(1)の一方の主面に絶縁部材(3)を介して固着された主半導体素子としての制御ＩＣ(2)と、支持板(1)の一方の主面に導電性の接着剤又は半田(5)により絶縁部材(3)から離間して固着された従半導体素子としてのパワースイッチング半導体素子、例えばＭＯＳＦＥＴ(4)と、制御ＩＣ(2)とＭＯＳＦＥＴ(4)とを電気的に接続するリード細線(6)とを備えている。支持板(1)は、ニッケルメッキされた銅又はアルミニウム等の放熱性及び導電性を有する金属により形成され、ＭＯＳＦＥＴ(4)の主電極、即ちドレイン電極が支持板(1)に電気的に接続される。
絶縁部材(3)は、支持板(1)に固着された絶縁層としての誘電体層(3a)と、誘電体層(3a)と制御ＩＣ(2)との間で誘電体層(3a)に固着されて制御ＩＣ(2)を支持する高伝熱抵抗性の断熱層(3b)との二層構造を有する。誘電体層(3a)は、気泡の含有率が相対的に少ないか又は気泡又はピンホールのないポリイミド樹脂（カプトンフィルム）等の誘電体膜から成り、それ自体の接着性で支持板(1)に接着される。気泡を含まないか殆ど含まない誘電体層(3a)は、良好な絶縁特性を有する。誘電体層(3a)の下側に接着テープを設け、接着テープを介して支持板(1)に誘電体層(3a)を接着する構造にしても良い。何れにしても、制御ＩＣ(2)は、断熱層(3b)と制御ＩＣ(2)との間に配置された接着剤(13)により断熱層(3b)に固着される。断熱層(3b)自体に接着性を持たせて、接着剤(13)を省略することもできる。
断熱層(3b)は、相対的に気泡の多い誘電体膜又はポリイミド発泡体等の発泡樹脂により形成される。誘電体層(3a)に固着された気泡を含むテープ剤を使用して断熱層(3b)を形成してもよく、誘電体層(3a)と同一のポリイミド樹脂又は異なる材料で断熱層(3b)を形成してもよい。上面と下面とに粘着面を形成するテープ部材により誘電体層(3a)と断熱層(3b)とを構成すれば、誘電体層(3a)と断熱層(3b)とを介して支持板(1)に制御ＩＣを容易に、強固に且つ迅速に固着することができる。別法として、誘電体層(3a)と断熱層(3b)とを張り合わせて、チップ状に絶縁部材(3)を形成してもよい。
気泡を含む断熱層(3b)の伝熱抵抗は、気泡を実質的に含まない誘電体層(3a)の伝熱抵抗より大きいため、誘電体層(3a)によってＭＯＳＦＥＴ(4)の発熱の制御ＩＣ(2)への伝達を防止できる。断熱層(3b)と同様に、誘電体層(3a)も気泡(3c)を含む樹脂材料で形成すれば、被覆体(7)の伝熱抵抗は更に増加するが、同時に絶縁部材(3)全体の電気絶縁性が低下し、支持板(1)と制御ＩＣ(2)との電気的分離を良好に達成できない。従って、断熱層(3b)の熱抵抗は誘電体層(3a)の熱抵抗よりも大きいことが重要である。
図２は、誘電体層(3a)となる接着性の樹脂テープ(11)上に断熱層(3b)となる波状の樹脂(12)を圧接して、樹脂(12)と樹脂テープ(11)との間に気泡(3c)となるボイドを一定間隔で形成する絶縁部材(3)の第１の製法を示す。図３は、誘電体層(3a)となる発泡剤を含有しない樹脂(11)に対して断熱層(3b)となる発泡剤を含有する樹脂(12)とを加熱接合して形成する絶縁部材(3)の第２の製法を示す。樹脂(12)中の発泡剤は、加熱により膨張して気泡(3c)を形成する。
制御ＩＣ(2)の図示しない電極及びＭＯＳＦＥＴ(4)の図示しないソース電極は、支持板(1)の周辺に設けられた図示しない複数のリード端子に接続される。支持板(1)に連結して形成されるリード端子は、支持板(1)に流れる電流、即ちＭＯＳＦＥＴ(4)の主電流（ドレイン電流）の通路となる。ワイヤボンディングにより、制御ＩＣ(2)上の図示しない電極にリード細線(6)の一端を固着し、ＭＯＳＦＥＴ(4)上の図示しないゲート電極にリード細線(6)の他端を固着して、上方空間(14)を通じてリード細線(6)を制御ＩＣ(2)とＭＯＳＦＥＴ(4)との間に橋絡させれば、動作の際に、リード細線(6)を通じて制御ＩＣ(2)の駆動パルスをＭＯＳＦＥＴ(4)のゲート電極に付与すると、ＭＯＳＦＥＴ(4)は、オン・オフ動作を反復して、制御ＩＣ(2)の駆動信号によりＭＯＳＦＥＴ(4)の動作を制御することができる。ＭＯＳＦＥＴ(4)のオン時に支持板(1)とリード端子とを通じてドレイン電流が流れて、ＭＯＳＦＥＴ(4)からの熱を半田(5)を介して支持板(1)から効率よく放出できるので、十分な放熱性を確保して、ＭＯＳＦＥＴ(4)に大きな電流を流すことができる。ＭＯＳＦＥＴ(4)の放熱量が増加しても、絶縁部材(3)は、ＭＯＳＦＥＴ(4)の熱を遮断して制御ＩＣ(2)には伝達させない。また、ＭＯＳＦＥＴ(4)と制御ＩＣ(2)とを誘電体層(3a)によって完全に電気的に絶縁するので、ＭＯＳＦＥＴ(4)と制御ＩＣ(2)との間での電気的短絡事故を防止できる。絶縁部材(3)は、支持板(1)と制御ＩＣ(2)とを固着する作用と、ＭＯＳＦＥＴ(4)と制御ＩＣ(2)とを熱的に分離する作用と、ＭＯＳＦＥＴ(4)と制御ＩＣ(2)とを電気的に分離する作用とを有する。本実施の形態では、ＭＯＳＦＥＴ(4)からの発熱に対して制御ＩＣ(2)を絶縁部材(3)により十分に保護すると共に、制御ＩＣ(2)に加えられる外力を可撓性又はクッション性のある絶縁部材(3)により緩和して、制御ＩＣ(2)の損傷を回避することができる。
図１では、支持板(1)上にＭＯＳＦＥＴ(4)と制御ＩＣ(2)とを並置して固着する隣接型構造に本発明を適用する例を示したが、図４及び図５に示すように、支持板(1)上に固着したＭＯＳＦＥＴ(4)上に絶縁部材(3)を介して制御ＩＣ(2)を固着する積層型構造に適用して、半導体装置の高密度化を図り、平面占有面積を減少することもできる。この場合、導電性の接着剤又は半田(5)によりＭＯＳＦＥＴ(4)を支持板(1)の一方の主面に固着し、ＭＯＳＦＥＴ(4)の一方の主面に絶縁部材(3)を介して制御ＩＣ(2)を固着する。制御ＩＣ(2)の電極とＭＯＳＦＥＴ(4)の電極とはリード細線(6)により電気的に接続され、支持板(1)は、支持板(1)の周辺に設けられる外部リード(7)の一つ(7a)に接続され、支持板(1)と外部リード(7a)との間で電流が流れる。制御ＩＣ(2)の他の電極は、リード細線(8)により支持板(1)の周囲に配置された複数の外部リード(7b)に電気的に接続される。
絶縁部材(3)は、ＭＯＳＦＥＴ(4)の一方の主面に固着された絶縁層としての誘電体層(3a)と、誘電体層(3a)と制御ＩＣ(2)との間で誘電体層(3a)に固着されて制御ＩＣ(2)を支持する高伝熱抵抗性の断熱層(3b)との二層構造を有する。誘電体層(3a)は、気泡の含有率が相対的に少ないか又は気泡又はピンホールのないポリイミド樹脂（カプトンフィルム）等の誘電体膜から成り、それ自体の接着性で支持板(1)に接着される。気泡を含まないか殆ど含まない誘電体層(3a)は、良好な絶縁特性を有する。断熱層(3b)は、相対的に気泡の多い誘電体膜又はポリイミド発泡体等の発泡樹脂により形成され、ＭＯＳＦＥＴ(4)の熱を遮断して制御ＩＣ(2)に伝達させない。
本発明は、比較的な大きな電流が流れるパワー半導体素子と、パワー半導体素子を制御する制御素子とを備えた半導体装置への実施に適する。
本発明の半導体装置の実施の形態を示す側面図 絶縁部材の製造法の実施の形態を示す断面図 絶縁部材の他の製造法の実施の形態を示す断面図 本発明の他の実施の形態による半導体装置の側面図 図４の平面図
符号の説明
(1)・・支持板、 (2)・・主半導体素子（制御ＩＣ）、 (3)・・絶縁部材、 (3a)・・誘電体層、 (3b)・・断熱層、 (4)・・従半導体素子（ＭＯＳＦＥＴ）、 (6)・・リード細線、

Claims (5)

  1. 放熱性及び導電性を有する支持板と、該支持板の一方の主面に固着された主半導体素子及び従半導体素子とを備え、
    前記主半導体素子と前記従半導体素子の少なくとも一方は、前記支持板の一方の主面に絶縁部材を介して固着され、
    前記絶縁部材は、前記支持板に固着された絶縁層と、該絶縁層と前記主半導体素子又は前記従半導体素子との間に固着された断熱層とを備えることを特徴とする半導体装置。
  2. 放熱性及び導電性を有する支持板と、該支持板の一方の主面に固着された従半導体素子と、該従半導体素子の一方の主面に絶縁部材を介して固着された主半導体素子とを備え、
    前記絶縁部材は、前記従半導体素子の一方の主面に固着された絶縁層と、該絶縁層と前記主半導体素子との間に固着された断熱層とを備えることを特徴とする半導体装置。
  3. 前記絶縁層は、気泡の含有率が相対的に少ない誘電体膜から成り、前記断熱層は、相対的に気泡の多い誘電体膜から成る請求項１又は２に記載の半導体装置。
  4. 前記主半導体素子と従半導体素子との間に形成された上方空間を通じてワイヤボンディングされたリード細線により前記主半導体素子と従半導体素子とを接続し、前記主半導体素子の駆動信号により前記従半導体素子の動作を制御する請求項１乃至３の何れか１項に記載の半導体装置。
  5. 前記主半導体素子は制御ＩＣであり、前記従半導体素子はパワ−半導体素子である請求項１乃至４の何れか１項に記載の半導体装置。
JP2004180652A 2004-06-18 2004-06-18 半導体装置 Expired - Fee Related JP4135101B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2004180652A JP4135101B2 (ja) 2004-06-18 2004-06-18 半導体装置
US10/592,445 US7759697B2 (en) 2004-06-18 2005-03-28 Semiconductor device
PCT/JP2005/005691 WO2005124862A1 (ja) 2004-06-18 2005-03-28 半導体装置
CNB2005800039439A CN100470796C (zh) 2004-06-18 2005-03-28 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004180652A JP4135101B2 (ja) 2004-06-18 2004-06-18 半導体装置

Publications (2)

Publication Number Publication Date
JP2006005203A true JP2006005203A (ja) 2006-01-05
JP4135101B2 JP4135101B2 (ja) 2008-08-20

Family

ID=35510007

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004180652A Expired - Fee Related JP4135101B2 (ja) 2004-06-18 2004-06-18 半導体装置

Country Status (4)

Country Link
US (1) US7759697B2 (ja)
JP (1) JP4135101B2 (ja)
CN (1) CN100470796C (ja)
WO (1) WO2005124862A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007048962A (ja) * 2005-08-10 2007-02-22 Fujitsu Ltd 半導体装置の製造方法および半導体装置
JP2011174762A (ja) * 2010-02-23 2011-09-08 Panasonic Electric Works Co Ltd 赤外線センサモジュール
JPWO2013124940A1 (ja) * 2012-02-23 2015-05-21 パナソニックＩｐマネジメント株式会社 樹脂封止型半導体装置及びその製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AUPR621501A0 (en) 2001-07-06 2001-08-02 Commonwealth Scientific And Industrial Research Organisation Delivery of ds rna
JP2015056646A (ja) * 2013-09-13 2015-03-23 株式会社東芝 半導体装置及び半導体モジュール
JP6998395B2 (ja) * 2017-12-05 2022-01-18 浜松ホトニクス株式会社 反射型空間光変調器、光観察装置及び光照射装置
US20220051962A1 (en) * 2020-08-12 2022-02-17 Micron Technology, Inc. Semiconductor device assemblies and systems with internal thermal barriers and methods for making the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0493159A (ja) 1990-08-09 1992-03-25 Daishowa Seiki Co Ltd 工具ホルダ
JP2543452Y2 (ja) * 1990-12-21 1997-08-06 富士通テン株式会社 半導体装置
US5739581A (en) * 1995-11-17 1998-04-14 National Semiconductor Corporation High density integrated circuit package assembly with a heatsink between stacked dies
KR100335481B1 (ko) 1999-09-13 2002-05-04 김덕중 멀티 칩 패키지 구조의 전력소자
JP3868755B2 (ja) * 2001-04-05 2007-01-17 アルプス電気株式会社 サーマルヘッド及びその製造方法
JP4036694B2 (ja) 2002-03-28 2008-01-23 シャープ株式会社 積層型半導体装置
JP4164874B2 (ja) * 2004-05-31 2008-10-15 サンケン電気株式会社 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007048962A (ja) * 2005-08-10 2007-02-22 Fujitsu Ltd 半導体装置の製造方法および半導体装置
JP2011174762A (ja) * 2010-02-23 2011-09-08 Panasonic Electric Works Co Ltd 赤外線センサモジュール
JPWO2013124940A1 (ja) * 2012-02-23 2015-05-21 パナソニックＩｐマネジメント株式会社 樹脂封止型半導体装置及びその製造方法

Also Published As

Publication number Publication date
WO2005124862A1 (ja) 2005-12-29
JP4135101B2 (ja) 2008-08-20
US7759697B2 (en) 2010-07-20
CN100470796C (zh) 2009-03-18
US20070206358A1 (en) 2007-09-06
CN1914729A (zh) 2007-02-14

Similar Documents

Publication Publication Date Title
JP4262453B2 (ja) 電力半導体装置
JP6862896B2 (ja) 半導体装置及び半導体装置の製造方法
US9433075B2 (en) Electric power semiconductor device
JP6790372B2 (ja) 半導体装置
JPH11204700A (ja) 放熱フィン一体型パワーモジュール
WO2005117116A1 (ja) 半導体装置
WO2005124862A1 (ja) 半導体装置
CN106252332B (zh) 热敏电阻搭载装置及热敏电阻部件
WO2017208802A1 (ja) 半導体装置
JPWO2008035614A1 (ja) 半導体モジュールと半導体モジュールの製造方法
JP6248803B2 (ja) パワー半導体モジュール
JP2009231685A (ja) パワー半導体装置
JP4375299B2 (ja) パワー半導体装置
JP5060453B2 (ja) 半導体装置
JP2007281043A (ja) 半導体装置
JP2015069982A (ja) パワーモジュール
JP6521754B2 (ja) 半導体装置
JP5682511B2 (ja) 半導体モジュール
JP2009094293A (ja) 半導体装置
TWI354383B (en) Light diode package structure
JP2006294729A (ja) 半導体装置
JP4589743B2 (ja) 半導体装置
JP6060053B2 (ja) パワー半導体装置
JP4984750B2 (ja) 半導体装置
JP2006179638A (ja) 半導体装置およびモジュールユニット

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080508

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080521

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110613

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110613

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120613

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130613

Year of fee payment: 5

LAPS Cancellation because of no payment of annual fees