JP2005535936A - エッチングプロセスにおいてフォトレジストを硬化させるための方法および組成 - Google Patents

エッチングプロセスにおいてフォトレジストを硬化させるための方法および組成 Download PDF

Info

Publication number
JP2005535936A
JP2005535936A JP2004529231A JP2004529231A JP2005535936A JP 2005535936 A JP2005535936 A JP 2005535936A JP 2004529231 A JP2004529231 A JP 2004529231A JP 2004529231 A JP2004529231 A JP 2004529231A JP 2005535936 A JP2005535936 A JP 2005535936A
Authority
JP
Japan
Prior art keywords
photoresist material
wafer
plasma
layer
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004529231A
Other languages
English (en)
Other versions
JP2005535936A5 (ja
Inventor
テイラー・ユーサン・キム
グエン・ウェンディ
リー・クリス・ジー.・エヌ.
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of JP2005535936A publication Critical patent/JP2005535936A/ja
Publication of JP2005535936A5 publication Critical patent/JP2005535936A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】 エッチングプロセスにおいてフォトレジストを硬化させるための方法および組成
【解決手段】 フォトレジスト材料のパターンを上部に有するウエハをエッチングする方法が開示される。このエッチング方法は、臭素を含むプラズマによってフォトレジスト材料を硬化させる工程を含む。また、ウエハ上のフォトレジスト材料のパターンを硬化させるための方法が開示される。その硬化方法は、臭素を含むプラズマを準備する工程と、ウエハのフォトレジスト材料より下にある一層が終端までエッチングされないように、そのプラズマにフォトレジスト材料を晒す工程とを含む。高密度プラズマ処理装置においてウエハ上のフォトレジスト材料を硬化させるためのプラズマの混合物は、臭素を含む。

Description

本発明は、概して、ウエハのエッチングに関する。本発明は、具体的には、半導体デバイスの製造に使用されるウエハをエッチングするため方法および組成に関する。
半導体デバイスの製造では、フォトレジスト材料のパターン形成のために、フォトリソグラフィが広く使用されている。設計規則の縮小を図り、より小型の半導体デバイスの製造を可能にするためには、波長の短い光でフォトリソグラフィを実施することが望ましい。例えば、0.1μm〜0.07μmの大きさを得るためには、フッ化アルゴン光源を使用した193nmリソグラフィを用いることができる。ウエハ上にフォトレジスト材料のパターンを形成した後は、そのウエハの露出層をエッチングすることができる。
ウエハをエッチングするための活性種をプラズマに供給する目的で、これまでに、様々な化学物質およびそれらの組み合わせが使用されてきた。エッチャントガスの組成と、エッチングされる材料と、エッチングが行われるプラズマ処理装置の運転条件とは、複雑に相互作用する。異なる種のプラズマを活性化させれば、処理されるウエハに異なる効果を及ぼすことができる。これまでは、ポリシリコン材料をエッチングする際にプラズマの中の臭素種を活性化させ、ウエハのポリシリコン層をエッチングするためのエッチャントとして、臭化水素が使用されてきた。
しかしながら、エッチングは、ウエハを使用したデバイスの製造に悪影響を及ぼす可能性がある。例えば、フォトレジスト材料自体がほとんど除去されてしまい、フォトレジストによって保護するべき領域が露出される可能性がある。また、エッチャントは、フォトレジスト材料を変形させたり歪ませたりする可能性がある。これは、ひいては、エッチングの結果として得られる形状も変形させる可能性がある。例えば、フォトレジスト材料では、直線的な経路の所望の形状を明確に形成することができる。しかしながら、エッチングを使用してこのような経路を実際に形成する段階になると、エッチングのメカニズムに起因するフォトレジスト材料の歪みおよび変形が原因で、波状の経路が形成される可能性がある。このように、エッチングで形成される形状の形を制御できないと、最悪の場合はデバイスの欠陥を引き起こし、少なくとも再現性を損なう可能性がある。
以上からわかるように、エッチングプロセスによる再現性に優れた形状を形成するために、短波長のフォトレジスト材料の使用を可能にすることが望まれている。
フォトレジスト材料のパターンを上部に有するウエハをエッチングするための方法が開示される。この方法は、臭素を含むプラズマを使用してフォトレジスト材料を硬化させる工程を含む。次いで、ウエハのエッチングが実施される。
また、ウエハ上のフォトレジスト材料のパターンを硬化させるための方法も開示される。この方法は、臭素を含むプラズマを準備する工程を含む。フォトレジスト材料は、プラズマに晒される。ウエハのフォトレジスト材料より下の一層は、終端までエッチングされない。
高密度プラズマ処理装置において、ウエハ上のフォトレジスト材料を硬化させるためのプラズマの混合物は、臭素を含む。
フォトレジスト材料のパターンを上部に有するウエハをエッチングするための方法が開示される。この方法は、エッチャント混合物を準備する工程を含む。エッチャント混合物は、活性化することによってフォトレジスト材料よりも下の層をエッチングするプラズマを生成する。また、臭素を含むプラズマも準備される。臭素を含むプラズマは、活性化することによってフォトレジスト材料を硬化させる。
また、フォトレジスト材料のパターンを上部に有するウエハをエッチングするための混合物も開示される。この混合物は、炭化フッ素またはフッ化炭化水素と、臭素含有分子とを含む。
添付の図面とあわせて記載される以下の説明を参照すれば、本発明を、その更なる利点と共に最も良く理解することができる。図中、類似の参照符号は類似の構成要素を示すものとする。
図1および図2を参照にして、本発明の一実施形態が説明される。図1は、半導体デバイスの製造プロセスの一工程におけるウエハ100の断面を示している。半導体デバイスに設けるべき形状は、193nmフォトレジスト材料102によって形成されている。ここで言う193nmフォトレジスト材料とは、波長193nmの放射によってパターン形成することが可能であるようなフォトレジスト材料を意味する。適切な193nmフォトレジスト材料としては、PAR707、PAR723、およびPAR710の商標名で住友から提供されている脂環式メタクリレート(アクリレート)が挙げられる。他の適切な193nmフォトレジスト材料としては、JSR、シップリー、LLC、および東京応化工業などから提供されている環状オレフィン/無水マレイン酸(COMA)が挙げられる。フォトレジスト形状102の厚さは、およそ2600Åである。193nmフォトレジスト材料層の厚さは、一般に、およそ220Åから3300Åまでの範囲である。フォトレジストマスクを形成するフォトレジスト形状は、当該分野で知られるフォトイメージングプロセスによって形成することができる。
フォトレジスト形状102は、厚さが一般におよそ300〜800Åである反射防止膜(「ARC」)層104の上に位置する。ARCは、下層反射防止膜(BARC)を含み、一般に、フォトレジスト材料と同様に炭化水素をベースにした材料である。ウエハ100は、厚さが一般におよそ500〜2000Åで、窒化シリコン(SiN)で形成可能なハードマスク層106を含む。ハードマスク層は、あるいは、TEOS(テトラエチルオキシシリケート)または酸化シリコン、またはこれらの複合体であって良い。デバイス速度の向上を図るため、タングステン(W)の層114および窒化タングステン(WN)の層110を随意に設けることができる。そのあとには、ポリシリコン材料の層112が続いている。シリコン基板116の上には、ゲート酸化膜の薄い層114が設けられる。このようなウエハ基板は、EDRAMデバイスまたはDRAMデバイスの製造プロセスにおける中間生成物である。
フォトレジスト材料102は、経路の形状を形成する。点線118,120で示されるように、この経路の形状は、ウエハのエッチングによってウエハまで伝達される。フォトレジスト材料のパターン形成によって作成される形状は、チップの設計に依存する。フォトレジスト材料は、種々の異なる形状を形成することができる。例えば、フォトレジスト材料は、穴状または「T」字形もしくは「U」字形の形状を形成することができる。図2は、形状をエッチングで形成可能な方法200のフローチャートを示している。この方法は、高密度プラズマが生成可能な任意のプラズマエッチングツールすなわち装置を使用して行うことができる。適切なツールとしては、カリフォルニア州フリーモント所在のラムリサーチによって提供されているTCPシリーズのプラズマ処理装置が挙げられる。また、アプライドマテリアルズによって提供されているDPSシリーズおよび類似のツール、東京エレクトロンによって提供されているSCCMツール、および日立によって提供されているECRシリーズのツールも適している。
方法200は、基本的に2つの工程からなる方法である。第1の工程では、フォトレジスト材料102が硬化される、すなわち、ウエハの有効なエッチングが行われることなくフォトレジスト材料102が安定化される。続く第2の工程では、ウエハが実際にエッチングされ、フォトレジスト材料によって保護されていない材料がフォトレジスト材料より下の層から意図的に除去される。臭素を含むプラズマによる材料の除去は、いずれも、ウェハのフォトレジスト材料層より下にある一層全体の除去を意図したものではない、すなわち、フォトレジスト材料層より下にある一層全体の除去に足るべきではない。メインエッチング工程は、エッチングされる構造的な形状が形成されたウエハ層をエッチングする。
方法の開始(210)では、装置のプラズマ処理チャンバに臭素含有ガスが導入される(212)。臭素含有ガスは、この実施例では臭化水素(HBr)である。プラズマ処理ツールは、チャンバ内における高密度プラズマの生成および持続を可能にする条件のもとで運転される。高密度プラズマとは、およそ1×1010イオン/cm3を上回る密度を有するプラズマである。高密度プラズマは、およそ1×1010〜1×1013イオン/cm3の密度を有している。フォトレジスト材料がプラズマに晒され、プラズマの中の臭素種が活性化されて、フォトレジスト材料216を硬化させるので、フォトレジスト材料216の硬さおよび物理的強度は増大する。高密度プラズマは、フォトレジストを硬化させる工程すなわちメインエッチング前工程216において、プラズマ処理装置が低圧力および高出力で運転された状態で使用される。この硬化工程において、HBrは、ウエハの有効なエッチングを行うのではなく、フォトレジスト材料102を強化させる。臭化水素は、プラズマの臭素源として好ましいが、SiBr4、CH3Br、Br2、C25Br、および臭素を含有するその他の高分子量炭化水素など、他の臭素含有分子を硬化用のプラズマに使用することもできる。また、プラズマは、純粋にHBrからなることが好ましいが、不活性ガスなどの追加の分子をプラズマ混合ガスに含ませることもできる。硬化用のこのような混合ガスは、炭化水素やフッ素含有分子ほど多くの活性エッチャントを有さないことが好ましい。
HBrによる硬化工程に適した運転条件の一例は、プラズマ処理チャンバの圧力がおよそ5mTで、出力が1200Wで、チャック電極に印加されるバイアス電圧がほぼ0で、HBrガスの流量が100sccm(立方センチメートル毎分)で、硬化時間がおよそ60秒である。
硬化工程中は、材料がほとんど除去されないことが好ましい。しかしながら、メインエッチングに先立つ硬化工程中も、ARC層104およびフォトレジスト材料102からある程度の材料が除去される可能性がある。
ウエハを保持しているチャックのバイアス電位を0ボルトにすると、材料の除去を最小限に抑えるのに有用であるが、バイアス電位としては0〜500Vとしても良く、バイアス電位は、好ましくは0〜250V、最も好ましくは0〜30Vとしても良い。これらに相当するバイアス出力は、それぞれ、およそ0〜740W、0〜350W、および0〜40Wの範囲である。
また、硬化工程中に除去されるフォトレジスト材料の量に基づいて、実質的でない材料の除去が発生したと判断することができる。失われるフォトレジスト材料の量は、およそ600Å以下であれば良く、好ましくはおよそ500Å以下、更に好ましくはおよそ400Å以下、最も好ましくは300Å以下である。もとから存在していたフォトレジスト材料に対する失われたフォトレジスト材料の割合は、およそ30%以下であれば良く、好ましくは12%以下、更に好ましくは5%以下である。
また、硬化工程中に除去されるARC層材料の量に基づいて、実質的でない材料の除去が発生したと判断することができる。除去されるARC層は、85%以下であれば良く、好ましくは75%以下、より好ましくは70%以下、最も好ましくは60%以下である。メインエッチング前工程である硬化工程中にARC層が終端までエッチングされた場合は、実質的なエッチングが発生したと判断することができる。
硬化工程216が完了すると、HBrプラズマはプラズマチャンバから押し出され、形状を形成するメインエッチングを開始させるべくエッチャント混合ガスがプラズマチャンバに導入される(218)。エッチャント混合ガスには、対象となるウエハの層を効果的にエッチングできるものが選択される。ウエハ100に関しては、次にエッチングするべき層はARC層104である。適切なエッチャント混合ガスとしては、流量40sccmのCF4と流量120sccmのHeとの混合ガスが挙げられるが、ARC材料をエッチングするためのフッ素のフッ素源となりうる他の炭化フッ素を使用することもできる。他の実施形態では、ARC層をエッチングするために、HBrとO2との混合ガスまたはCl2とO2との混合ガスを使用することができる。ARC材料は、有機材料または無機材料であって良い。プラズマエッチング装置の運転パラメータの一例は、プラズマチャンバの圧力が7mTで、TCP出力が600Wで、チャック電極に印加されるバイアス電圧が100V(〜46バイアス出力に相当する)で、終点が+30%のオーバーエッチングである。ARC層は、フォトレジスト材料によって形成された形状を実際に形成する工程であるメインエッチング工程220の一環としてエッチングされる。
本発明の別の一実施形態では、ARC層のエッチングを、フォトレジストの硬化よりも前に行うことができる。そして、フォトレジストの硬化後に、フォトレジストによって保護されていない、フォトレジストより下の部分のメインエッチングが実施される。
別の一実施形態では、上記の方法に、フォトレジストをトリムする工程を組み込むことができる。このとき、硬化工程は、ARCエッチング工程およびトリム工程の前に、または、ARCエッチング工程およびトリム工程の後に、または、ARCエッチング工程とトリム工程との間に行うことができる。
メインエッチング220は、複数の工程を含むことができる。これらの各工程では、異なるウエハ層のエッチングを目的として、異なるエッチング化学物質および異なる運転パラメータが使用される。工程218および工程220は、工程221で示されるように、必要とされる各メインエッチング工程について繰り返される。ハードマスク106をエッチングする工程のためのエッチャント混合ガスは、流量40sccmのCF4、流量20sccmのCH22、および流量80sccmのHeを含む。プラズマ処理装置の適切な運転パラメータは、7mTの圧力、1000WのTCP出力、および400Vのチャックバイアス電圧(300Wのバイアス出力に相当する)である。ハードマスクをエッチングする混合ガスは、他のガスを使用しても良く、例えば、CH22の替わりにCHF3を使用し、それに酸素およびNF3のうちの少なくとも一方を追加しても良い。
次に、必要に応じてタングステン108、窒化タングステン110、およびその他の層を、当業者に周知のエッチング化学物質を使用してエッチングすることができる。
形状のエッチングによる形成の前に臭素を含むプラズマを使用してフォトレジスト材料を硬化させると、フォトレジスト材料の崩壊および歪みを低減させる効果があることがわかった。したがって、ウエハの中にエッチングで形成される形状は、もとのフォトレジスト材料と同様に明確に形成されるので、形成される形状が歪むという、形状のエッチングに関連した問題を防ぐことができる。例えば、図5Aは、上述された方法にしたがってエッチングされたウエハのフォトレジスト層およびSiN層の電子顕微鏡断面像502を示し、図5Bは、その斜視像504を示している。図に示されるように、SiNハードマスク層508の上には、フォトレジスト材料からなる1400Åの深い層506が存在し、図5Cに示されるように、明確な直線状の形状がエッチングで形成されている。
図3は、別のウエハ120の断面であって、本発明の別の一実施形態を示している。ウエハには、ARC層124の上にパターン形成された193nmフォトレジスト形状122が設けられている。シリコン基板130の上に設けられたゲート酸化物からなる薄層128の上には、ポリシリコン材料の層126が存在している。ウエハのこのような層構成は、様々なデバイスを製造するプロセスの中間工程を示している。例えば、この中間工程は、メモリ素子、論理素子、またはeDRAMを製造するプロセスの一工程であってもよい。
エッチングの方法は、基本的に、図1および図2を参照にして前述された方法と同様であるが、ただ1つ、ポリシリコン層126のためのメインエッチング工程で、異なるエッチング化学物質が使用されるという点が相違する。このエッチャント混合ガスは、CF4、塩素、HBr、酸素、およびヘリウムを含む。ポリシリコンのためのエッチング化学物質については、当業者ならば周知であるので、これ以上の説明は不要である。
図4は、HBrを使用して193nmフォトレジスト材料を硬化させながら形状をエッチングで形成するための、別の一実施形態による方法300のフローチャートを示している。この方法は、HBrをプラズマ処理装置に導入する(312)ことから開始する(310)。HBrは、プラズマの中のBr種の供給源として機能する。このBr種は、フォトレジスト材料を硬化させるための活性種である。プラズマ処理チャンバには、HBrと同時にエッチャント混合ガスも導入される(314)。エッチャントガス混合ガスは、エッチングされるウエハ層に依存するが、エッチャント種の供給源を少なくとも1つは含む。エッチャントガスは、例えば、エッチャントガスとしてCF4またはその他の炭化フッ素が使用される場合のフッ素種などである。本発明の他の実施形態では、エッチャント種の供給源として炭化フッ化水素を使用することができる。次いで、プラズマ処理装置が低圧・高出力の条件のもとで運転され、高密度プラズマが発生および維持される(316)。プラズマの中に存在する臭素種が、フォトレジスト材料を硬化させるための活性種である一方で、フッ素種は、フォトレジスト層より下のウエハ層をエッチングによって除去するためのエッチャントとしての活性種である。このように、形状をエッチングで形成する(318)と共に、フォトレジスト形状を硬化させてその変形を阻止することによって、ウエハ中に明確な形状を伝達していくことができる。このエッチングの方法は、所望の終点に到達した時点で終結する(320)。
図6Aは、HBrを加えることによってSiNハードマスク層をエッチングした後における、図1に示されたようなウエハの電子顕微鏡断面像601である。図6Bは、エッチングされたトレンチに沿った斜視像602を、図6Cは、SiN層について得られたエッチングプロファイル603を、それぞれ示している。図6Aに示されるように、HBrを加えて193nmフォトレジスト材料を硬化させると、ハードマスクのエッチングの完了後も大量のフォトレジスト層が存在する。したがって、図6Bに示されるように、フォトレジスト材料には歪みが一切無く、明確な直線がエッチングで形成される。図6Cに示されるように、SiN層606のプロファイルは、ある程度のテーパー状を呈している。この方法は、上述された第1の方法200ほど優れたSiN層エッチングプロファイルを実現することはできないが、それでも、フォトレジストの変形および崩壊を未然に防ぐことは可能である。
以上では、193nmフォトレジスト材料に関連して発明の説明を行った。しかしながら、本発明は、248nmなどを含む他の遠紫外波長(DUV)フォトレジスト材料に対して使用することもできる。
本発明による方法は、特定のデバイスを製造する際に、必要に応じて他の工程を追加することができる。ただし、フォトレジスト材料を硬化させる工程は、その下の層に形状をエッチングで形成する前に、または、その下の層に形状をエッチングで形成すると同時に実施することが望ましい。
以上では、理解を明確にするために、いくらかの詳細を特定したうえで発明の説明を行った。しかしながら、添付した特許請求の範囲内であれば、一定の変更および改良を加えられることは明らかである。したがって、以上に挙げられた実施形態は、例示を目的とした非限定的な実施形態だと見なすことが望ましく、本発明は、以上に特定された詳細に限定されることなく、添付した特許請求およびそれらの同等物の範囲内で変更を加えられることが望ましい。
本発明による方法を使用することができるウエハの概略断面図である。 本発明による方法の一例の工程を示したフローチャートである。 本発明による方法を使用することができるウエハの概略断面図である。 本発明による方法の別の一例の工程を示したフローチャートである。 図2に示された方法によってエッチングされたウエハの電子顕微鏡断面像である。 図2に示された方法によってエッチングされたウエハの電子顕微鏡斜視像である。 図2に示された方法によってエッチングされたウエハの電子顕微鏡断面像である。 図4に示された方法によってエッチングされたウエハの電子顕微鏡断面像である。 図4に示された方法によってエッチングされたウエハの電子顕微鏡斜視像である。 図4に示された方法によってエッチングされたウエハの電子顕微鏡断面像である。
符号の説明
100…ウエハ
102…193nmフォトレジスト材料
104…反射防止(ARC)層
106…ハードマスク層
108…タングステン層
110…窒化タングステン層
112…ポリシリコン材料の層
114…ゲート酸化物の薄層
116…シリコン基板
120…ウエハ
122…193nmフォトレジスト特徴
124…ARC層
126…ポリシリコン材料の層
128…ゲート酸化物の薄層
130…シリコン基板

Claims (16)

  1. フォトレジスト材料のパターンを上部に有するウエハをエッチングする方法であって、
    エッチングに先立って、臭素を含むプラズマによって前記フォトレジスト材料を硬化させる工程と、
    前記ウエハのメインエッチングを行う工程と
    を備える方法。
  2. 請求項1に記載の方法であって、
    前記臭素を含むプラズマは高密度プラズマである、方法。
  3. 請求項1に記載の方法であって、
    前記臭素を含むプラズマによって前記フォトレジスト材料を硬化させる工程は、前記ウエハの前記フォトレジスト材料の層の下にある一層の全部を除去しない、方法。
  4. 請求項1に記載の方法であって、
    前記硬化工程中のバイアス電圧は、前記ウエハの前記フォトレジストの下にある一層を終端までエッチングするのに十分な大きさではない、方法。
  5. 請求項1に記載の方法であって、
    前記硬化工程中に除去される前記フォトレジスト材料は、ほぼ600Å以下である、方法。
  6. 請求項5に記載の方法であって、
    前記硬化工程中に除去される前記フォトレジスト材料は、ほぼ300Å以下である、方法。
  7. 請求項1に記載の方法であって、
    前記硬化工程中に除去される前記ウエハの前記フォトレジスト材料の下の一層の厚さは、前記層の厚さの85%以下である、方法。
  8. 請求項1に記載の方法であって、
    前記硬化工程中に除去される前記ウエハの前記フォトレジスト材料の下の一層の厚さは、前記層の厚さの60%以下である、方法。
  9. 請求項1に記載の方法であって、
    前記プラズマは、主として臭化水素を含む、方法。
  10. 請求項1に記載の方法であって、
    前記フォトレジスト材料は、193nmフォトレジスト材料および248nmフォトレジスト材料からなる群より選択される、方法。
  11. 請求項1に記載の方法であって、
    前記プラズマは、少なくともおよそ1×1010イオン/cm3のプラズマ密度を有する、方法。
  12. ウエハ上のフォトレジスト材料のパターンを硬化させるための方法であって、
    臭素を含むプラズマを準備する工程と、
    前記ウエハの前記フォトレジスト材料の下の一層が終端までエッチングされないように前記プラズマに前記フォトレジスト材料を晒す工程と
    を備える方法。
  13. 請求項12に記載の方法であって、
    前記層はARC層である、方法。
  14. プラズマ処理装置において、ウエハ上のフォトレジスト材料を硬化させるための高密度プラズマの混合物であって、
    臭素を含む、混合物。
  15. フォトレジスト材料のパターンを上部に有するウエハをエッチングする方法であって、
    前記ウエハの前記フォトレジスト材料より下の層をエッチングするための活性プラズマを生成するエッチャント混合物を準備する工程と、
    前記フォトレジスト材料を硬化させるための活性臭素を含むプラズマを準備する工程と、
    を備える方法。
  16. フォトレジスト材料のパターンを上部に有するウエハをエッチングするための混合物であって、
    炭化フッ素と、臭素含有分子と、を備える混合物。
JP2004529231A 2002-08-14 2003-07-31 エッチングプロセスにおいてフォトレジストを硬化させるための方法および組成 Pending JP2005535936A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/219,995 US6923920B2 (en) 2002-08-14 2002-08-14 Method and compositions for hardening photoresist in etching processes
PCT/US2003/024137 WO2004017390A1 (en) 2002-08-14 2003-07-31 Method and compositions for hardening photoresist in etching processes

Publications (2)

Publication Number Publication Date
JP2005535936A true JP2005535936A (ja) 2005-11-24
JP2005535936A5 JP2005535936A5 (ja) 2006-11-24

Family

ID=31886605

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004529231A Pending JP2005535936A (ja) 2002-08-14 2003-07-31 エッチングプロセスにおいてフォトレジストを硬化させるための方法および組成

Country Status (8)

Country Link
US (2) US6923920B2 (ja)
EP (1) EP1529308A1 (ja)
JP (1) JP2005535936A (ja)
KR (1) KR100990064B1 (ja)
CN (1) CN100423191C (ja)
AU (1) AU2003257999A1 (ja)
TW (1) TWI307121B (ja)
WO (1) WO2004017390A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010062363A (ja) * 2008-09-04 2010-03-18 Tokyo Electron Ltd プラズマ処理方法およびレジストパターンの改質方法
JP2011166039A (ja) * 2010-02-15 2011-08-25 Dainippon Printing Co Ltd 反射型マスクの製造方法
US8092703B2 (en) 2006-06-12 2012-01-10 Renesas Electronics Corporation Manufacturing method of semiconductor device
JP2014096500A (ja) * 2012-11-09 2014-05-22 Tokyo Electron Ltd プラズマエッチング方法及びプラズマエッチング装置
JP2019049747A (ja) * 2014-07-08 2019-03-28 東京エレクトロン株式会社 ネガティブトーン現像剤相溶性フォトレジスト組成物及び使用方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6962878B2 (en) * 2003-04-17 2005-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method to reduce photoresist mask line dimensions
US7005386B1 (en) * 2003-09-05 2006-02-28 Advanced Micro Devices, Inc. Method for reducing resist height erosion in a gate etch process
JP2005109068A (ja) * 2003-09-30 2005-04-21 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US20050147926A1 (en) * 2004-01-02 2005-07-07 Nanya Technology Corporation Method for processing photoresist
US20060154184A1 (en) * 2005-01-12 2006-07-13 International Business Machines Corporation Method for reducing feature line edge roughness
KR100674967B1 (ko) * 2005-04-06 2007-01-26 삼성전자주식회사 더블 패터닝 방식을 이용한 미세 피치를 갖는 포토레지스트패턴 형성방법
US7390753B2 (en) * 2005-11-14 2008-06-24 Taiwan Semiconductor Mfg. Co., Ltd. In-situ plasma treatment of advanced resists in fine pattern definition
US8298958B2 (en) * 2008-07-17 2012-10-30 Lam Research Corporation Organic line width roughness with H2 plasma treatment
KR101348655B1 (ko) * 2010-03-24 2014-01-08 한국전자통신연구원 미세유체 제어 장치 및 그 제조 방법
JP5142236B1 (ja) * 2011-11-15 2013-02-13 エルシード株式会社 エッチング方法
US9105587B2 (en) * 2012-11-08 2015-08-11 Micron Technology, Inc. Methods of forming semiconductor structures with sulfur dioxide etch chemistries
CN103021925A (zh) * 2012-12-21 2013-04-03 上海宏力半导体制造有限公司 Sti的制作工艺、沟槽的刻蚀方法和光刻胶的处理方法
JP6736314B2 (ja) * 2015-06-30 2020-08-05 エイブリック株式会社 半導体装置の製造方法
CN107564803B (zh) * 2017-08-31 2020-04-17 京东方科技集团股份有限公司 刻蚀方法、工艺设备、薄膜晶体管器件及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5749389A (en) * 1993-12-22 1998-05-12 Liquid Air Corporation Purgeable connection for gas supply cabinet
US5976769A (en) 1995-07-14 1999-11-02 Texas Instruments Incorporated Intermediate layer lithography
JPH09270420A (ja) 1996-03-29 1997-10-14 Nippon Steel Corp 半導体装置の製造方法
US5843835A (en) 1996-04-01 1998-12-01 Winbond Electronics Corporation Damage free gate dielectric process during gate electrode plasma etching
JP3484317B2 (ja) * 1997-03-19 2004-01-06 沖電気工業株式会社 半導体装置の製造方法
US6103632A (en) 1997-10-22 2000-08-15 Applied Material Inc. In situ Etching of inorganic dielectric anti-reflective coating from a substrate
US6121154A (en) 1997-12-23 2000-09-19 Lam Research Corporation Techniques for etching with a photoresist mask
US6121155A (en) * 1998-12-04 2000-09-19 Advanced Micro Devices Integrated circuit fabrication critical dimension control using self-limiting resist etch
US6299788B1 (en) 1999-03-29 2001-10-09 Mosel Vitelic Inc. Silicon etching process
US6335292B1 (en) 1999-04-15 2002-01-01 Micron Technology, Inc. Method of controlling striations and CD loss in contact oxide etch
KR100447263B1 (ko) * 1999-12-30 2004-09-07 주식회사 하이닉스반도체 식각 폴리머를 이용한 반도체 소자의 제조방법
JP2001237218A (ja) 2000-02-21 2001-08-31 Nec Corp 半導体装置の製造方法
WO2001091167A1 (fr) * 2000-05-25 2001-11-29 Toppan Printing Co., Ltd. Substrat pour masque de transfert, masque de transfert et son procede de fabrication
US6630288B2 (en) * 2001-03-28 2003-10-07 Advanced Micro Devices, Inc. Process for forming sub-lithographic photoresist features by modification of the photoresist surface
US6673498B1 (en) * 2001-11-02 2004-01-06 Lsi Logic Corporation Method for reticle formation utilizing metal vaporization

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8092703B2 (en) 2006-06-12 2012-01-10 Renesas Electronics Corporation Manufacturing method of semiconductor device
JP2010062363A (ja) * 2008-09-04 2010-03-18 Tokyo Electron Ltd プラズマ処理方法およびレジストパターンの改質方法
US8394720B2 (en) 2008-09-04 2013-03-12 Tokyo Electron Limited Plasma processing method and resist pattern modifying method
KR101439562B1 (ko) 2008-09-04 2014-09-11 도쿄엘렉트론가부시키가이샤 플라즈마 처리 방법 및 레지스트 패턴의 개질 방법
JP2011166039A (ja) * 2010-02-15 2011-08-25 Dainippon Printing Co Ltd 反射型マスクの製造方法
JP2014096500A (ja) * 2012-11-09 2014-05-22 Tokyo Electron Ltd プラズマエッチング方法及びプラズマエッチング装置
JP2019049747A (ja) * 2014-07-08 2019-03-28 東京エレクトロン株式会社 ネガティブトーン現像剤相溶性フォトレジスト組成物及び使用方法

Also Published As

Publication number Publication date
US20050230352A1 (en) 2005-10-20
US20040079727A1 (en) 2004-04-29
AU2003257999A1 (en) 2004-03-03
TWI307121B (en) 2009-03-01
EP1529308A1 (en) 2005-05-11
KR100990064B1 (ko) 2010-10-26
CN1689142A (zh) 2005-10-26
TW200407998A (en) 2004-05-16
US6923920B2 (en) 2005-08-02
CN100423191C (zh) 2008-10-01
WO2004017390A1 (en) 2004-02-26
KR20050047091A (ko) 2005-05-19

Similar Documents

Publication Publication Date Title
US20050230352A1 (en) Method and compositions for hardening photoresist in etching processes
KR101476435B1 (ko) 다중-레이어 레지스트 플라즈마 에치 방법
US7482280B2 (en) Method for forming a lithography pattern
US7838432B2 (en) Etch process with controlled critical dimension shrink
KR101111924B1 (ko) 이중층 레지스트 플라즈마 에칭 방법
US6156629A (en) Method for patterning a polysilicon gate in deep submicron technology
US20020086547A1 (en) Etch pattern definition using a CVD organic layer as an anti-reflection coating and hardmask
JP2009529784A (ja) 集積回路の限界寸法を制御するトリム工程
JP2004152784A (ja) 微細パターンの作製方法及び半導体装置の製造方法
JP2001223207A (ja) エッチングポリマーを利用した半導体素子の製造方法及び半導体素子
CN101320224A (zh) 对光刻胶具有高选择比的无卤素无定形碳掩膜蚀刻方法
TW200405417A (en) Method for fabricating semiconductor device
KR20060063714A (ko) 높은 소스 및 낮은 충격 플라즈마를 이용하여 고에칭율을제공하는 유전체 에칭 방법
US20220263018A1 (en) Multiply Spin-Coated Ultra-Thick Hybrid Hard Mask for Sub 60nm MRAM Devices
US20050003310A1 (en) Etching process including plasma pretreatment for generating fluorine-free carbon-containing polymer on a photoresist pattern
US6921723B1 (en) Etching method having high silicon-to-photoresist selectivity
US6379872B1 (en) Etching of anti-reflective coatings
KR20190068464A (ko) 기판을 멀티 패터닝하는 기술
KR19980065274A (ko) 반도체 소자의 제조를 위한 유기막의 식각 방법
US6828250B1 (en) Process for etching vias in organosilicate glass materials without causing RIE lag
JP2003179064A (ja) 配線パターンの形成方法
US5972796A (en) In-situ barc and nitride etch process
US7361604B2 (en) Method for reducing dimensions between patterns on a hardmask
JPH0766176A (ja) ドライエッチング方法
TW200414301A (en) Forming bilayer resist patterns

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060726

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061002

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090203

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090501

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090513

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090803

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090901

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091228

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20091228

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100127

A912 Removal of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20100219

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100616

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100622