JP2005512229A - 混成の積み重ねられた集積回路ダイ要素を含む再構成可能なプロセッサモジュール - Google Patents

Abstract

再構成可能なプロセッサモジュール（６０）は混成の積み重ねられた集積回路「ＩＣ」ダイ要素を含む。ここに開示される特定の実施例では、再構成可能性を備えるプロセッサモジュールは、ダイの厚みを横切るコンタクトを利用して、１つまたは複数の薄くされたマイクロプロセッサ（６４）、メモリ（６６）および／またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）ダイ（６８）要素を積み重ねかつ相互接続することによって構成することができる。開示されるプロセッサモジュールによって、マイクロプロセッサとＦＰＧＡ要素との間のデータの共有が大きく加速され、最終的な組立歩留りが向上し、付随して最終的な組立費用が低減され、有利である。

Description

発明の背景
この発明は、一般に再構成可能または適合データ処理のためのシステムおよび方法の分野に関する。特に、この発明は混成の積み重ねられた集積回路（「ＩＣ」）ダイ要素を含む非常に小型の再構成可能なプロセッサモジュールに関する。

現在の汎用ＩＣマイクロプロセッサに加え、別の種類の処理要素は一般に再構成可能または適合プロセッサと呼ばれている。これら再構成可能なプロセッサには、多くの用途において汎用マイクロプロセッサを上回るいくつかの利点がある。マイクロプロセッサがするように限られた機能的なリソースのセットを使用し、「ロード／記憶」パラダイムを使用してアプリケーションを実行するのではなく、再構成可能なプロセッサは、実際にハードウェア内で各アプリケーションに対して必要とする数の機能ユニットを作成する。このことは大きな並列性につながり、多くのアプリケーションに対してスループットが高くなる。従来、再構成可能なプロセッサがそのハードウェアコンプリメントを変更する能力は、Altera Corporation、Xilinx, Inc.、Lucent Technologies, Inc.などによって生産されるものなどの何らかの形のフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）の使用によって実現される。

しかしながら、実際には、そのような再構成可能なプロセッサ（およびマイクロプロセッサならびにＦＰＧＡの両方を組合わせた混成物）を実際に用いることのできる適用空間はいくつかの要因によって限られている。第１に、ＦＰＧＡはゲートの数ではマイクロプロセッサよりも密度が低いため、汎用再構成可能プロセッサ（「ＧＰＲＰ」）として用いられる十分なゲートおよびピンを有するパッケージされたＦＰＧＡは必然的に非常に大きな装置である。このサイズの要因だけでも、多くの持ち運びの用途でそれらを使用することを本質的に妨げ得る。

第２に、チップを実際に再構成するのに必要とされる時間は、数百ミリ秒のオーダであり、現在のマイクロプロセッサ技術とともに使用される場合、再構成を完了するのに何百万ものプロセッサのクロックサイクルを必要とすることになる。このため、ＧＰＲＰの時間の多くの割合はその構成をロードするために費やされており、このことは、それが行なっている作業は、それが計算に費やす時間を最大化するために比較的長寿命でなければならないことを意味する。このことも、ジョブがコンテクスト切換されないことを必要とする用途での有用性を制限する。コンテクスト切換は、優先順位の高いジョブを処理するために、現在作動しているジョブを一時的に停止するプロセスである。ＧＰＲＰにとって、このことはそれ自身を再び再構成しなければならないことを意味し、さらに多くの時間が費やされる。

第３に、マイクロプロセッサはそれらのキャッシュ内のデータ上で動作することによって実効動作スピードの多くを引出すため、装着されるＧＰＲＰへとある特定のジョブの一部分を転送することは、マイクロプロセッサの前側のバス上でキャッシュからＦＰＧＡへとデータを移動することを必要とする。このバスはキャッシュバススピードの約２５％で作動するため、データの移動に多くの時間が費やされる。このことによっても、再構成可能なプロセッサの用途は、データがシステムの他の場所に記憶されている用途に事実上限
られる。

これら３つの既知の制限要素は、マイクロプロセッサのスピードが増すにつれてますます重大になっている。結果として、再構成可能なコンピューティングが既存の別個のマイクロプロセッサおよびＦＰＧＡから作られる混成システムに提供可能なスループットの利点は、その潜在的な有用性が失われるか、さもなければ制限されることがある。

発明の概要
この発明の代表的な実施例の開示によると、現在利用可能なウェハ処理技術を使用して、ＦＰＧＡ、マイクロプロセッサおよびキャッシュメモリを組合せ、特に有利な形の混成の再構成可能なプロセッサモジュールを作り、ＧＰＲＰシステムの現在の別個の集積回路装置の実現例の限界を克服することができる。ここに開示されるように、この新しいプロセッサモジュールは、積み重ねられたダイ混成（「ＳＤＨ; Stacked Die Hybrid」）プロセッサと称してもよい。

カリフォルニア州サニーヴェールのTru-Si Technologies（http://www.trusi.com）は、メタルコンタクトがウェハの厚みを横切ることができるまで半導体ウェハを薄くし、ＢＧＡパッケージのように裏側に小さな隆起を作るプロセスを開発している。この種の技術をマイクロプロセッサ、キャッシュメモリおよびＦＰＧＡウェハの製造で使用することによって、３つすべてのダイ、またはそれらの２つ以上の組合せを単一の非常に小型の構造に組立てることができて有利であり、上述の既存の再構成可能な技術に見られる列挙した既知の困難の各々を排除するかまたは緩和することができる。

さらに、これら異なるダイは相互接続するためにワイヤボンディングを必要としないため、周辺だけでなく、さまざまなダイのすべてのエリアにわたって相互接続パッドを配置することができる。このことによって、ダイの間の接続を、他のどの既知の技術で実現されるよりも多くすることができる。

ここで特に開示されるのは、ベアダイ要素を積み重ねかつ相互接続することによって構成される再構成可能性を備えたプロセッサモジュールである。ここに開示されるある特定の実施例では、再構成可能性を備えたプロセッサモジュールは、ダイの厚みを横切るコンタクトを使用し、薄くされたダイ要素を積み重ねかつ相互接続することで構成することができる。開示されるように、そのようなプロセッサモジュールは、積み重ねられて単一のブロックにされたマイクロプロセッサ、メモリおよびＦＰＧＡダイを含んでもよい。

再構成可能性を備え、マイクロプロセッサとＦＰＧＡとの間のデータの共有を加速するために、たとえば積み重ねられて単一のブロックにされた、マイクロプロセッサ、メモリおよびＦＰＧＡダイを含み得るプロセッサモジュールも開示される。そのようなプロセッサモジュールのブロック構成によって、最終的な組立歩留りが向上し、付随して最終的な組立コストが低減され、有利である。

ＦＰＧＡの再構成を加速するために、積み重ね技術を使用してメモリダイと組合わされるＦＰＧＡモジュールも開示される。ここに開示される特定の実施例では、外部メモリ参照を加速し、そのオンチップブロックメモリを拡張するために、ＦＰＧＡモジュールは積み重ね技術を用いてメモリダイと組合わせてもよい。

製造中およびＦＰＧＡの能力および性能の拡張中にテスト刺激を提供するために、積み重ね技術を使用して他のダイと組合わされるＦＰＧＡモジュールもさらに開示される。この発明の技術は、積み重ねられて単一のブロックにされたメモリまたは入出力（「Ｉ／Ｏ
」）コントローラおよびＦＰＧＡダイを含む再構成可能性を備えたメモリまたはＩ／Ｏモジュールを提供するために使用することができ、有利である。

この発明の上述の特徴および他の特徴ならびに目的およびそれらを実現するための態様は、添付の図面とともに好ましい実施例の以下の説明を参照することで明らかとなり、発明自身が最もよく理解されるであろう。

代表的な実施例の説明
図１を参照すると、先行技術の再構成可能なコンピュータシステム１０の一部分の簡略化した機能ブロック図が示される。コンピュータシステム１０は、関連する部分に、１つまたは複数のマイクロプロセッサ１２、１つまたは複数のマルチアダプティブプロセシング（multi-adaptive processing; ＭＡＰ^TM）要素１４ならびに関連するシステムメモリ１６を組込む。システムバス１８は、ブリッジ２２によってＭＡＰ要素１４をマイクロプロセッサ１２に双方向に結合し、クロスバースイッチ２４によってＭＡＰ要素１４をシステムメモリ１６に双方向に結合する。各ＭＡＰ要素１４は、図示のように他の隣接するＭＡＰ要素１４への１つまたは複数の双方向の接続２０を含んでもよい。

さらに図２を参照すると、図１に示されるマルチアダブティブプロセシング要素１４のさらに詳しい簡略化した機能ブロック図である。マルチアダブティブプロセシング要素１４は、関連する部分に、ユーザ論理ブロック３２を含み、関連する構成ＲＯＭ３４とともにＦＰＧＡを含んでもよい。ＭＡＰ制御ブロック３６および関連する直接メモリアクセス（「ＤＭＡ」）エンジン３８ならびにオンボードメモリアレイ４０は、ユーザ論理ブロック３２およびシステムバス１８に結合される。

さらに図３を参照すると、代表的な構成データバス５０の機能ブロック図が示され、図２のユーザ論理ブロック３２を含むＦＰＧＡにわたって分散されるいくつかのＳＲＡＭセルを含む。従来の実現例では、チップの機能性をプログラムする構成情報は、図示のようにＦＰＧＡにわたって分散されるＳＲＡＭセルに保持される。構成データは構成データポート５２を通じてバイトシリアルでロードされ、論理セル５４のアレイ全体および関連する構成メモリ５６を通って進みセルを順次構成しなければならない。このデータのロードは、比較的狭い、たとえば８ビットポートを通じて行なわれるため、再構成時間が長くなる。

さらに図４を参照すると、この発明の代表的な実施例による再構成可能なプロセッサモジュール６０の簡略化した分解等角図が示され、いくつかの積み重ねられた集積回路ダイ要素を組込む混成装置を含む。この特定の実現例では、モジュール６０は、マイクロプロセッサダイ６４、メモリダイ６６およびＦＰＧＡダイ６８が結合されるダイパッケージ６２を含み、これらはすべて、パッケージ６２およびさまざまなダイ６４、６６および６８のエリアにわたって形成される対応するコンタクト点またはホール７０を有する。この発明によるモジュール６０は、マイクロプロセッサダイ６４、メモリダイ６６またはＦＰＧＡ６８のうちの１つまたは複数と、マイクロプロセッサダイ６４、メモリダイ６６またはＦＰＧＡダイ６８のうちの他のどれかとのどのような組合せも含み得る。

製造中、コンタクトホール７０はウェハの前側に形成され、シリコンを金属から分離するために酸化物の絶縁層が追加される。すべての前側の処理が完了すると、ウェハはシリコンを通るコンタクトを露出するために薄くされる。Tru-Si Technologiesによって開発された常圧下流プラズマ（「ＡＤＰ；atmospheric downstream plasma」）エッチングプロセスを使用して、酸化物をエッチングして金属を露出する。このエッチングプロセスがシリコンをより速くエッチングすれば、シリコンはコンタクトから絶縁されたままである
。

図示のようにシリコンを通るコンタクトとともにダイ６４、６６および６８を積み重ねることによって、キャッシュメモリダイ６６は実際に２つの役割を果たす。これらの第１は、アクセスの速いメモリという従来の役割である。しかしながら、この新しいアセンブリでは、マイクロプロセッサ６４およびＦＰＧＡ６８の両方によって等しいスピードでアクセス可能である。メモリ６６にポートが３つある用途では、システムのための帯域幅をさらに増やすことができる。この特徴によって、既存の再構成可能なコンピュータシステムに固有の問題のいくつかが解決されることは明らかであり、メモリダイ６６を他の機能のために利用できることは潜在的に非常に重要である。

さらに図５を参照すると、図４の再構成可能なプロセッサモジュール６０の構成セル８０の対応する機能ブロック図が示され、ＦＰＧＡ７０は、構成セルのすべてを並列に更新することによって１つのクロックサイクル内で完全に再構成することができる。図３の従来の実現例に対して、広い構成データポート８２が含まれ、関連する構成メモリ８６およびバッファセル８８を通じてさまざまな論理セル８４を更新する。バッファセル８８はメモリダイ６６（図４）の一部分であることが好ましい。このようにして、論理セル８４を含むＦＰＧＡ６８が動作している一方で、それらをロードすることが可能である。このことによって、ＦＰＧＡ６８を１つのクロックサイクル内で完全に再構成することが可能となり、その構成論理セル８４はすべて並列に更新される。キャッシュメモリダイ６６（図４）への接続の数が大きく増えたことを利用するための他の方法は、ＦＰＧＡダイ６８上の構成ビットストレージを完全に置換え、ＦＰＧＡダイ６８自身内で提供され得るより大きなブロックランダムアクセスメモリ（「ＲＡＭ」）を設けるためにそれを使用することを含む。

これらの利点に加え、全体として電力要件が低減され、動作帯域幅が増加するという利点がある。さまざまなダイ６４、６６および６８（図４）の間の電気的な経路は非常に短いため、信号レベルを低減することができ、同時に相互接続クロックスピードを増すことができる。

再構成可能なプロセッサモジュール６０を組込むシステムのもう１つの特徴は、製造中およびモジュールのパッケージングの完了の前に、ダイパッケージ６２の積み重ね内のマイクロプロセッサ６４またはその他のチップにテスト刺激を与えるようにＦＰＧＡ６８を構成できる点である。テスト後、ＦＰＧＡ６８は所望の機能に対して再構成することができる。このことによって、従来のパッケージ部品テストシステムで実現されるよりも製造プロセス中の初期にアセンブリの徹底したテストを行なうことができ、製造の費用が低減される。

なお、単一のＦＰＧＡダイ６８が図示されているが、２つ以上のＦＰＧＡダイ６８が再構成可能なモジュール６０に含まれてもよい。ダイエリアにわたるアレイコンタクト７０を使用することによって、現在は１つのダイの二方向に限られているセル間の接続を、三方向で積み重ねに経路設定することができる。このことは他の現在利用可能な積み重ね技術では可能でないことが知られている。それらはすべて積み重ねのコンタクトがダイの周辺にあることを必要とするためである。このようにして、指定された時間内にアクセス可能なＦＰＧＡダイ６８セルの数は、４ＶＴ／３まで増加される。ここで「Ｖ」はウェハの伝播速度であり、「Ｔ」は指定された伝播の時間である。

他のダイの種類が積み重ねに追加されるかまたは代入された場合、これらの技術を同様に適用可能であることは明らかである。これらは、入出力（「Ｉ／Ｏ」）特定用途向け集積回路（「ＡＳＩＣ」）またはメモリコントローラ等を含み得る。

この発明のモジュールの形成で使用されるダイの相互接続のための開示される技術は、いくつかの理由でその他の利用可能な代替物よりも優れている。まず、代わりに予めパッケージされた構成部品を積み重ねることも可能であるが、そのような部品間の入出力の接続性ははるかに低くなりかつ部品の周辺に限られるため、開示される積み重ねられたダイシステムの利点のいくつかが失われる。複数のダイを平面の基板上に配置することはもう１つの可能な技術であるが、入出力の接続性が限られ、ここでも部品間のエリア接続が可能でない。もう１つの選択肢は、マルチプロセッサ、メモリおよびＦＰＧＡを含む単一のダイを製造することである。そのようなダイは金属被覆層を使用して３つの機能を相互に接続し、ダイの積み重ねの利点の多くを実現可能である。しかしながら、そのようなダイは非常に大きくなり、積み重ね構成で使用される３つの別々のダイよりも製造歩留りがはるかに低くなる。さらに、積み重ねることで、異なるダイ上で技術ファミリを容易に混合することが可能になり、プロセッサおよびＦＰＧＡの数ならびに種類の混合を行なうことができる。単一の大きなダイを用いてこれを実現しようとすると、各組合せに対して異なるマスクセットが必要となり、実現するのに非常に費用がかかる。

この発明の原理を特定の用途のための特定の集積回路ダイ要素および構成とともに説明してきたが、上述の説明は単なる例にすぎず、この発明の範囲を限定するものではない。特に、上述の開示の教示は関連技術の当業者に対して他の修正例を示唆することを認識されたい。そのような修正例は、それ自体が既に知られかつここに既に説明された特徴の代わりにまたはそれらに加えて使用可能な他の特徴を伴い得る。この出願では、請求項は特徴の特定の組合せに対して作られているが、この開示の範囲は、いずれかの請求項でここに特許請求される同じ発明に関連するか否か、およびこの発明が直面する技術的な問題のいずれかまたはすべてを和らげるか否かにかかわらず、関連技術の当業者に明らかとなる、明示的または暗示的に開示される特徴の新しい組合せまたは一般化もしくはその修正例を含む。出願人は、この出願またはそこから派生するさらに別の出願の手続処理中にそのような特徴および／またはそのような特徴の組合せに対して新しい請求項を作る権利を保有する。

１つまたは複数のマルチアダブティブプロセシング（ＭＡＰ^ＴＭはコロラド州コロラドスプリングスのSRC Computers, Inc.の商標である）要素を組込む先行技術のコンピュータシステムの一部分の簡略化した機能ブロック図である。 図１に示されるマルチアダブティブプロセシング要素のさらに詳しい簡略化した機能ブロック図であり、関連する構成リードオンリメモリ（「ＲＯＭ」）とともにユーザ論理ブロック（フィールドプログラマブルゲートアレイ「ＦＰＧＡ」を含んでもよい）を示す。 図２のユーザ論理ブロックを含むＦＰＧＡにわたって分散されるいくつかの静的ランダムアクセスメモリ（「ＳＲＡＭ」）を含む代表的な構成データバスの機能ブロック図である。 いくつかの積み重ねられた集積回路ダイ要素を組込む混成装置を含むこの発明による再構成可能なプロセッサモジュールの簡略化した展開等角図である。 図４の再構成可能なプロセッサモジュールの構成セルの対応する機能ブロック図であり、ＦＰＧＡは、構成セルのすべてを並列に更新することによって１つのクロックサイクル内で完全に再構成することができる。

Claims (47)

1. プロセッサモジュールであって、
   プログラマブルアレイを含む少なくとも第１の集積回路ダイ要素と、
   前記第１の集積回路ダイ要素の前記プログラマブルアレイに積み重ねられかつ電気的に結合される少なくとも第２の集積回路ダイ要素とを含む、プロセッサモジュール。
2. 前記第１の集積回路ダイ要素の前記プログラマブルアレイはＦＰＧＡを含む、請求項１に記載のプロセッサモジュール。
3. 前記第２の集積回路ダイ要素の前記プロセッサはマイクロプロセッサを含む、請求項１に記載のプロセッサモジュール。
4. 前記第２の集積回路ダイ要素はメモリを含む、請求項１に記載のプロセッサモジュール。
5. 前記第１または第２の集積回路ダイ要素のうちの少なくとも１つに積み重ねられかつ電気的に結合される少なくとも第３の集積回路ダイ要素をさらに含む、請求項１に記載のプロセッサモジュール。
6. 前記第３の集積回路ダイ要素はメモリを含む、請求項５に記載のプロセッサモジュール。
7. 前記プログラマブルアレイは、処理要素として再構成可能である、請求項１に記載のプロセッサモジュール。
8. 前記第１および第２の集積回路ダイ要素は、前記ダイ要素の表面にわたって分散されるいくつかのコンタクト点によって電気的に結合される、請求項１に記載のプロセッサモジュール。
9. 前記コンタクト点は前記ダイ要素の厚みを横切る、請求項８に記載のプロセッサモジュール。
10. 前記ダイ要素は、前記コンタクト点が前記ダイ要素の前記厚みを横切るまで薄くされる、請求項９に記載のプロセッサモジュール。
11. 再構成可能なコンピュータシステムであって、
    プロセッサと、
    メモリと、
    プログラマブルアレイを有する少なくとも第１の集積回路ダイ要素および前記第１の集積回路ダイ要素の前記プログラマブルアレイに積み重ねられかつ電気的に結合される少なくとも第２の集積回路ダイ要素を含む少なくとも１つのプロセッサモジュールとを含む、コンピュータシステム。
12. 前記第１の集積回路ダイ要素の前記プログラマブルアレイはＦＰＧＡを含む、請求項１１に記載のコンピュータシステム。
13. 前記第２の集積回路ダイ要素の前記プロセッサはマイクロプロセッサを含む、請求項１１に記載のコンピュータシステム。
14. 前記第２の集積回路ダイ要素はメモリを含む、請求項１１に記載のコンピュータシステム。
15. 前記第１または第２の集積回路ダイ要素のうちの少なくとも１つに積み重ねられかつ電気的に結合される少なくとも第３の集積回路ダイ要素をさらに含む、請求項１１に記載のコンピュータシステム。
16. 前記第３の集積回路ダイ要素はメモリを含む、請求項１５に記載のコンピュータシステム。
17. 前記プログラマブルアレイは、処理要素として再構成可能である、請求項１１に記載のコンピュータシステム。
18. 前記第１および第２の集積回路ダイ要素は、前記ダイ要素の表面にわたって分散されるいくつかのコンタクト点によって電気的に結合される、請求項１１に記載のコンピュータシステム。
19. 前記コンタクト点は前記ダイ要素の厚みを横切る、請求項１８に記載のコンピュータシステム。
20. 前記ダイ要素は、前記コンタクト点が前記ダイ要素の前記厚みを横切るまで薄くされる、請求項１９に記載のコンピュータシステム。
21. プロセッサモジュールであって、
    プログラマブルアレイを含む少なくとも第１の集積回路ダイ要素と、
    前記第１の集積回路ダイ要素の前記プログラマブルアレイに積み重ねられかつ電気的に結合されるプロセッサを含む少なくとも第２の集積回路ダイ要素と、
    前記第１および第２の集積回路ダイ要素の前記プログラマブルアレイおよび前記プロセッサにそれぞれ積み重ねられかつ電気的に結合されるメモリを含む少なくとも第３の集積回路ダイ要素とを含む、プロセッサモジュール。
22. 前記第１の集積回路ダイ要素の前記プログラマブルアレイはＦＰＧＡを含む、請求項２１に記載のプロセッサモジュール。
23. 前記第２の集積回路ダイ要素の前記プロセッサはマイクロプロセッサを含む、請求項２１に記載のプロセッサモジュール。
24. 前記第３の集積回路ダイ要素の前記メモリはメモリアレイを含む、請求項２１に記載のプロセッサモジュール。
25. 前記プログラマブルアレイは処理要素として再構成可能である、請求項２１に記載のプロセッサモジュール。
26. 前記第１、第２および第３の集積回路ダイ要素は、前記ダイ要素の表面にわたって分散されるいくつかのコンタクト点によって電気的に結合される、請求項２１に記載のプロセッサモジュール。
27. 前記コンタクト点は前記ダイ要素の厚みを横切る、請求項２６に記載のプロセッサモジュール。
28. 前記ダイ要素は、前記コンタクト点が前記ダイ要素の前記厚みを横切るまで薄くされる、請求項２７に記載のプロセッサモジュール。
29. プログラマブルアレイモジュールであって、
    フィールドプログラマブルゲートアレイを含む少なくとも第１の集積回路ダイ要素と、
    前記第１の集積回路ダイ要素の前記フィールドプログラマブルゲートアレイに積み重ねられかつ電気的に結合されるメモリアレイを含む少なくとも第２の集積回路ダイ要素とを含む、プログラマブルアレイモジュール。
30. 前記フィールドプログラマブルゲートアレイは、処理要素としてプログラム可能である、請求項２９に記載のプログラマブルアレイモジュール。
31. 前記メモリアレイは、前記フィールドプログラマブルゲートアレイの、処理要素としての再構成を加速するように機能する、請求項３０に記載のプログラマブルアレイモジュール。
32. 前記メモリアレイは、前記処理要素への外部メモリ参照を加速するように機能する、請求項３０に記載のプログラマブルアレイモジュール。
33. 前記メモリアレイは、前記処理要素のためのブロックメモリとして機能する、請求項３０に記載のプログラマブルアレイモジュール。
34. 再構成可能なプロセッサモジュールであって、
    プログラマブルアレイを含む少なくとも第１の集積回路ダイ要素と、
    前記第１の集積回路ダイ要素の前記プログラマブルアレイに積み重ねられかつ電気的に結合されるプロセッサを含む少なくとも第２の集積回路ダイ要素と、
    前記第１および第２の集積回路ダイ要素の前記プログラマブルアレイおよび前記プロセッサにそれぞれ積み重ねられかつ電気的に結合されるメモリを含む少なくとも第３の集積回路ダイ要素とを含み、
    前記プロセッサおよび前記プログラマブルアレイは、それらの間でデータを共有するように動作する、再構成可能なプロセッサモジュール。
35. 前記メモリは少なくとも前記データを一時的に記憶するように動作する、請求項３４に記載の再構成可能なプロセッサモジュール。
36. 前記第１の集積回路ダイ要素の前記プログラマブルアレイはＦＰＧＡを含む、請求項３４に記載の再構成可能なプロセッサモジュール。
37. 前記第２の集積回路ダイ要素の前記プロセッサはマイクロプロセッサを含む、請求項３４に記載の再構成可能なプロセッサモジュール。
38. 前記第３の集積回路ダイ要素の前記メモリはメモリアレイを含む、請求項３４に記載の再構成可能なプロセッサモジュール。
39. プログラマブルアレイモジュールであって、
    フィールドプログラマブルゲートアレイを含む少なくとも第１の集積回路ダイ要素と、
    前記第１の集積回路ダイ要素の前記フィールドプログラマブルゲートアレイに積み重ねられかつ電気的に結合されるメモリアレイを含む少なくとも第２の集積回路ダイ要素とを含み、前記第１および第２の集積回路ダイ要素は、前記ダイ要素の表面にわたって分散されるいくつかのコンタクト点によって結合される、プログラマブルアレイモジュール。
40. 前記フィールドプログラマブルゲートアレイは、処理要素としてプログラム可能である、請求項３９に記載のプログラマブルアレイモジュール。
41. 前記メモリアレイは、前記フィールドプログラマブルゲートアレイの、処理要素としての再構成を加速するように機能する、請求項４０に記載のプログラマブルアレイモジュール。
42. 前記メモリアレイは、前記処理要素への外部メモリ参照を加速するように機能する、請求項４０に記載のプログラマブルアレイモジュール。
43. 前記メモリアレイは、前記処理要素のためのブロックメモリとして機能する、請求項４０に記載のプログラマブルアレイモジュール。
44. 前記コンタクト点は、前記フィールドプログラマブルゲートアレイから前記少なくとも第２の集積回路ダイ要素へとテスト刺激を与えるようにさらに機能する、請求項３９に記載のプログラマブルアレイモジュール。
45. 前記第１または第２の集積回路ダイ要素のうちの少なくとも１つに積み重ねられかつ電気的に結合される少なくとも第３の集積回路ダイ要素をさらに含む、請求項３９に記載のプログラマブルアレイモジュール。
46. 前記第３の集積回路ダイ要素は別のフィールドプログラマブルゲートアレイを含む、請求項４５に記載のプログラマブルアレイモジュール。
47. 前記第３の集積回路ダイ要素は入出力コントローラを含む、請求項４５に記載のプログラマブルアレイモジュール。

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