JP2022531983A - 積層集積回路ダイ素子と電池を集積するためのシステムおよび方法 - Google Patents

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Abstract

システムであって、集積回路ダイ基板と、集積回路ダイ基板に電気的に連結された揮発性メモリと、集積回路ダイ基板に電気的に連結された第１の集積回路ダイ素子であって、第１のフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ：ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）を備え、揮発性メモリに近接して配置された、第１の集積回路ダイ素子と、オン状態およびオフ状態を有する主電源から電力を受け取るように動作可能な充電器であって、主電源は、オン状態で電力を供給しており、オフ状態で電力を供給していない充電器と、第１の集積回路ダイ素子の最上部部分の上に配置された電池モジュールであって、充電器から電力を受け取るように動作可能であり、少なくとも、主電源がオフ状態にあるとき、揮発性メモリに電力を供給するように動作可能な電池モジュールとを備えるシステムを提供する。【選択図】図１

Description

本開示は、コンピューティングシステム用電池に関係する。
揮発性メモリは、記憶されたデータを維持する電力を必要とする。電力が中断された場合、たとえばシステム電力がオフになった場合、データは失われる。電力供給を再開すると、システムはデータをすべて再ロードして揮発性メモリの中に戻す必要がある。データを再ロードするには時間および処理電力を必要とし、それによりシステム待ち時間が増大する。
米国特許第６，６２７，９８５号明細書 米国特許出願公開第１６／７７７，５５４号明細書
本開示のさまざまな実施形態は、集積回路ダイ基板を含むシステムおよび方法を提供する。揮発性メモリは、集積回路ダイ基板に電気的に連結される。第１の集積回路ダイ素子は、集積回路ダイ基板に電気的に連結され、第１のフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ：ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）を備え、揮発性メモリに近接して配置される。充電器は、オン状態およびオフ状態を有する主電源から電力を受け取るように動作可能であり、主電源は、オン状態で電力を供給しており、オフ状態で電力を供給していない。電池モジュールは、第１の集積回路ダイ素子の最上部部分の上に配置され、充電器から電力を受け取るように動作可能であり、少なくとも、主電源がオフ状態にあるとき、揮発性メモリに電力を供給するように動作可能である。
いくつかの実施形態では、システムおよび方法は、揮発性メモリと積層され、かつ揮発性メモリに電気的に連結された第２の集積回路ダイ素子をさらに含む。
いくつかの実施形態では、揮発性メモリは、第１の集積回路ダイ素子の一部分を備える。
いくつかの実施形態では、第２の集積回路ダイ素子はマイクロプロセッサを備える。
いくつかの実施形態では、第２の集積回路ダイ素子は、第２のＦＰＧＡおよび対応する再構成可能二重機能メモリアレイを備える。
いくつかの実施形態では、システムおよび方法は、第２の集積回路ダイ素子と積層され、かつ第２の集積回路ダイ素子に電気的に連結された第３の集積回路ダイ素子を含み、第３の集積回路ダイ素子は、マイクロプロセッサ、追加の揮発性メモリ、第２のＦＰＧＡ、または再構成可能二重機能メモリアレイのうちいずれかを備える。
いくつかの実施形態では、システムおよび方法は、システムの少なくとも一部分の温度を監視および検知するように動作可能な温度センサを含み、制御論理およびマイクロコントローラユニットは温度センサに連結され、検知された温度に基づき１つまたは複数の接続回路を無効にするように動作可能であり、それにより、主電源がオフ状態にあるとき、揮発性メモリが電池モジュールから電力を受け取り続けることができるようにしている間に揮発性メモリからの電力漏出を防止する。
本開示のさまざまな実施形態は、集積回路ダイ基板を含むシステムおよび方法を提供する。揮発性メモリは、集積回路ダイ基板に電気的に連結される。第１の集積回路ダイ素子は、集積回路ダイ基板に電気的に連結され、揮発性メモリに近接して配置される。充電器は、オン状態およびオフ状態を有する主電源から電力を受け取るように動作可能であり、主電源は、オン状態で電力を供給しており、オフ状態で電力を供給していない。電池モジュールは、集積回路ダイ基板上に配置され、充電器から電力を受け取るように動作可能であり、少なくとも、主電源がオフ状態にあるとき、揮発性メモリに電力を供給するように動作可能である。
いくつかの実施形態では、システムおよび方法は、揮発性メモリと積層され、かつ揮発性メモリに電気的に連結された第２の集積回路ダイ素子を含む。
いくつかの実施形態では、揮発性メモリは、第１の集積回路ダイ素子の一部分を備える。
いくつかの実施形態では、第２の集積回路ダイ素子はマイクロプロセッサを備える。
いくつかの実施形態では、第２の集積回路ダイ素子は、第２のＦＰＧＡおよび対応する再構成可能二重機能メモリアレイを備える。
いくつかの実施形態では、システムおよび方法は、第２の集積回路ダイ素子と積層され、かつ第２の集積回路ダイ素子に電気的に連結された第３の集積回路ダイ素子を含み、第３の集積回路ダイ素子は、マイクロプロセッサ、追加の揮発性メモリ、第２のＦＰＧＡ、または再構成可能二重機能メモリアレイのうちいずれかを備える。
いくつかの実施形態では、システムおよび方法は、システムの少なくとも一部分の温度を監視および検知するように動作可能な温度センサを含み、制御論理およびマイクロコントローラユニットは温度センサに連結され、検知された温度に基づき１つまたは複数の接続回路を無効にするように動作可能であり、それにより、主電源がオフ状態にあるとき、揮発性メモリが電池モジュールから電力を受け取り続けることができるようにしている間に揮発性メモリからの電力漏出を防止する。
本開示のさまざまな実施形態は、オン状態およびオフ状態を有する主電源から揮発性メモリが電力を受け取るように構成されたシステムおよび方法を提供し、主電源はオン状態で電力を供給しており、オフ状態で電力を供給しておらず、揮発性メモリは、集積回路ダイ基板に電気的に連結される。充電器により主電源から電力を受け取り、かつ集積回路ダイ素子に電気的に連結された、第１のＦＰＧＡを備える第１の集積回路ダイ素子の最上部部分の上に配置され、第１の集積回路ダイ素子は、揮発性メモリに近接して配置される。電池は充電器から電力を受け取る。揮発性メモリは、充電器から電力を受け取る。制御論理およびマイクロコントローラユニットは、主電源がオフ状態にあることを主電源の電力出力が示すことを検出する。主電源がオフ状態にあることを電力出力が示すことを検出したことに応答して、主電源と揮発性メモリの間にある第１の接続回路を無効にし、それにより、揮発性メモリが電池から電力を受け取り続けることができるようにしている間に揮発性メモリからの電力漏出を防止する。
いくつかの実施形態では、揮発性メモリは、第２の集積回路ダイ素子に電気的に接続され、第２の集積回路ダイ素子と積層される。
いくつかの実施形態では、揮発性メモリは、第１の集積回路ダイ素子の一部分を備える。
いくつかの実施形態では、第２の集積回路ダイ素子はマイクロプロセッサを備える。
いくつかの実施形態では、第２の集積回路ダイ素子は、第２のＦＰＧＡおよび対応する再構成可能二重機能メモリアレイを備える。
いくつかの実施形態では、第２の集積回路ダイ素子は、第３の集積回路ダイ素子に電気的に連結され、第３の集積回路ダイ素子と積層され、第３の集積回路ダイ素子は、マイクロプロセッサ、追加の揮発性メモリ、第２のＦＰＧＡ、または再構成可能二重機能メモリアレイのうちいずれかを備える。
本明細書で開示するシステム、方法、および非一時的コンピュータ可読媒体のこれらおよび他の特徴だけではなく、構造の中の関連する素子の動作方法および機能、部分の組合せ、ならびに製造の経済性のこれらおよび他の特徴も、すべてが本明細書の一部を構成する添付図面を参照して以下の記述および添付の特許請求の範囲を考慮するとより明らかになり、類似の参照番号は、さまざまな図で対応する部分を指定する。しかしながら、図面は例示および説明のためだけのものであり、本発明の制限を規定することを意図するものではないことを明確に理解されたい。
いくつかの実施形態による、ダイ積層パッケージの揮発性メモリに電力を供給するための集積電池を含む処理システムの構成図である。 いくつかの実施形態による、ダイ積層パッケージと集積された電池を含む処理システムの構成図である。 いくつかの実施形態による、ダイ積層パッケージと集積された電池を含む処理システムの構成図である。 いくつかの実施形態による、再構成可能二重機能セルアレイを含む処理システムの構成図である。 いくつかの実施形態による、再構成可能二重機能セルアレイのマトリックスの構成図である。 いくつかの実施形態による、温度センサと、ダイ積層パッケージと集積された電池とを含む処理システムの動作方法の流れ図である。 いくつかの実施形態による、集積電池を使用してダイ積層パッケージの揮発性メモリに電力を提供する方法の流れ図である。
さまざまな実施形態では、揮発性メモリを含むダイ積層パッケージと電池を集積したコンピューティングシステムは、コンピューティングシステムの性能を改善することがある。たとえば、コンピューティングシステムの主電源が（たとえば、計画された保守のために、または予期せぬ停電中に）停止した場合、集積電池は、揮発性メモリがデータを失わないようにすることがある。主電源が回復したとき、コンピューティングシステムは、メモリの再ロードおよび／またはＦＰＧＡ構成情報の再ロードを回避することができる。したがって、コンピューティングシステムにとっての回復時間は、より短時間（たとえば、１００倍短時間）になることがあり、揮発性メモリデータの損失を伴う回復よりも少ないエネルギーを使用することがある。集積電池はまた、ダイ積層パッケージへの電力レベルを調整し、雑音のある電力素子を隔離し、改善された信号品質を提供することがある。
いくつかの実施形態では、コンピューティングシステムはまた温度センサを含む。温度センサは、コンピューティングシステムおよび／またはコンピューティングシステムの一部分（たとえば、集積電池、ダイ積層パッケージ、揮発性メモリなど）の温度を検知してよい。温度がしきい温度を超える場合、コンピューティングシステムは、１つまたは複数の活動を遂行して、システム構成要素に及ぼす損傷から保護してよい。たとえば、コンピューティングシステムは、電池を無効化し、ダイ積層パッケージをシャットダウンするなどしてよい。温度が正常動作レベルに戻ると、コンピューティングシステムを回復させてよい。
図１は、いくつかの実施形態による、ダイ積層パッケージ１０２の揮発性メモリ１０４に電力を提供するように構成された集積電池１０６を含む処理システム１００の構成図である。図１の例では、処理システム１００は、揮発性メモリ１０４を伴うダイ積層パッケージ１０２、主電源１０５、集積電池（または単に「電池」）１０６、充電器１０８、温度センサ回路１１２、制御論理およびマイクロコントローラユニット１１４、ならびに接続回路１１６および１１８を含む。
ダイ積層パッケージ１０２は、集積回路ダイ素子と揮発性メモリ１０４からなる積層を含む。ダイ積層パッケージ１０２は、１つまたは複数のマイクロプロセッサ、ＦＰＧＡ、および／または揮発性メモリ１０４からなる積層を含んでよい。ダイ積層パッケージ１０２は、マイクロプロセッサとＦＰＧＡの間のデータ共有を著しく加速させることがある。ダイ積層パッケージ１０２の例を図２および図３に示す。集積電池のためのサポートがないとはいえ、ダイ積層パッケージの例について米国特許第６，６２７，９８５号明細書に記述されている。いくつかの実施形態では、ダイ積層パッケージ１０２は（たとえば、図５に示すような）再構成可能二重機能セルアレイを含んでよい。
いくつかの実施形態では、ダイ積層パッケージ１０２は、３つの一次素子を、すなわち、ＤＲＡＭ、ダイ積層パッケージ１０２が再構成可能プロセッサを作成することができるようにするＦＰＧＡ（論理ユニット）、およびマイクロプロセッサ（またはマスタプロセッサ）を有する。各一次素子をダイ積層パッケージ１０２のダイ上に実装してよい。３つの一次素子はすべて揮発性である。したがって、処理システム１００の電源をオフすると、メモリ１０４に記憶されたダイ積層パッケージ１０２のデータ、およびＦＰＧＡ構成情報は失われる。集積電池１０６なしのシステムでは、再度電源を入れると、処理システム１００は、データをすべて再ロードしてメモリ１０４に戻し、ＦＰＧＡ構成情報を再ロードする必要がある。メモリおよび／またはＦＰＧＡ構成を（たとえば、オンボードの直列フラッシュメモリから）再ロードするには長時間かかる可能性があり、それにより、システム待ち時間が増大する。
揮発性メモリ１０４は、記憶されたデータを維持する電力を必要とするメモリを備える。揮発性メモリ１０４は、自身に電力が供給されている間、記憶されたデータを保持するが、電力が中断する場合、記憶されたデータは失われる。たとえば、揮発性メモリ１０４はＤＲＡＭ、ＳＲＡＭ、および／または他の揮発性メモリを含んでよい。
主電源１０５は、処理システム１００に電力を供給するように機能してよい。主電源１０５は、供給源からの電流を正しい電圧、電流、および周波数に変換して、負荷に電力を供給してよい。主電源１０５は、交流電力を処理システム１００の構成要素のための低圧安定化直流電力に変換してよい。たとえば、主電源１０５は、コンピュータ（たとえば、デスクトップコンピュータ、サーバ）の電源ユニットであってよい。いくつかの実施形態では、主電源１０５は移動体機器の電源であってよい。たとえば、主電源１０５は移動体機器（たとえば、ｉＰｈｏｎｅ）の一次電池であってよい。
いくつかの実施形態では、主電源１０５はオン状態、オフ状態、および低電力状態（たとえば、スリープ状態）を有してよい。オン状態の間、主電源１０５は電力を供給しており、オフ状態の間、主電源１０５は電力を供給していない（または少なくとも、揮発性メモリ１０４がメモリの損失を防止するのに十分な電力を揮発性メモリ１０４に供給していない）。オフ状態は、たとえば予期せぬ事象（たとえば停電）または計画された事象（たとえば、計画された保守）に応答してトリガされてよい。スリープ状態の間、主電源１０５は、オン状態の間よりも低減された電力を提供していてよく、その電力を、揮発性メモリ１０４を含まないある種の構成要素に向けていてよい。したがって、特定の動作を中断してよい。
電池１０６は、ダイ積層パッケージ１０２に電力を供給するように機能してよい。たとえば、電池１０６は少なくとも、揮発性メモリ１０４が自身に記憶されたデータを保持する、および／またはＦＰＧＡが構成情報を保持するに足りる十分な電圧を供給してよい。いくつかの実施形態では、電池１０６はリチウムセル電池を備えてよい。電池１０６は（たとえば、図２および図３に示すように）異種集積のためにダイ積層パッケージ１０２と集積されてよい。電池１０６は、充電器１０８が供給する電力から充電されてよい。充電器１０８は、主電源１０５が供給する電力を受け取ることにより充電されてよい。
いくつかの実施形態では、電池１０６は、バックアップ電源（たとえば、主電源１０５用バックアップ）として機能してよい。たとえば、主電源１０５がオフ状態にある場合、電池１０６は、揮発性メモリ１０４が中に記憶されたデータを保持するのに十分な電力をダイ積層パッケージ１０２に依然として提供してよい。電池１０６はまた、主電源１０５がオフであるときにダイ積層パッケージ１０２のＣＭＯＳ ＦＰＧＡシリコンの構成データを維持してよい。
いくつかの実施形態では、ダイ積層パッケージ１０２が正常動作モードにあるとき、電池１０６は、ダイ積層パッケージ１０２に電力を提供して電力分配を維持してよい、および／または主電源１０５からのグリッチを含む、外部構成要素から発生した電力グリッチを隔離してよい。
いくつかの実施形態では、主電源１０５がスリープ状態（または低電力モード）にあるとき、接続された機器（たとえば、ＩｏＴ（Ｉｎｔｅｒｎｅｔ－ｏｆ－Ｔｈｉｎｇｓ）機器）は低電力モード（スリープモード）にあってよい。接続された機器は、スリープが解除されたときにタスクを実行するタイミング要件を有することがある。電池１０６は、接続された機器がスリープを解除されて、所与の用途の所与のタスクを完了させるのに十分な電力を提供してよく、それにより、タスクを実行するタイミング要件を満たす。
いくつかの実施形態では、ダイ積層パッケージ１０２の電源のすぐそばの範囲内に電池１０６を配置してよい。リチウムセル電池の設計は、高速充電を提供してよく、任意の形状のセル（物理的寸法設計）から生成されてよく、電池安全保護を与えてよい。現在のリチウムイオン電池製造業者は、ダイ積層パッケージ用に小さな寸法の任意形状セルを製造することができる。たとえば任意形状セルは（たとえば、図３に示すように）ダイ積層パッケージの最上部の上に、および／または（たとえば、図２に示すように）ダイ積層パッケージの側面の上に電池を積層できるようにする。
温度センサ回路１１２は、処理システム１００および／または処理システム１００の一部分の温度を監視および／または検知（または検出）するように機能してよい。たとえば、温度センサは主電源１０５、電池１０６、充電器１０８、ダイ積層パッケージ１０２、揮発性メモリ１０４などの温度を検出してよい。
制御論理およびマイクロコントローラユニット１１４は、さまざまな活動を遂行および／またはトリガするように（たとえば、電流／電力を制御するように、およびダイ積層パッケージ１０２の温度を動作レベルまで低減するように）機能してよい。たとえば、制御論理およびマイクロコントローラユニット１１４は、温度センサ回路１１２が検出した温度に基づき活動を遂行してよい。いくつかの実施形態では、制御論理およびマイクロコントローラユニット１１４は、処理システム１００の構成要素を有効および／または無効にしてよい。
図示するように、制御論理およびマイクロコントローラユニット１１４は、温度検出回路１３０および電力検出回路１３２を含む。温度検出回路１３０は（たとえば、温度センサから）検出された温度値を受信するように、および／または検出された温度値がしきい温度値を超えるかどうか判断するように機能してよい。たとえば、温度しきい値は、正常なシステム動作のための最大安全温度に対応してよい。電力検出回路１３２は、主電源１０５の状態（たとえば、オフ状態、オン状態、スリープ状態）を検出してよい。
いくつかの実施形態では、制御論理およびマイクロコントローラユニット１１４は、接続回路１１６および１１８を無効および／または有効にするように機能してよい。接続回路１１６を有効にすることにより、ダイ積層パッケージ１０２は主電源１０５から電力を受け取ることができるようになってよい。接続回路１１６を無効にすることにより、ダイ積層パッケージ１０２が主電源１０５から電力を受け取ることを防止してよい、および／またはダイ積層パッケージ１０２からの電力漏出を防止してよい。接続回路１１８を有効にすることにより、ダイ積層パッケージ１０２は、電池１０６から電力を受け取ることができるようになってよい。接続回路１１８を無効にすることにより、ダイ積層パッケージ１０２が電池１０６から電力を受け取ることを防止してよい、および／またはダイ積層パッケージ１０２からの電力漏出を防止してよい。
正常動作モード
正常動作モードでは、いくつかの実施形態によれば、制御論理およびマイクロコントローラユニット１１４は、接続回路１１６および１１８、ならびに充電器１６８を有効にする。ダイ積層パッケージ１０２は、電気経路Ｐ６を介して主電源１０５から電力を受け取る。ダイ積層パッケージ１０２はまた、電気経路Ｐ５を介して電池１０６から電力を受け取る。
電力オフモードおよび低電力モード
電力オフ状態および低電力状態（モード）で、電力検出回路１３２は、主電源１０５がオフであることを検出する。制御論理およびマイクロコントローラユニット１１４は、接続回路１１８を有効にして、ダイ積層パッケージ１０２および温度センサ回路１１２への電力／電流を調整する。温度センサ回路１１２が高温を検出する場合、いくつかの実施形態では、制御論理およびマイクロコントローラユニット１１４は、充電器１０８を無効にし、接続回路１１８を通りダイ積層パッケージ１０２に至る電流を低減させる。低電力モード中、ダイ積層パッケージ１０２は、データを変更する（たとえば、突然変更する）ことなく揮発性メモリデータおよびＦＰＧＡの構成情報だけを維持することを必要とする低電圧レベルを必要とする。ＦＰＧＡ構成素子はＳＲＡＭセルであってよい。いくつかの実施形態では、制御論理およびマイクロコントローラユニット１１４は、ダイ積層パッケージ１０２のＦＰＧＡ Ｉ／Ｏピンをトライステートに設定する。ダイ積層パッケージ１０２のＦＰＧＡは、電池の電力／電流を消費するどんな直流経路も作成しなくてよい。ＦＰＧＡの電力分配により、電池１０６のレギュレータ（接続回路１１８）は、処理システム１００が低電力モードの下で動作する、または主電源１０５がオフであるとき、ダイ積層パッケージ１０２に電力を供給できるようになる。いくつかの実施形態では、処理システム１００の他の構成要素は電池電力を消費しない。
安全保護モード
温度検出回路１３０が高温を検知し、かつ主電源１０５が正常モード（たとえば、オン状態）にあるとき、システムは安全保護モードに移行してよい。いくつかの実施形態では、安全保護モードに入るために、制御論理およびマイクロコントローラユニット１１４は充電器１０８を無効にし、接続回路１１６および１１８を無効にする。これにより、処理システム１００および／またはその構成要素（たとえば、ダイ積層パッケージ１０２）は、どのタスクも実行することなく冷却できるようになる。ダイ積層パッケージ１０２をシャットダウンすることにより、処理システム１００および全体としてのコンピューティングシステムは損傷から保護されてよい。
図２は、いくつかの実施形態による、ダイ積層パッケージ２０２と集積された電池１０６を含む処理システム２００の構成図である。図２の例では、電池１０６は、ダイ積層パッケージ２０２のパッケージ基板２０４の上に直接配置される。ダイ積層パッケージ２０２は、集積回路ダイ素子２０７からなるダイ積層２０６を含んでよい。ここでは４つの集積回路ダイ素子２０７を示すが、ダイ積層２０６は１つまたは複数の集積回路ダイ素子２０７を含んでよいことを認識されよう。集積回路ダイ素子２０７は、マイクロプロセッサ、ＦＰＧＡ、揮発性メモリ、再構成可能二重機能セルアレイなどを含んでよく、任意の構成で積層されてよい。たとえば、集積回路ダイ素子２０７を（たとえば、図３に示すように）互いにすぐ隣に互いの最上部の上などに積層してよい。積層構成の例は、米国特許第６，６２７，９８５号明細書に示されている。二重機能セルアレイの例は、米国特許出願公開第１６／７７７，５５４号明細書に示されている。
図２の例では、電池１０６は、少なくとも、主電源１０５が切られた、または低電力状態にあるとき、ダイ積層２０６および／またはダイ積層２０６の１つまたは複数の集積回路ダイ素子２０７に電力を供給する。図２の例では、充電器１０８は、プリント回路基板２０１上に配置される。
図３は、いくつかの実施形態による、ダイ積層パッケージ３０２と集積された電池１０６を含む処理システム３００の構成図である。図３の例では、ダイ積層パッケージ３０２は、パッケージ基板３０４、ダイ積層３０６、および電池１０６を含む。電池１０６は、ダイ積層３０６のＦＰＧＡチップパッケージ３０７ｅの最上部の上に配置される。ＦＰＧＡチップパッケージ３０７ｅは、集積回路ダイ素子３０６ｅの側面に配置される。本明細書に記述する他のダイ積層パッケージのように、ダイ積層３０６は、１つまたは複数の集積回路ダイ素子３０７を含んでよい。集積回路ダイ素子３０７は、マイクロプロセッサ、ＦＰＧＡ、揮発性メモリ、再構成可能二重機能セルアレイなどを含んでよく、任意の構成で積層されてよい。いくつかの実施形態では、電池１０６はＦＰＧＡだけに電力を供給する。
図示しないが、システムは、複数の揮発性メモリ１０４に電力を供給するように協働する多数の電池１０６を有することができる。システムは、１つまたは複数の異なる揮発性メモリ１０４をそれぞれサポートする多数の電池１０６を有することができる。電池は、サポートされる揮発性メモリ１０４に近接して、またはその最上部に位置することができる。
図４Ａは、いくつかの実施形態による、再構成可能二重機能セルアレイ４０２を含む処理システム４００の構成図である。処理システム４００は、ＦＰＧＡ素子４０４および記憶メモリ素子４０６をさらに含む。いくつかの実施形態では、処理システム４００は（たとえば、ダイ積層２０６の）単一集積回路ダイ上に実装される。他の実施形態では、処理システム４００は、多数の集積回路ダイ上に実装される。たとえば、多数の集積回路ダイにわたり再構成可能二重機能セルアレイ４０２、ＦＰＧＡ回路４０４、および／または記憶メモリ回路４０６を実装してよい。処理システム４００は、再構成
可能二重機能セルアレイ４０２のさまざまなセルをメモリアレイまたは論理アレイとして構成するように機能する制御論理４０８をさらに含む。
再構成可能二重機能セルアレイ４０２は、ＦＰＧＡ素子４０４用制御メモリセルとして、またはメモリ素子４０６用記憶メモリセルとして機能するように再構成することができるプログラム可能セルからなる１つまたは複数のアレイ（たとえば、単一アレイまたはアレイのマトリックス）を含む。上記で示すように、プログラム可能セルは、不揮発性メモリセルまたは揮発性メモリセルであってよい。記憶メモリセルは、高速アクセスメモリセル（たとえば、キャッシュ）として機能してよく、制御メモリセルは、ＦＰＧＡを構成するための構成データとして機能してよい。たとえば、制御メモリセルに記憶された構成データを使用してＦＰＧＡを構成して、複雑な組合せ機能および／または比較的簡単な論理ゲート（たとえば、ＡＮＤ、ＸＯＲ）を実現させるようにＦＰＧＡ素子４０４を構成することができる。いくつかの実施形態では、論理セルもメモリセルも、同じ再構成可能二重機能セルアレイ４０２上に作成することができる。
処理システム４００内に任意の数のそのような再構成可能二重機能セルアレイ４０２を含んでよい。いくつかの実施形態では、処理システム４００は、一方の再構成可能二重機能セルアレイ４０２のプログラム可能セルをメモリアレイとして機能するように構成し、別の再構成可能二重機能セルアレイ４０２のプログラム可能セルを論理アレイとして機能するように構成することができる。たとえば、特定の用途のためにさらに多くのメモリを必要とする場合、処理システムは、論理アレイを再構成して、メモリアレイとして機能させてよい。たとえば、特定の用途のためにさらに多くの論理を必要とする場合、処理システムは、メモリアレイを再構成して、論理アレイとして機能させてよい。メモリおよび論理の機能は、必要に応じて増大または低減させてよいので、外部メモリの使用が避けられることがある。これにより、システム性能を改善することができる、および／または従来のシステムよりも少ないエネルギーを消費することができる。
ＦＰＧＡ素子４０４は、ＦＰＧＡおよび／またはプログラム可能論理デバイス（ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅ、ＰＬＤ）の機能を提供するように構成される回路を備える。ＦＰＧＡ素子４０４は、Ｉ／Ｏマクロ回路４１０－０～４１０－７を含む。Ｉ／Ｏマクロ回路４１０は、複雑な組合せ機能および／または比較的簡単な論理ゲート（たとえば、ＡＮＤ、ＸＯＲ）を提供するように機能する。ここでは８つのＩ／Ｏマクロ回路４１０を示すが（たとえば、再構成可能二重機能セルアレイ４０２の行／列の数に基づき）そのような回路は任意の数だけ存在してよい。
制御論理４０８は、記憶メモリセルまたは制御メモリセルとして再構成可能二重機能セルアレイ４０２のメモリセルを構成（たとえば、プログラム）するように機能する。製造後に（たとえば、現場で）構成を行ってよい。たとえば、さまざまな用途は、異なる記憶メモリおよび／または論理要件を有してよい。制御論理回路４０８は、要件に基づき自動的に、またはユーザ入力に応答して、再構成可能二重機能セルアレイ４０２のセルを構成してよい。要件が変化したとき、セルをもう一度再構成してよい。いくつかの実施形態では、再構成可能二重機能セルアレイ４０２の個々のセルは、記憶メモリセルまたは制御メモリセルとしてのデフォルト構成を有してよい。いくつかの実施形態では、デフォルト構成はヌル構成であってよく、記憶メモリセルまたは制御メモリセルに再構成されてよい。
記憶メモリ素子４０６は、メモリ動作用の、たとえば読出しおよび／または書込み用の回路を備える。記憶メモリ素子４０６は、Ｙパス回路４２０および検知増幅器４３０－０～４３０－７を含む。ここでは８つの検知増幅器４３０（再構成可能二重機能セルアレイ４０２のセルの列ごとに１つの検知増幅器）を示すが、任意の適切な数の検知増幅器４３０を（たとえば、再構成可能二重機能セルアレイ４０２の列の数に基づき）使用してよいことを認識されよう。一般に、検知増幅器４３０は、再構成可能二重機能セルアレイ４０２から（たとえば、記憶メモリセルとしてプログラムされたセルから）データを読み出すための回路を備える。検知増幅器４３０は、記憶メモリセルに記憶されたデータビット（たとえば、１または０）を表す、再構成可能二重機能セルアレイ４０２のビット線から低電力信号を検知して、小さな電圧振幅を、認識可能な論理レベルまで増幅するように機能するので、再構成可能二重機能セルアレイ４０２の外側にある論理によりデータを適切に解釈することができる。
いくつかの実施形態では、再構成可能二重機能セルアレイのマトリックスを含む処理システム４００を単一集積回路ダイ上に実装してよい。単一集積回路ダイは、他の集積回路ダイと無関係に使用されてよい、および／または性能をさらに改善するさまざまな構成で他の集積回路ダイ（たとえば、マイクロプロセッサダイ、メモリダイ、ＦＰＧＡダイ）と積層されてよい。たとえば、積層は任意の組合せの層を含んでよい。層はそれぞれ単一ダイであってよい。一方の層は処理システム４００を含んでよく、別の層はマイクロプロセッサダイを含んでよい。
記憶メモリモード
記憶メモリ動作モードでは、制御論理回路４０８は、メモリモード（たとえば、「ロー」）に構成値を設定して、再構成可能二重機能セルアレイ４０２の少なくともあるブロック（たとえば、副アレイ）を記憶メモリとして構成する。いくつかの実施形態では、記憶メモリモードは、ＦＰＧＡ機能（たとえば、ＦＰＧＡ素子４０４の出力機能）を無効にする。ビット線デコーダ／アドレスバッファ４４０、ワード線デコーダ／アドレスバッファ４５０、および／またはＹパス４２０アドレスセルもしくはセルの行。データは、メモリセルの中に、またはメモリセルから外に移送される。検知増幅器４３０は、内部または外部の配線チャネルに接続する。
ＦＰＧＡモード
ＦＰＧＡ動作モードでは、制御論理回路４０８は、論理モード（たとえば、「ハイ」）に構成値を設定して、論理機能を実現させるために再構成可能二重機能セルアレイ４０２の少なくとも一部分を構成する。いくつかの実施形態では、ＦＰＧＡモードは、メモリ回路４０６を無効にし、ＦＰＧＡ素子４０４を有効にする。アドレスバッファは、再構成可能二重機能セルアレイ４０２にアドレスを供給して、論理機能を実現させてよい。再構成可能二重機能セルアレイ４０２（たとえば、ＡＮＤ－ＯＲアレイ）の出力はＩ／Ｏマクロ回路４１０に接続する。Ｉ／Ｏマクロ回路４１０は、論理アレイから構成データを受信する。構成データは、Ｉ／Ｏマクロ回路４１０を構成して、構成データに基づき結果を生成させる。
図４Ｂは、いくつかの実施形態による、再構成可能二重機能セルアレイ４０２のマトリックス４５０の構成図である。マトリックス４５０は、記憶メモリアレイおよび論理アレイを含む。図示するように、いくつかのアレイは記憶メモリアレイとしてプログラムされてよく、いくつかのアレイは論理アレイとしてプログラムされてよい。設計または用途が記憶メモリセルをさらに多く必要とするとき、論理メモリアレイを再構成（たとえば、プログラム）して論理メモリアレイから記憶メモリアレイにすることができる。設計または用途が論理セルをさらに多く必要とするとき、記憶メモリアレイを再構成（たとえば、リプログラム）して記憶メモリアレイから論理アレイにすることができる。この取り組み方法は、メモリアレイ使用法の有効性を高めることができ、エネルギー消費を低減することができる。
図４Ｂの例では、マトリックス４５０は、マトリックス４５０の領域ｎ，ｍに記憶メモリアレイ４５２を、領域ｎ，１に論理アレイを含む。処理システム４００はアレイの中のいずれも再構成することができる。たとえば、処理システム４００は、領域ｎ，ｍにある記憶メモリアレイ４５２を再構成して論理アレイにすることができる。
図５は、いくつかの実施形態による、集積電池（たとえば、電池１０６）から揮発性メモリ（たとえば、揮発性メモリ１０４）に電力を提供する方法５００の流れ図を描く。この流れ図および他の流れ図ならびに／またはシーケンス図では、流れ図はステップのシーケンスを例によって示す。適用可能であるとき、並列に実行するためにステップを再編成してよい、またはステップを並べ替えてよいことを理解されたい。さらに、本発明を不明瞭にするのを防止するために、かつ明確にするために、含まれていた可能性があるいくつかのステップを取り除いたこともあり、含まれていたいくつかのステップは、取り除くことができるが、例示を明確にするために含めたこともある。
ステップ５０２で、主電源（たとえば、主電源１０５）は、ダイ積層パッケージ（たとえば、ダイ積層パッケージ１０２、２０２、または３０２）の揮発性メモリ（たとえば、揮発性メモリ１０４）に電力を供給する。たとえば、揮発性メモリは、ダイ積層（たとえば、ダイ積層２０６または３０６）のメモリダイであってよい。
ステップ５０４で、主電源は充電器（たとえば、充電器１０８）に電力を供給する。ステップ５０６で、充電器は集積電池（たとえば、電池１０６）に電力を供給する。ステップ５０８で、集積電池は揮発性メモリに電力を供給する。
ステップ５１０で、温度センサ（たとえば、温度センサ回路１１２）は、処理システム（処理システム１００、処理システム２００、または処理システム３００）の少なくとも一部分の１つまたは複数の温度を検出する。たとえば、温度センサは、処理システム１００の全体の温度、または電池、充電器、ダイ積層パッケージ、主電源などに関する１つまたは複数の温度を検出してよい。
ステップ５１２で、検出された温度がしきい温度値を超える場合、制御論理およびマイクロコントローラユニット（たとえば、制御論理およびマイクロコントローラユニット１１４）は、主電源がオンであるかどうかを検出する（ステップ５１４）。たとえば、温度検出回路（たとえば、温度検出回路１３０）は、検知された温度がしきい値を超えるかどうか判断してよく、電力検出回路（たとえば、電力検出回路１３２）は、主電源がオフであるかどうかを検出してよい。主電源がオフである場合、制御論理およびマイクロコントローラユニットは、電力オフおよび安全低電力モードをトリガする（ステップ５１６）。電力がオンである場合、制御論理およびマイクロコントローラユニットは、安全保護モードをトリガする（ステップ５１８）。いくつかの実施形態では、ステップ５１２は行われず、単一安全保護モードだけが存在する。
電力オフおよび安全低電力モードでは、制御論理およびマイクロコントローラユニットは、システムの損傷を防止するために、１つまたは複数の動作を遂行して温度を低減してよい。たとえば、制御論理およびマイクロコントローラユニットは、充電器を無効にしてよい。制御論理およびマイクロコントローラユニットは、接続回路Ｒ２（たとえば、接続回路１１８）を通る電流を、揮発性メモリがメモリ内容を保持するのにかろうじて足りる電力まで低減してよい。制御論理およびマイクロコントローラユニットは、接続回路Ｒ２（たとえば、接続回路１１８）を通る電流をすべて遮断してよい。処理システムが正常動作モードを再開するのに十分冷却された後、方法は充電器を再度有効にしてよく、完全に動作する状態に接続を戻してよい。いくつかの実施形態では、システムは、階層的安全応答を遂行してよく、たとえば、充電器を最初に停止させてよい。冷却が十分ではない場合、システムは電池を切断してよい。たとえば、制御論理およびマイクロコントローラユニットは、第２の接続回路Ｒ１（接続回路１１６）を無効にすることによりダイ積層をシャットダウンし、隔離してよい。
安全保護モードでは、制御論理およびマイクロコントローラユニットは電池、充電器、ならびに接続回路Ｒ１とＲ２の両方を無効にしてよい。いくつかの実施形態では、システムは、階層的安全応答を遂行してよく、たとえば、最初に電源を停止させ、不十分である場合には充電器を停止させ、不十分である場合には電池を停止させてよい。代わりに、階層的安全応答は、最初に電源および充電器を停止させ、不十分である場合には電池を停止させてよい。揮発性メモリの内容は失われるが、これにより処理システムの構成要素に及ぼす損傷を防止するのに役立つことがある。
方法５００はステップ５１０に戻ってよい。温度がしきい値を依然として超える場合、制御論理およびマイクロコントローラユニットは、追加の救済手段を遂行してよい。システムが十分冷却された（たとえば、温度がもやはしきい温度値を超えない）場合、制御論理およびマイクロコントローラユニットは、処理システムを正常動作モード（たとえば、ステップ５０２）に戻してよい。
図６は、いくつかの実施形態による、集積電池を使用して揮発性メモリ（たとえば、ダイ積層パッケージの揮発性メモリ）に電力を提供する方法６００の流れ図である。
ステップ６０２で、揮発性メモリ（たとえば、揮発性メモリ１０４）は主電源から電力を受け取る。主電源はオン状態およびオフ状態を有してよい。主電源は、オン状態で電力を供給し、オフ状態で電力を供給しない。揮発性メモリは、集積回路ダイ基板（たとえば、基板２０４または３０４）に電気的に連結されてよい。
ステップ６０４で、充電器（たとえば、充電器１０８）は、主電源から電力を受け取り、集積回路ダイ基板に電気的に連結された、第１のＦＰＧＡを備える第１の集積回路ダイ素子の最上部部分に配置され、第１の集積回路ダイ素子は、揮発性メモリに近接して配置される。
ステップ６０６で、集積電池（たとえば、電池１０６）は充電器から電力を受け取る。ステップ６０８で、揮発性メモリは充電器から電力を受け取る。ステップ６１０で、制御論理およびマイクロコントローラユニット（たとえば、制御論理およびマイクロコントローラユニット１１４）は、主電源がオフ状態にあることを主電源の電力出力が示すことを検出する。
ステップ６１２で、制御論理およびマイクロコントローラユニットは、主電源がオフ状態にあることを電力出力が示すことを検出したことに応答して、主電源と揮発性メモリの間の第１の接続回路を無効にし、それにより、揮発性メモリが電池から電力を受け取り（そして揮発性メモリの内容を保持し）続けることができるようになる間に揮発性メモリからの電力漏出を防止する。
本明細書全体を通して、複数の実例は、構成要素、動作、または構造を単一の実例として実装してよい。１つまたは複数の方法の個々の動作について別個の動作として例示し、記述するが、個々の動作の１つまたは複数は同時に遂行されてよく、例示する順序で動作を遂行することを要求するものではない。構成の例で別個の構成要素として提示された構造および機能は、組み合わせた構造または構成要素として実装されてよい。同様に、単一構成要素として提示された構造および機能は、別個の構成要素として実装されてよい。これらおよび他の変形形態、修正形態、追加形態、および改善形態は本明細書の主題の範囲に入る。本明細書で使用するとき、用語「ｏｒ（または）」は、包括的意味または排他的意味で解釈されてよいことをさらに認識されよう。
１つまたは複数の本発明について、実施形態の例を参照して上記に記述した。１つまたは複数の本発明のより広い範囲を逸脱することなくさまざまな修正を行ってよく、かつ他の実施形態を使用してもよいことは当業者に明らかであろう。したがって、実施形態の例に対するこれらおよび他の変形形態は、１つまたは複数の本発明に包含されることが意図される。

Claims (20)

  1. システムであって、
    集積回路ダイ基板と、
    前記集積回路ダイ基板に電気的に連結された揮発性メモリと、
    第１のフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ：ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ）を備え、かつ前記揮発性メモリに近接して配置された、前記集積回路ダイ基板に電気的に連結された第１の集積回路ダイ素子と、
    オン状態およびオフ状態を有する主電源から電力を受け取るように動作可能な充電器であって、前記主電源は、前記オン状態で電力を供給しており、前記オフ状態で電力を供給していない充電器と、
    前記第１の集積回路ダイ素子の最上部部分の上に配置され、前記充電器から電力を受け取るように動作可能であり、少なくとも、前記主電源が前記オフ状態にあるとき、前記揮発性メモリに電力を供給するように動作可能な電池モジュールと
    を備えるシステム。
  2. 前記揮発性メモリと積層され、前記揮発性メモリに電気的に連結された第２の集積回路ダイ素子をさらに備える、請求項１に記載のシステム。
  3. 前記揮発性メモリは、前記第１の集積回路ダイ素子の一部分を備える、請求項１に記載のシステム。
  4. 前記第２の集積回路ダイ素子はマイクロプロセッサを備える、請求項２に記載のシステム。
  5. 前記第２の集積回路ダイ素子は、第２のＦＰＧＡおよび対応する再構成可能二重機能メモリアレイを備える、請求項２に記載のシステム。
  6. 前記第２の集積回路ダイ素子と積層され、前記第２の集積回路ダイ素子に電気的に連結された第３の集積回路ダイ素子をさらに備え、前記第３の集積回路ダイ素子は、マイクロプロセッサ、追加の揮発性メモリ、第２のＦＰＧＡ、または再構成可能二重機能メモリアレイのうちいずれかを備える、請求項２に記載のシステム。
  7. 前記システムの少なくとも一部分の温度を監視および検知するように動作可能な温度センサと、
    前記温度センサに連結された制御論理およびマイクロコントローラユニットであって、検知された前記温度に基づき１つまたは複数の接続回路を無効にするように動作可能であり、それにより、前記主電源が前記オフ状態にあるとき、前記揮発性メモリが前記電池モジュールから電力を受け取り続けることができるようにしている間に前記揮発性メモリからの電力漏出を防止する制御論理およびマイクロコントローラユニットと
    をさらに備える、請求項１に記載のシステム。
  8. システムであって、
    集積回路ダイ基板と、
    前記集積回路ダイ基板に電気的に連結された揮発性メモリと、
    前記集積回路ダイ基板に電気的に連結され、前記揮発性メモリに近接して配置された第１の集積回路ダイ素子と、
    オン状態およびオフ状態を有する主電源から電力を受け取るように動作可能な充電器であって、前記主電源は、前記オン状態で電力を供給しており、前記オフ状態で電力を供給していない充電器と、
    前記集積回路ダイ基板上に配置され、前記充電器から電力を受け取るように動作可能であり、少なくとも、前記主電源が前記オフ状態にあるとき、前記揮発性メモリに電力を供給するように動作可能な電池モジュールと
    を備えるシステム。
  9. 前記揮発性メモリと積層され、前記揮発性メモリに電気的に連結された第２の集積回路ダイ素子をさらに備える、請求項８に記載のシステム。
  10. 前記揮発性メモリは、前記第１の集積回路ダイ素子の一部分を備える、請求項８に記載のシステム。
  11. 前記第２の集積回路ダイ素子はマイクロプロセッサを備える、請求項９に記載のシステム。
  12. 前記第２の集積回路ダイ素子は、第２のＦＰＧＡおよび対応する再構成可能二重機能メモリアレイを備える、請求項９に記載のシステム。
  13. 前記第２の集積回路ダイ素子と積層され、前記第２の集積回路ダイ素子に電気的に連結された第３の集積回路ダイ素子をさらに備え、前記第３の集積回路ダイ素子は、マイクロプロセッサ、追加の揮発性メモリ、第２のＦＰＧＡ、または再構成可能二重機能メモリアレイのうちいずれかを備える、請求項９に記載のシステム。
  14. 前記システムの少なくとも一部分の温度を監視および検知するように動作可能な温度センサと、
    前記温度センサに連結された制御論理およびマイクロコントローラユニットであって、検知された前記温度に基づき１つまたは複数の接続回路を無効にするように動作可能であり、それにより、前記主電源が前記オフ状態にあるとき、前記揮発性メモリが前記電池モジュールから電力を受け取り続けることができるようにしている間に前記揮発性メモリからの電力漏出を防止する制御論理およびマイクロコントローラユニットと
    をさらに備える、請求項８に記載のシステム。
  15. 方法であって、
    揮発性メモリによりオン状態およびオフ状態を有する主電源から電力を受け取るステップであって、前記主電源は、前記オン状態で電力を供給しており、前記オフ状態で電力を供給しておらず、前記揮発性メモリは、集積回路ダイ基板に電気的に連結されているステップと、
    充電器により前記主電源から電力を受け取るステップであって、前記充電器は、前記集積回路ダイ素子に電気的に連結された、ＦＰＧＡを備える第１の集積回路ダイ素子の最上部部分の上に配置され、前記第１の集積回路ダイ素子は、前記揮発性メモリに近接して配置されるステップと、
    電池により前記充電器から電力を受け取るステップと、
    前記揮発性メモリにより前記充電器から電力を受け取るステップと、
    制御論理およびマイクロコントローラユニットにより、前記主電源が前記オフ状態にあることを前記主電源の電力出力が示すことを検出するステップと、
    前記主電源が前記オフ状態にあることを前記電力出力が示す検出すことに応答して、前記主電源と前記揮発性メモリの間にある第１の接続回路を無効にし、それにより、前記揮発性メモリが前記電池から電力を受け取り続けることができるようにしている間に前記揮発性メモリからの電力漏出を防止するステップと
    を備える方法。
  16. 前記揮発性メモリは、第２の集積回路ダイ素子に電気的に接続され、前記第２の集積回路ダイ素子と積層される、請求項１５に記載の方法。
  17. 前記揮発性メモリは、前記第１の集積回路ダイ素子の一部分を備える、請求項１５に記載の方法。
  18. 前記第２の集積回路ダイ素子はマイクロプロセッサを備える、請求項１６に記載の方法。
  19. 前記第２の集積回路ダイ素子は、第２のＦＰＧＡおよび対応する再構成可能二重機能メモリアレイを備える、請求項１６に記載の方法。
  20. 前記第２の集積回路ダイ素子は、第３の集積回路ダイ素子に電気的に連結され、前記第３の集積回路ダイ素子と積層され、前記第３の集積回路ダイ素子は、マイクロプロセッサ、追加の揮発性メモリ、第２のＦＰＧＡ、または再構成可能二重機能メモリアレイのうちいずれかを備える、請求項１６に記載の方法。
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