CN114402271A - 用于将电池与堆叠式集成电路管芯元件集成的系统和方法 - Google Patents

用于将电池与堆叠式集成电路管芯元件集成的系统和方法 Download PDF

Info

Publication number
CN114402271A
CN114402271A CN202080049366.1A CN202080049366A CN114402271A CN 114402271 A CN114402271 A CN 114402271A CN 202080049366 A CN202080049366 A CN 202080049366A CN 114402271 A CN114402271 A CN 114402271A
Authority
CN
China
Prior art keywords
integrated circuit
circuit die
volatile memory
die element
state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202080049366.1A
Other languages
English (en)
Other versions
CN114402271B (zh
Inventor
D·J·古兹
W-T·刘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Arbor LLP
Original Assignee
Arbor LLP
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/810,790 external-priority patent/US10782759B1/en
Application filed by Arbor LLP filed Critical Arbor LLP
Publication of CN114402271A publication Critical patent/CN114402271A/zh
Application granted granted Critical
Publication of CN114402271B publication Critical patent/CN114402271B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/1776—Structural details of configuration resources for memories
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Battery Mounting, Suspending (AREA)

Abstract

一种系统包括：集成电路管芯衬底；电耦合到集成电路管芯衬底的易失性存储器；电耦合到集成电路管芯衬底的第一集成电路管芯元件，第一集成电路管芯元件包括第一现场可编程门阵列(FPGA)，并且第一集成电路管芯元件与易失性存储器相邻放置；可操作以从主电源接收电力的电池充电器，主电源具有开启状态和关闭状态，其中主电源在开启状态下供应电力并且在关闭状态下不供应电力；以及放置在第一集成电路管芯元件的顶部部分上的电池模块，电池模块可操作以从电池充电器接收电力，并且至少当主电源处于关闭状态时，电池模块可操作以向易失性存储器供应电力。

Description

用于将电池与堆叠式集成电路管芯元件集成的系统和方法
技术领域
本公开涉及用于计算系统的电池。
背景技术
易失性存储器需要电力(power)来维持存储的数据。如果电源中断(例如系统电源关闭)，则数据将丢失。在恢复供电后，系统将需要将所有数据重新加载回到易失性存储器。重新加载数据需要时间和处理能力，从而增加系统延迟。
发明内容
本公开的各种实施例提供包括集成电路管芯衬底的系统和方法。易失性存储器电耦合到集成电路管芯衬底。第一集成电路管芯元件电耦合到集成电路管芯衬底，第一集成电路管芯元件包括第一现场可编程门阵列(FPGA)，并且第一集成电路管芯元件与易失性存储器相邻放置。电池充电器可操作以从主电源接收电力，主电源具有开启状态和关闭状态，其中主电源在开启状态下供应电力并且在关闭状态下不供应电力。电池模块放置在第一集成电路管芯元件的顶部部分上，电池模块可操作以从电池充电器接收电力，并且至少当主电源处于关闭状态时，电池模块可操作以向易失性存储器供应电力。
在一些实施例中，系统和方法还包括第二集成电路管芯元件，其与易失性存储器堆叠并且电耦合到易失性存储器。
在一些实施例中，易失性存储器包括第一集成电路管芯元件的一部分。
在一些实施例中，第二集成电路管芯元件包括微处理器。
在一些实施例中，第二集成电路管芯元件包括第二FPGA和对应的可重新配置双功能存储器阵列。
在一些实施例中，系统和方法包括第三集成电路管芯元件，其与第二集成电路管芯元件堆叠并且电耦合到第二集成电路管芯元件，第三集成电路管芯元件包括微处理器、附加易失性存储器、第二FPGA或可重新配置双功能存储器阵列中的任一者。
在一些实施例中，系统和方法包括温度传感器，其可操作以监测和感测系统的至少一部分的温度；以及耦合到温度传感器的控制逻辑和微控制器单元，控制逻辑和微控制器单元可操作以基于感测到的温度禁用一个或多个连接电路，从而防止从易失性存储器的电力泄漏，同时允许易失性存储器在主电源处于关闭状态时继续从电池模块接收电力。
本公开的各种实施例提供包括集成电路管芯衬底的系统和方法。易失性存储器电耦合到集成电路管芯衬底。第一集成电路管芯元件电耦合到集成电路管芯衬底，该第一集成电路管芯元件与易失性存储器相邻放置。电池充电器可操作以从主电源接收电力，主电源具有开启状态和关闭状态，其中主电源在开启状态下供应电力并且在关闭状态下不供应电力。电池模块放置在集成电路管芯衬底上，电池模块可操作以从电池充电器接收电力，并且至少当主电源处于关闭状态时，电池模块可操作以向易失性存储器供应电力。
在一些实施例中，系统和方法包括第二集成电路管芯元件，其与易失性存储器堆叠并且电耦合到易失性存储器。
在一些实施例中，易失性存储器包括第一集成电路管芯元件的一部分。
在一些实施例中，第二集成电路管芯元件包括微处理器。
在一些实施例中，第二集成电路管芯元件包括第二FPGA和对应的可重新配置双功能存储器阵列。
在一些实施例中，系统和方法包括第三集成电路管芯元件，其与第二集成电路管芯元件堆叠并且电耦合到第二集成电路管芯元件，第三集成电路管芯元件包括微处理器、附加易失性存储器、第二FPGA或可重新配置双功能存储器阵列中的任一者。
在一些实施例中，系统和方法包括温度传感器，其可操作以监测和感测系统的至少一部分的温度；以及耦合到温度传感器的控制逻辑和微控制器单元，控制逻辑和微控制器单元可操作以基于感测到的温度禁用一个或多个连接电路，从而防止从易失性存储器的电力泄漏，同时允许易失性存储器在主电源处于关闭状态时继续从电池模块接收电力。
本公开的各种实施例提供被配置为由易失性存储器从主电源接收电力的系统和方法，主电源具有开启状态和关闭状态，其中主电源在开启状态下供应电力并且在关闭状态不供应电力，易失性存储器电耦合到集成电路管芯衬底。由电池充电器从主电源接收电力，电池充电器放置在第一集成电路管芯元件的顶部部分上，该第一集成电路管芯元件电耦合到集成电路管芯衬底并且包括第一现场可编程门阵列(FPGA)，并且第一集成电路管芯元件与易失性存储器相邻放置。由电池从电池充电器接收电力。由易失性存储器从电池充电器接收电力。由控制逻辑和微控制器单元检测指示主电源处于关闭状态的主电源的电力输出。响应于检测到指示主电源处于关闭状态的电力输出，禁用主电源和易失性存储器之间的第一连接电路，从而防止从易失性存储器的电力泄漏，同时允许易失性存储器继续从电池接收电力。
在一些实施例中，易失性存储器电耦合到第二集成电路管芯元件并且与第二集成电路管芯元件堆叠。
在一些实施例中，易失性存储器包括第一集成电路管芯元件的一部分。
在一些实施例中，第二集成电路管芯元件包括微处理器。
在一些实施例中，第二集成电路管芯元件包括第二FPGA和对应的可重新配置双功能存储器阵列。
在一些实施例中，第二集成电路管芯元件电耦合到第三集成电路管芯元件并且与第三集成电路管芯元件堆叠，第三集成电路管芯元件包括微处理器、附加易失性存储器、第二FPGA或可重新配置双功能存储器阵列中的任一者。
本文公开的系统、方法和非暂时性计算机可读介质的这些和其他特征，以及相关结构元件的操作方法和功能以及部件的组合和制造的经济性，在参考附图考虑以下描述和所附权利要求后将变得更加明显，所有这些都形成本说明书的一部分，其中相同的附图标记在各个附图中表示对应的部分。然而，应当清楚地理解，附图仅用于说明和描述的目的，并不旨在作为对本发明的限制的定义。
附图说明
图1是根据一些实施例的包括用于向管芯堆叠封装件的易失性存储器提供电力的集成电池的处理系统的框图。
图2是根据一些实施例的包括与管芯堆叠封装件集成的电池的处理系统的框图。
图3是根据一些实施例的包括与管芯堆叠封装件集成的电池的处理系统的框图。
图4A是根据一些实施例的包括可重新配置双功能单体(cell)阵列的处理系统的框图。
图4B是根据一些实施例的可重新配置双功能单体阵列的矩阵的框图。
图5是根据一些实施例的包括温度传感器和与管芯堆叠封装件集成的电池的处理系统的操作方法的流程图。
图6是根据一些实施例的使用集成电池向管芯堆叠封装件的易失性存储器提供电力的方法的流程图。
具体实施方式
在各种实施例中，将电池与包括易失性存储器的管芯堆叠封装件集成的计算系统可以改善计算系统性能。例如，如果计算系统的主电源失灵(例如，由于计划维护或意外断电期间)，集成电池可以防止易失性存储器丢失数据。当主电源恢复时，计算系统可以避免重新加载存储器和/或重新加载FPGA配置信息。因此，与涉及易失性存储器数据丢失的恢复相比，计算系统的恢复时间可以更快(例如，100倍快)并且可以使用更少的能量。集成电池还可以稳定管芯堆叠封装件的电力水平，隔离嘈杂的电力元件，并提供改善的信号质量。
在一些实施例中，计算系统还包括温度传感器。温度传感器可以感测计算系统和/或其部分(例如，集成电池、管芯堆叠封装件、易失性存储器等)的温度。如果温度超过阈值温度，则计算系统可以执行一个或多个动作以保护系统部件免受损坏。例如，计算系统可以禁用电池、将管芯堆叠封装件停机等。一旦温度回到正常操作水平，计算系统就可以恢复。
图1是根据一些实施例的包括被配置为向管芯堆叠封装件102的易失性存储器104提供电力的集成电池106的处理系统100的框图。在图1的示例中，处理系统100包括具有易失性存储器104的管芯堆叠封装件102、主电源105、集成电池(或简称为“电池”)106、电池充电器108、温度传感器电路112、控制逻辑和微控制器单元114，以及连接电路116和118。
管芯堆叠封装件102包括集成电路管芯元件和易失性存储器106的堆叠。管芯堆叠封装件102可以包括一个或多个微处理器、现场可编程门阵列(FPGA)和/或易失性存储器106的堆叠。管芯堆叠封装件102可以在微处理器和FPGA之间的数据共享方面提供显着加速。在图2和图3示出了示例管芯堆叠封装件102。美国专利第6,627,985号中描述了示例管芯堆叠封装件，尽管不支持集成电池。在一些实施例中，管芯堆叠封装件102可以包括可重新配置双功能单体阵列(例如，如图5中所示)。
在一些实施例中，管芯堆叠封装件102具有三个主要元件，即DRAM、允许管芯堆叠封装件102创建可重新配置处理器的FPGA(逻辑单元)和微处理器(或主处理器)。每个主要元件可以在管芯堆叠封装件102的管芯上实施。所有三个主要元件都是易失性的。因此，一旦处理系统100断电，存储在存储器104中的管芯堆叠封装件102的数据和FPGA配置信息就会丢失。在没有集成电池106的系统中，再次通电后，处理系统100将需要将所有数据重新加载回到存储器104并重新加载FPGA配置信息。重新加载存储器和/或FPGA配置(例如，从机载串行闪存)可能花费长时间段，从而增加系统延迟。
易失性存储器104包括需要电力来维持存储的数据的存储器。易失性存储器104在电力被供应到向易失性存储器104时保持存储的数据，但是如果电力中断，则存储的数据丢失。例如，易失性存储器104可以包括DRAM、SRAM和/或其他易失性存储器。
主电源105可以起到向处理系统100供应电力的功能。主电源105可以将来自电源的电流转换为正确的电压、电流和频率以给负载供电。主电源110可以将AC电力转换为用于处理系统110的部件的低压调节DC电力。例如，主电源105可以是计算机(例如，台式计算机、服务器)的电源单元。在一些实施例中，主电源105可以是移动设备的电源。例如，主电源105可以是移动设备(例如，苹果手机)的主电池。
在一些实施例中，主电源105可以具有开启状态、关闭状态和低电力状态(例如，睡眠状态)。当处于开启状态时，主电源105供应电力，并且当处于关闭状态时，主电源105不供应电力(或至少不向易失性存储器104供应足够的电力以用于易失性存储器104以防止存储器损失)。例如，可以响应于意外事件(例如，断电)或计划事件(例如，计划维护)触发关闭状态。当处于睡眠状态时，主电源105可以提供比处于开启状态时减少的电力并且可以将该电力引导至不包括易失性存储器104的某些部件。因此，可以暂停特定操作。
电池106可以起到向管芯堆叠封装件102供应电力的功能。例如，电池106可以供应至少足够的电压，该电压足够用于易失性存储器104保持存储在易失性存储器104的数据，和/或用于FPGA保持配置信息。在一些实施例中，电池106可以包括锂单体电池(lithiumcell battery)。电池106可以与管芯堆叠封装件102集成以用于异质集成(例如，如图2和图3中所示)。电池106可以从由电池充电器108供应的电力充电。电池充电器108可以通过接收由主电源105供应的电力进行充电。
在一些实施例中，电池106可以用作备用电源(例如，用于主电源105的备用)。例如，如果主电源105处于关闭状态，则电池106仍可以向管芯堆叠封装件102提供足够的电力用于易失性存储器104保持存储在其中的数据。当主电源105关闭时，电池106还可以维持管芯堆叠封装件102的CMOS FPGA硅的配置数据。
在一些实施例中，当管芯堆叠封装件102处于正常操作模式时，电池106可以向管芯堆叠封装件102提供电力以维持适当的电力分配和/或隔离由外部部件产生的电力小故障(glitches)，包括来自主电源105的小故障。
在一些实施例中，当主电源105处于睡眠状态(或低电力模式)时，连接的设备(例如，物联网设备)可以处于低电力模式(睡眠模式)。当连接的设备唤醒时，它们可能有执行任务的计时要求。电池106可为连接的设备提供足够的电力以唤醒以完成给定应用的给定任务，从而满足执行任务的计时要求。
在一些实施例中，电池106可以被放置在紧邻管芯堆叠封装件102的电源内。锂单体电池设计可以提供快速充电，并且可以由任意形状的单体产生(物理尺寸设计)，并且可以提供电池安全保护。当前的锂离子电池制造商能够制造用于管芯堆叠封装件的小尺寸和任意形状的单体。例如，任意形状的单体可以允许将电池堆叠在管芯堆叠封装件的顶部上(例如，如图3中所示)和/或管芯堆叠封装件的侧面上(例如，如图2中所示)。
温度传感器电路112可以起到监测和/或感测(或检测)处理系统100和/或其部分的温度的功能。例如，温度传感器可以检测主电源105、电池106、电池充电器106、管芯堆叠封装件102、易失性存储器104等的温度。
控制逻辑和微控制器单元114可以起到执行和/或触发各种动作的功能(例如，控制电流/电力并且将管芯堆叠封装件102的温度降低到操作水平)。例如，控制逻辑和微控制器单元114可以基于温度传感器电路112检测到的温度执行动作。在一些实施例中，控制逻辑和微控制器单元114可以启用和/或禁用处理系统100的部件。
如图所示，控制逻辑和微控制器单元114包括温度检测电路130和电力检测电路132。温度检测电路114可以起到接收检测到的温度值(例如，来自温度传感器)和/或确定检测到的温度值是否超过阈值温度值的功能。例如，温度阈值可以对应于正常系统操作的最大安全温度。电力检测电路132可以检测主电源105的状态(例如，关闭状态、开启状态、睡眠状态)。
在一些实施例中，控制逻辑和微控制器单元114可以起到禁用和/或启用连接电路116和118的功能。启用连接电路116可以允许管芯堆叠封装件102从主电源105接收电力。禁用连接电路116可以防止管芯堆叠封装件102从主电源105接收电力，和/或防止从管芯堆叠封装件102的电力泄漏。启用连接电路118可以允许管芯堆叠封装件102从电池106接收电力。禁用连接电路118可以防止管芯堆叠封装件102从电池106接收电力，和/或防止从管芯堆叠封装件102的电力泄漏。
正常操作模式
在正常操作模式下，根据一些实施例，控制逻辑和微控制器单元114启用连接电路116和118以及电池充电器118。管芯堆叠封装件102通过电路径P6从主电源105接收电力。管芯堆叠封装件102还通过电路径P6从电池106接收电力。
断电或低电力模式
在断电状态和低电力状态(模式)下，电力检测电路132检测主电源105关闭。控制逻辑和微控制器单元114启用连接电路118以调节到管芯堆叠封装件102和温度传感器电路112的电力/电流。如果温度传感器电路112感测到高温，那么在一些实施例中，控制逻辑和微控制器单元114禁用电池充电器108并减小通过连接电路118到达管芯堆叠封装件102的电流。在低电力模式期间，管芯堆叠封装件102需要低电压电平，其只需要维持易失性存储器数据和FPGA的配置信息而无需改变(例如，翻转)数据。FPGA配置元件可以是SRAM单体。在一些实施例中，控制逻辑和微控制器单元114将管芯堆叠封装件102FPGA I/O引脚设置为三态。管芯堆叠封装件102的FPGA可以不创建消耗电池电力/电流的任何DC路径。当处理系统100在低电力模式下操作或主电源105关闭时，FPGA的电力分配允许电池106的调节器(连接电路118)向管芯堆叠封装件102供应电力。在一些实施例中，处理系统100的其他部件不消耗电池电力。
安全保护模式
当温度检测电路130感测到高温并且主电源105处于正常模式(例如，开启状态)时，系统可以进入安全保护模式。在一些实施例中，为了进入安全保护模式，控制逻辑和微控制器单元114禁用电池充电器108，并禁用连接电路116和118。这允许处理系统100和/或其部件(例如，管芯堆叠封装件102)在不执行任何任务的情况下冷却。通过将管芯堆叠封装件102停机，可以保护处理系统100和作为整体的计算系统免受损坏。
图2是根据一些实施例的包括与管芯堆叠封装件102集成的电池106的处理系统200的框图。在图2的示例中，电池106直接放置在管芯堆叠封装件202的封装衬底204上。管芯堆叠封装件202可以包括集成电路管芯元件207的管芯堆叠206。虽然这里示出了四个集成电路管芯元件207，但是应当理解，管芯堆叠206可以包括一个或多个集成电路管芯元件207。集成电路管芯元件207可以包括微处理器、现场可编程门阵列(FPGA)、易失性存储器、可重新配置双功能单体阵列等，并且它们可以以任何配置堆叠。例如，集成电路管芯元件207可以堆叠在彼此的顶部、彼此相邻(例如，如图3中所示)和/或类似的堆叠。美国专利第6,627,985号中示出了示例堆叠配置。美国申请第16/777,554号中示出了示例双功能单体阵列。
在图2的示例中，至少当主电源105断电或处于低电力状态时，电池106向管芯堆叠206和/或管芯堆叠206的一个或多个集成电路管芯元件207供应电力。在图2的示例中，电池充电器108放置在印刷电路板201上。
图3是根据一些实施例的包括与管芯堆叠封装件102集成的电池106的处理系统300的框图。在图3的示例中，管芯堆叠封装件302包括封装衬底304、管芯堆叠306和电池106。电池106放置在管芯堆叠306的FPGA芯片封装件307e的顶部上。FPGA芯片封装件307e放置在集成电路管芯元件306a的一侧。如本文所述的其他管芯堆叠封装件一样，管芯堆叠306可包括一个或多个集成电路管芯元件307。集成电路管芯元件207可以包括微处理器、现场可编程门阵列(FPGA)、易失性存储器、可重新配置双功能单体阵列等，并且它们可以以任何配置堆叠。在一些实施例中，电池106仅向FPGA供应电力。
虽然未示出，但系统可以具有多个电池106，这些电池协作以向多个易失性存储器104供应电力。系统可以具有多个电池106，每个电池支持一个或多个不同的易失性存储器104。电池可以定位成与其所支持的易失性存储器104相邻或定位在其所支持的易失性存储器104的顶部。
图4A是根据一些实施例的包括可重新配置双功能单体阵列402的处理系统400的框图。处理系统400还包括FPGA元件404和存储存储器元件406。在一些实施例中，处理系统400在(例如，管芯堆叠206的)单个集成电路管芯上实施。在其他实施例中，处理系统400在多个集成电路管芯上实施。例如，可重新配置双功能单体阵列402、FPGA电路系统404和/或存储存储器电路系统406可以跨多个集成电路管芯实施。处理系统400还包括控制逻辑408，该控制逻辑408起到将可重新配置双功能单体阵列402的各种单体配置为存储器阵列或逻辑阵列的功能。
可重新配置双功能单体阵列402包括可编程单体的一个或多个阵列(例如，单个阵列或阵列矩阵)，其可被重新配置以用作用于FPGA元件404的控制存储器单体或用作用于存储器元件406的存储存储器单体。如上所说明，可编程单体可以是非易失性存储器单体或易失性存储器单体。存储存储器单体可以用作快速存取存储器单体(例如，高速缓存)，并且控制存储器单体可以用作用于配置FPGA的配置数据。例如，存储在控制存储器单体中的配置数据可以用于配置FPGA元件404以执行复杂的组合功能，和/或相对简单的逻辑门(例如，“与”、“异或”)。在一些实施例中，可以在相同的可重新配置双功能单体阵列402上创建逻辑单体和存储器单体两者。
处理系统400中可以包括任何数量的这种可重新配置双功能功能单体阵列402。在一些实施例中，处理系统400可以配置一个可重新配置双功能功能单体阵列402的可编程单体以用作存储器阵列，并配置另一个可重新配置双功能功能单体阵列402的可编程单体以用作逻辑阵列。例如，如果特定应用需要更多存储器，则处理系统可以重新配置逻辑阵列以用作存储器阵列。例如，如果特定应用需要更多逻辑，则处理系统可以重新配置存储器阵列以用作逻辑阵列。由于可以根据需要增加或减少存储器和逻辑功能，因此可以避免使用外部存储器。与传统系统相比，这可以改善系统性能和/或消耗更少的能量。
FPGA元件404包括被配置为提供FPGA和/或可编程逻辑器件(PLD)的功能的电路系统。FPGA元件404包括I/O宏电路410-0至410-1。I/O宏电路410起到提供复杂的组合功能和/或相对简单的逻辑门(例如“与”、“异或”)的功能。尽管这里示出了八个I/O宏电路410，但是可以存在任意数量的这种电路(例如，基于可重新配置双功能单体阵列402中的行/列的数量)。
控制逻辑408起到将可重新配置双功能单体阵列402的存储器单体配置(例如，编程)为存储存储器单体或控制存储器单体的功能。配置可以在制造之后进行(例如，在现场)。例如，各种应用可以具有不同的存储存储器和/或逻辑要求。控制逻辑电路408可以基于需求自动地或响应于用户输入来配置可重新配置双功能单体阵列402的单体。随着需求改变，单体可以被再次重新配置。在一些实施例中，可重新配置双功能单体阵列402的各个单体可以具有作为存储存储器单体或控制存储器单体的默认配置。在一些实施例中，默认配置可以是空配置，并且可以被重新配置为存储存储器单体或控制存储器单体。
存储存储器元件406包括用于存储器操作(例如读取和/或写入)的电路系统。存储存储器元件406包括Y-pass电路430和感测放大器430-0至430-7。尽管这里示出了八个感测放大器430(针对可重新配置双功能单体阵列402的每一列单体有一个感测放大器430)，但应当理解，可以使用任何适当数量的感测放大器430(例如，基于可重新配置双功能单体阵列402中的列数)。通常，感测放大器430包括用于从可重新配置双功能单体阵列402(例如，从被编程为存储存储器单体的单体)读取数据的电路系统。感测放大器430起到以下功能，感测来自可重新配置双功能单体阵列402的位线的表示存储在存储存储器单体中的数据位(例如，1或0)的低电力信号，并将小电压摆幅放大到可识别的逻辑电平，因此数据可以被可重新配置双功能单体阵列402外的逻辑正确解释。
在一些实施例中，可以在单个集成电路管芯上实施包括可重新配置双功能功能单体阵列的矩阵的处理系统400。单个集成电路管芯可以独立于其他集成电路管芯使用和/或以各种配置与其他集成电路管芯(例如，微处理器管芯、存储器管芯、FPGA管芯)堆叠以进一步改善性能。例如，堆叠可以包括层的任何组合。层各自可以是单个管芯。一层可以包括处理系统400，并且另一层可以包括微处理器管芯。
存储存储器模式
在存储存储器操作模式中，控制逻辑电路408将配置值设置为存储器模式(例如，“低”)以将可重新配置双功能单体阵列402的至少一个块(例如，子阵列)配置为存储存储器。在一些实施例中，存储存储器模式禁用FPGA功能(例如，FPGA元件404的输出功能)。位线解码器/地址缓冲器440、字线解码器/地址缓冲器450和/或Y-pass 420对单体或单体的行进行寻址。数据传入或传出存储器单体。感测放大器420连接到内部或外部线通道。
FPGA模式
在FPGA操作模式中，控制逻辑电路408将配置值设置为逻辑模式(例如，“高”)以配置可重新配置双功能单体阵列402的至少一部分用于执行逻辑功能。在一些实施例中，FPGA模式禁用存储器电路406并启用FPGA元件404。地址缓冲器可以向可重新配置双功能单体阵列402供应地址以执行逻辑功能。可重新配置双功能单体阵列402(例如，“与”-“或”阵列)的输出连接到I/O宏电路410。I/O宏电路410从逻辑阵列接收配置数据。配置数据配置I/O宏电路410以基于配置数据生成结果。
图4B是根据一些实施例的可重新配置双功能单体阵列402的矩阵200的框图。矩阵200包括存储存储器和逻辑阵列。如图所示，一些阵列可以被编程为存储存储器阵列并且一些阵列可以被编程为逻辑阵列。当设计或应用需要更多存储存储器阵列时，可以将存储存储器阵列从逻辑存储器阵列重新配置(例如，重新编程)为存储存储器阵列。当设计或应用需要更多逻辑阵列时，可以将存储存储器阵列从存储存储器阵列重新配置(例如，重新编程)为逻辑阵列。这种方法可以增加存储器阵列使用的效率并可以降低能耗。
在图4B的示例中，矩阵450包括矩阵450的区域n,m处的存储存储器阵列454和区域n,1处的逻辑阵列。处理系统400可以重新配置任何阵列。例如，处理系统400可以将区域n,m处的存储存储器阵列353重新配置为逻辑阵列。
图5描绘了根据一些实施例的从集成电池(例如，电池106)向易失性存储器(例如，易失性存储器104)提供电力的方法500的流程图。在这个和其他流程图和/或序列图中，流程图以示例的方式示出了一系列步骤。应当理解，这些步骤可以被重新组织以用于并行执行，或者在适用时重新排序。此外，为了避免混淆本发明并且为了清楚起见，可以移除一些本可以包括的步骤，并且可以移除一些本可以包括的步骤，但是为了说明性清楚起见，可以包括这些步骤。
在步骤502中，主电源(例如主电源105)向管芯堆叠封装件(例如管芯堆叠封装件102、202或302)的易失性存储器(例如，易失性存储器104)供应电力。例如，易失性存储器可以是管芯堆叠(例如，管芯堆叠206或306)的存储器管芯。
在步骤504中，主电源向电池充电器(例如，电池充电器108)供应电力。在步骤506中，电池充电器向集成电池(例如，电池106)供应电力。在步骤508中，集成电池向易失性存储器供应电力。
在步骤510中，温度传感器(例如，温度传感器电路112)检测处理系统(例如，处理系统100、处理系统200或处理系统300)的至少一部分的一个或多个温度。例如，温度传感器可以检测处理系统100的整体温度，或电池、电池充电器、管芯堆叠封装件、主电源等的(一个或多个)温度。
在步骤512中，如果检测到的温度超过阈值温度值，则控制逻辑和微控制器单元(例如，控制逻辑和微控制器单元114)检测主电源是否开启(步骤514)。例如，温度检测电路(例如，温度检测电路130)可以确定感测温度是否超过阈值，并且电力检测电路(例如，电力检测电路132)可以检测主电源是否关闭。如果主电源关闭，则控制逻辑和微控制器单元触发断电和安全低电力模式(步骤516)。如果电源开启，则控制逻辑和微控制器单元触发安全保护模式(步骤518)。在一些实施例中，步骤512不发生并且仅存在单个安全保护模式。
在断电和安全低电力模式中，为了防止系统损坏，控制逻辑和微控制器单元可以执行一个或多个动作以降低温度。例如，控制逻辑和微控制器单元可以禁用电池充电器。控制逻辑和微控制器单元可以将通过连接电路R2(例如，连接电路118)的电流减小到刚好足以使易失性存储器保持存储器内容的电力。控制逻辑和微控制器单元可以阻挡所有电流通过连接电路R2(例如，连接电路118)。在处理系统充分冷却以恢复正常操作模式之后，该方法可以重新启用电池充电器并且可以将连接返回到完全操作状态。在一些实施例中，系统可以执行分级安全响应，例如首先停止电池充电器。如果不足，则系统可以将电池断开连接。例如，控制逻辑和微控制器单元可以通过禁用第二连接电路R1(例如，连接电路116)来将管芯堆叠停机并隔离。
在安全保护模式中，控制逻辑和微控制器单元可以禁用电池、电池充电器以及连接电路R1和R2。在一些实施例中，系统可以执行分级安全响应，例如，首先停止电源，如果不足则停止电池充电器，并且如果不足则停止电池。可替代地，分级安全响应可以首先停止电源和电池充电器，并且如果不足则停止电池。尽管易失性存储器的内容将丢失，但这可以有助于防止对处理系统的部造成损坏。
方法500可以返回到步骤510。如果温度仍然超过阈值，则控制逻辑和微控制器单元可以执行附加补救措施。如果系统已经充分冷却(例如，温度不再超过阈值温度值)，则控制逻辑和微控制器单元可以使处理系统返回到正常操作模式(例如，在步骤502)。
图6是根据一些实施例的使用集成电池向易失性存储器(例如，管芯堆叠封装件的易失性存储器)提供电力的方法600的流程图。
在步骤602中，易失性存储器(例如，易失性存储器104)从主电源接收电力。主电源可以具有开启状态和关闭状态。主电源在开启状态下供应电力，并且在关闭状态下不供应电力。易失性存储器可以电耦合到集成电路管芯衬底(例如，衬底204或304)；
在步骤604中，电池充电器(例如，电池充电器108)从主电源接收电力，电池充电器放置在第一集成电路管芯元件的顶部部分上，该第一集成电路管芯元件电耦合到集成电路管芯衬底并且包括第一现场可编程门阵列(FPGA)，并且第一集成电路管芯元件与易失性存储器相邻放置；
在步骤606中，集成电池(例如，电池106)从电池充电器接收电力。在步骤608中，易失性存储器从电池充电器接收电力。在步骤610中，控制逻辑和微控制器单元(例如，控制逻辑和微控制器单元114)检测指示主电源处于关闭状态的主电源的电力输出。
在步骤612中，控制逻辑和微控制器单元响应于检测到指示主电源处于关闭状态的电力输出，禁用主电源和易失性存储器之间的第一连接电路，从而防止从易失性存储器的电力泄漏，同时允许易失性存储器继续从电池接收电力(并保存易失性存储器的内容)。
贯穿本说明书，多个实例可以实施被描述为单个实例的部件、操作或结构。尽管一种或多种方法的各个操作被示出和描述为分开的操作，但是各个操作中的一个或多个可以并存执行，并且不需要按照所示出的顺序执行这些操作。在示例配置中作为分开的部件呈现的结构和功能可以实施为组合结构或部件。类似地，呈现为单个部件的结构和功能可以实现为分开的部件。这些和其他变化、修改、添加和改善落入本文主题的范围内。将进一步理解的是，如本文所用，术语“或”可以被解释为包含性或排他性。
以上参考示例实施例描述了本发明。对本领域技术人员将显而易见的是，在不脱离本发明的更广泛范围的情况下，可以进行各种修改并且可以使用其他实施例。因此，对示例实施例的这些和其他变化旨在被本发明涵盖。

Claims (20)

1.一种系统，其包括：
集成电路管芯衬底；
易失性存储器，其电耦合到所述集成电路管芯衬底；
第一集成电路管芯元件，其电耦合到所述集成电路管芯衬底，所述第一集成电路管芯元件包括第一现场可编程门阵列即第一FPGA，并且所述第一集成电路管芯元件与所述易失性存储器相邻放置；
电池充电器，其可操作以从主电源接收电力，所述主电源具有开启状态和关闭状态，其中所述主电源在所述开启状态下供应电力并且在所述关闭状态下不供应电力；以及
电池模块，其放置在所述第一集成电路管芯元件的顶部部分上，所述电池模块可操作以从所述电池充电器接收电力，并且至少当所述主电源处于所述关闭状态时，所述电池模块可操作以向所述易失性存储器供应电力。
2.根据权利要求1所述的系统，还包括第二集成电路管芯元件，其与所述易失性存储器堆叠并且电耦合到所述易失性存储器。
3.根据权利要求1所述的系统，其中所述易失性存储器包括所述第一集成电路管芯元件的一部分。
4.根据权利要求2所述的系统，其中所述第二集成电路管芯元件包括微处理器。
5.根据权利要求2所述的系统，其中所述第二集成电路管芯元件包括第二FPGA和对应的可重新配置双功能存储器阵列。
6.根据权利要求2所述的系统，还包括第三集成电路管芯元件，其与所述第二集成电路管芯元件堆叠并且电耦合到所述第二集成电路管芯元件，所述第三集成电路管芯元件包括微处理器、附加易失性存储器、第二FPGA或可重新配置双功能存储器阵列中的任一者。
7.根据权利要求1所述的系统，还包括：
温度传感器，其可操作以监测和感测所述系统的至少一部分的温度；
控制逻辑和微控制器单元，其耦合到所述温度传感器，所述控制逻辑和微控制器单元可操作以基于感测到的温度禁用一个或多个连接电路，从而防止从所述易失性存储器的电力泄漏，同时允许所述易失性存储器在所述主电源处于所述关闭状态时继续从所述电池模块接收电力。
8.一种系统，其包括：
集成电路管芯衬底；
易失性存储器，其电耦合到所述集成电路管芯衬底；
第一集成电路管芯元件，其电耦合到所述集成电路管芯衬底，所述第一集成电路管芯元件与所述易失性存储器相邻放置；
电池充电器，其可操作以从主电源接收电力，所述主电源具有开启状态和关闭状态，其中所述主电源在所述开启状态下供应电力并且在所述关闭状态下不供应电力；以及
电池模块，其放置在所述集成电路管芯衬底上，所述电池模块可操作以从所述电池充电器接收电力，并且至少当所述主电源处于所述关闭状态时，所述电池模块可操作以向所述易失性存储器供应电力。
9.根据权利要求8所述的系统，还包括第二集成电路管芯元件，其与所述易失性存储器堆叠并且电耦合到所述易失性存储器。
10.根据权利要求8所述的系统，其中所述易失性存储器包括所述第一集成电路管芯元件的一部分。
11.根据权利要求9所述的系统，其中所述第二集成电路管芯元件包括微处理器。
12.根据权利要求9所述的系统，其中所述第二集成电路管芯元件包括第二FPGA和对应的可重新配置双功能存储器阵列。
13.根据权利要求9所述的系统，还包括第三集成电路管芯元件，其与所述第二集成电路管芯元件堆叠并且电耦合到所述第二集成电路管芯元件，所述第三集成电路管芯元件包括微处理器、附加易失性存储器、第二FPGA或可重新配置双功能存储器阵列中的任一者。
14.根据权利要求8所述的系统，还包括：
温度传感器，其可操作以监测和感测所述系统的至少一部分的温度；
控制逻辑和微控制器单元，其耦合到所述温度传感器，所述控制逻辑和微控制器单元可操作以基于感测到的温度禁用一个或多个连接电路，从而防止从所述易失性存储器的电力泄漏，同时允许所述易失性存储器在所述主电源处于所述关闭状态时继续从所述电池模块接收电力。
15.一种方法，其包括：
由易失性存储器从主电源接收电力，所述主电源具有开启状态和关闭状态，其中所述主电源在所述开启状态下供应电力并且在所述关闭状态下不供应电力，所述易失性存储器电耦合到集成电路管芯衬底；
由电池充电器从所述主电源接收电力，所述电池充电器放置在第一集成电路管芯元件的顶部部分上，所述第一集成电路管芯元件电耦合到所述集成电路管芯衬底并且包括第一现场可编程门阵列即第一FPGA，并且所述第一集成电路管芯元件与所述易失性存储器相邻放置；
由电池从所述电池充电器接收电力；
由所述易失性存储器从所述电池充电器接收电力；
由控制逻辑和微控制器单元检测指示所述主电源处于所述关闭状态的所述主电源的电力输出；以及
响应于检测到指示所述主电源处于所述关闭状态的所述电力输出，禁用所述主电源和所述易失性存储器之间的第一连接电路，从而防止从所述易失性存储器的电力泄漏，同时允许所述易失性存储器继续从所述电池接收电力。
16.根据权利要求15所述的方法，其中所述易失性存储器电耦合到第二集成电路管芯元件并且与第二集成电路管芯元件堆叠。
17.根据权利要求15所述的方法，其中所述易失性存储器包括所述第一集成电路管芯元件的一部分。
18.根据权利要求16所述的方法，其中所述第二集成电路管芯元件包括微处理器。
19.根据权利要求16所述的方法，其中所述第二集成电路管芯元件包括第二FPGA和对应的可重新配置双功能存储器阵列。
20.根据权利要求16所述的方法，其中所述第二集成电路管芯元件电耦合到第三集成电路管芯元件并且与第三集成电路管芯元件堆叠，所述第三集成电路管芯元件包括微处理器、附加易失性存储器、第二FPGA或可重新配置双功能存储器阵列中的任一者。
CN202080049366.1A 2019-05-21 2020-04-21 用于将电池与堆叠式集成电路管芯元件集成的系统和方法 Active CN114402271B (zh)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US201962850996P 2019-05-21 2019-05-21
US62/850,996 2019-05-21
US202016788954A 2020-02-12 2020-02-12
US16/788,954 2020-02-12
US16/810,790 US10782759B1 (en) 2019-04-23 2020-03-05 Systems and methods for integrating batteries with stacked integrated circuit die elements
US16/810,790 2020-03-05
PCT/US2020/029163 WO2020236379A1 (en) 2019-05-21 2020-04-21 Systems and methods for integrating batteries with stacked integrated circuit die elements

Publications (2)

Publication Number Publication Date
CN114402271A true CN114402271A (zh) 2022-04-26
CN114402271B CN114402271B (zh) 2023-06-09

Family

ID=73458605

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080049366.1A Active CN114402271B (zh) 2019-05-21 2020-04-21 用于将电池与堆叠式集成电路管芯元件集成的系统和方法

Country Status (5)

Country Link
EP (1) EP3973528A4 (zh)
JP (1) JP7368505B2 (zh)
KR (1) KR102440800B1 (zh)
CN (1) CN114402271B (zh)
WO (1) WO2020236379A1 (zh)

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0646498A1 (en) * 1993-10-04 1995-04-05 Ford Motor Company Limited Power supply for electrical appliance in vehicles
US20010021217A1 (en) * 1999-03-30 2001-09-13 Gunther Stephen H. Methods and apparatus for thermal management of an integrated circuit die
GB0302460D0 (en) * 2002-02-11 2003-03-05 Lattice Semiconductor Corp Device and method with generic logic blocks
US20030102495A1 (en) * 2001-12-05 2003-06-05 Huppenthal Jon M. Reconfigurable processor module comprising hybrid stacked integrated circuit die elements
US20040177237A1 (en) * 2001-12-05 2004-09-09 Huppenthal Jon M. Reconfigurable processor module comprising hybrid stacked integrated circuit die elements
US20060001137A1 (en) * 2004-06-30 2006-01-05 Stmicroelectronics, Inc. Integrated circuit package including embedded thin-film battery
CN102160119A (zh) * 2008-09-19 2011-08-17 桑迪士克公司 非易失性存储器中感测期间的基于数据状态的温度补偿
US20120230103A1 (en) * 2011-03-07 2012-09-13 Samsung Electronics Co., Ltd. Nonvolatile Memory Device And Operating Method Thereof
CN103252783A (zh) * 2013-05-08 2013-08-21 苏州工业园区职业技术学院 一种双核两自由度高速全自动锡焊机器人伺服控制器
CN103904748A (zh) * 2014-04-09 2014-07-02 西北工业大学 一种基于fpga的小卫星电源系统
US20160062435A1 (en) * 2014-09-02 2016-03-03 Kabushiki Kaisha Toshiba Memory system
US9779016B1 (en) * 2012-07-25 2017-10-03 Smart Modular Technologies, Inc. Computing system with backup and recovery mechanism and method of operation thereof
US20180047663A1 (en) * 2016-08-15 2018-02-15 Xilinx, Inc. Standalone interface for stacked silicon interconnect (ssi) technology integration
EP3324298A1 (en) * 2016-11-22 2018-05-23 INTEL Corporation Programmable integrated circuit with stacked memory die for storing configuration data

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4433656B2 (ja) 2002-01-29 2010-03-17 ソニー株式会社 情報処理装置
JP2005110443A (ja) 2003-10-01 2005-04-21 Hitachi Ltd 携帯情報端末
JP5035800B2 (ja) 2007-11-09 2012-09-26 ソニーモバイルコミュニケーションズ株式会社 携帯端末
US8566639B2 (en) * 2009-02-11 2013-10-22 Stec, Inc. Flash backed DRAM module with state of health and/or status information accessible through a configuration data bus
JP5611727B2 (ja) * 2010-08-27 2014-10-22 三洋電機株式会社 電源装置
JP6177662B2 (ja) * 2013-10-29 2017-08-09 京セラ株式会社 携帯端末
WO2015087271A2 (en) 2013-12-12 2015-06-18 Koninklijke Philips N.V. Method to enable standard alternating current (ac)/direct current (dc) power adapters to operate in high magnetic fields
US20170123674A1 (en) * 2015-11-03 2017-05-04 Kabushiki Kaisha Toshiba Storage system that includes a plurality of routing circuits and a plurality of node modules connected thereto
JP6751057B2 (ja) * 2017-07-04 2020-09-02 日立オートモティブシステムズ株式会社 電子制御システム
US10747287B2 (en) * 2018-10-10 2020-08-18 Hewlett-Packard Development Company, L.P. Backup power supply based configuration data application

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0646498A1 (en) * 1993-10-04 1995-04-05 Ford Motor Company Limited Power supply for electrical appliance in vehicles
US20010021217A1 (en) * 1999-03-30 2001-09-13 Gunther Stephen H. Methods and apparatus for thermal management of an integrated circuit die
US20030102495A1 (en) * 2001-12-05 2003-06-05 Huppenthal Jon M. Reconfigurable processor module comprising hybrid stacked integrated circuit die elements
US20040177237A1 (en) * 2001-12-05 2004-09-09 Huppenthal Jon M. Reconfigurable processor module comprising hybrid stacked integrated circuit die elements
GB0302460D0 (en) * 2002-02-11 2003-03-05 Lattice Semiconductor Corp Device and method with generic logic blocks
US20060001137A1 (en) * 2004-06-30 2006-01-05 Stmicroelectronics, Inc. Integrated circuit package including embedded thin-film battery
CN102160119A (zh) * 2008-09-19 2011-08-17 桑迪士克公司 非易失性存储器中感测期间的基于数据状态的温度补偿
US20120230103A1 (en) * 2011-03-07 2012-09-13 Samsung Electronics Co., Ltd. Nonvolatile Memory Device And Operating Method Thereof
US9779016B1 (en) * 2012-07-25 2017-10-03 Smart Modular Technologies, Inc. Computing system with backup and recovery mechanism and method of operation thereof
CN103252783A (zh) * 2013-05-08 2013-08-21 苏州工业园区职业技术学院 一种双核两自由度高速全自动锡焊机器人伺服控制器
CN103904748A (zh) * 2014-04-09 2014-07-02 西北工业大学 一种基于fpga的小卫星电源系统
US20160062435A1 (en) * 2014-09-02 2016-03-03 Kabushiki Kaisha Toshiba Memory system
US20180047663A1 (en) * 2016-08-15 2018-02-15 Xilinx, Inc. Standalone interface for stacked silicon interconnect (ssi) technology integration
EP3324298A1 (en) * 2016-11-22 2018-05-23 INTEL Corporation Programmable integrated circuit with stacked memory die for storing configuration data

Also Published As

Publication number Publication date
KR102440800B1 (ko) 2022-09-06
JP7368505B2 (ja) 2023-10-24
EP3973528A4 (en) 2022-08-03
KR20220024087A (ko) 2022-03-03
JP2022531983A (ja) 2022-07-12
CN114402271B (zh) 2023-06-09
EP3973528A1 (en) 2022-03-30
WO2020236379A1 (en) 2020-11-26

Similar Documents

Publication Publication Date Title
US20220115048A1 (en) Customizable backup and restore from nonvolatile logic array
TW200523942A (en) Integrated circuit power management for reducing leakage current in circuit arrays and method therefor
US8892918B2 (en) Method and system for waking on input/output interrupts while powered down
CN114402271B (zh) 用于将电池与堆叠式集成电路管芯元件集成的系统和方法
US10782759B1 (en) Systems and methods for integrating batteries with stacked integrated circuit die elements
CN116401092A (zh) 用于处理主机的非正常关闭的ssd辅助电池电力

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant