JP2005352668A

JP2005352668A - Bus device

Info

Publication number: JP2005352668A
Application number: JP2004171451A
Authority: JP
Inventors: Kozo Ishida; 耕三石田; Takayuki Minegishi; 孝行峯岸; Midori Ono; みどり小野; Osamu Toyama; 治遠山
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2004-06-09
Filing date: 2004-06-09
Publication date: 2005-12-22
Anticipated expiration: 2024-06-09
Also published as: JP4932142B2

Abstract

<P>PROBLEM TO BE SOLVED: To obtain a bus device which shortens time in which a bus usage right is occupied and improves the whole processing efficiency including bus usage efficiency. <P>SOLUTION: The bus device is provided with; a bus line 2 connected to high-speed masters 1a and 1b; a cache memory 3 which is connected to the bus line 2 and temporarily stores data to be transmitted; and a low-speed slave 4 which is connected to the cache memory 3 and to which the data stored in the cache memory 3 are transferred. The bus line 2 is provided with the low-speed slave 4 via the cache memory 3. A bus usage right is released when the data are transferred to the cache memory 3 even if data transfer from the high-speed masters 1a and 1b to the low-speed slave 4 occurs consecutively. Consequently, time in which the bus usage right is occupied can be shortened, and the whole processing efficiency including bus usage efficiency can be improved. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

この発明は、高速マスタおよび低速スレーブ間相互のデータ転送を行うバス装置に関するものである。 The present invention relates to a bus device that performs mutual data transfer between a high-speed master and a low-speed slave.

高速マスタから低速スレーブへのデータ転送を行う場合、データ転送におけるバス保有時間は低速スレーブがデータを受信する時間分必要となり、バスを長時間占有する結果となる。これを解決するため、高速マスタに接続されるバスとは別に低速スレーブ側に低速バスを設け、高速マスタ側のバスと低速バスとをブリッジで接続する手段が取られている。
この手段によると、高速マスタから低速スレーブへの転送はブリッジを経由するため、高速マスタに接続されているバスの占有時間を短縮することが可能である（例えば、特許文献１および特許文献２参照）。 When data is transferred from a high-speed master to a low-speed slave, the bus holding time in data transfer is required for the time that the low-speed slave receives data, resulting in the occupation of the bus for a long time. In order to solve this problem, a low-speed bus is provided on the low-speed slave side separately from the bus connected to the high-speed master, and means for connecting the high-speed master side bus and the low-speed bus with a bridge is taken.
According to this means, since the transfer from the high-speed master to the low-speed slave passes through the bridge, it is possible to shorten the occupation time of the bus connected to the high-speed master (see, for example, Patent Document 1 and Patent Document 2). ).

特開平７−３３４２８１号公報JP-A-7-334281 特開平１０−４４２０号公報Japanese Patent Laid-Open No. 10-4420

従来のバス装置は以上のように構成されているので、ブリッジから低速スレーブへの転送が遅いため、高速マスタから連続して低速スレーブへのデータ転送が発生した場合、ブリッジが最初の転送から動作状態を継続するため、バス使用権を占有する時間が長くなり、バスの使用効率を含め処理全体の効率が低下する課題があった。 Since the conventional bus device is configured as described above, since the transfer from the bridge to the low-speed slave is slow, if data transfer from the high-speed master to the low-speed slave occurs continuously, the bridge operates from the first transfer. Since the state is continued, the time for occupying the right to use the bus becomes longer, and there is a problem that the efficiency of the entire processing including the usage efficiency of the bus is lowered.

この発明は上記のような課題を解決するためになされたもので、バス使用権を占有する時間を短縮し、バスの使用効率を含め処理全体の効率を高めるバス装置を得ることを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to obtain a bus device that shortens the time for occupying the right to use the bus and increases the efficiency of the entire processing including the bus usage efficiency. .

この発明に係るバス装置は、高速マスタに接続されたバスラインと、バスラインに接続され、転送されるデータを一旦格納するキャッシュメモリと、キャッシュメモリに接続され、そのキャッシュメモリに格納されたデータが転送される低速スレーブとを備えたものである。 A bus device according to the present invention includes a bus line connected to a high-speed master, a cache memory connected to the bus line and temporarily storing data to be transferred, and data stored in the cache memory connected to the cache memory. Is provided with a low-speed slave to be transferred.

この発明によれば、バスラインには、キャッシュメモリを介して低速スレーブが設けられ、高速マスタから連続して低速スレーブへのデータ転送が発生した場合でも、一旦キャッシュメモリにデータが転送されてしまえば、バス使用権を開放することができ、バス使用権を占有する時間を短縮し、バスの使用効率を含め処理全体の効率を高めることができる効果がある。 According to the present invention, the bus line is provided with the low-speed slave via the cache memory, and even if data transfer from the high-speed master to the low-speed slave occurs continuously, the data is once transferred to the cache memory. For example, the right to use the bus can be released, the time for occupying the right to use the bus can be shortened, and the overall processing efficiency including the use efficiency of the bus can be increased.

実施の形態１．
図１はこの発明の実施の形態１によるバス装置を示すブロック図であり、図において、高速マスタ１ａ，１ｂは、高速処理によりデータを転送可能な装置である。バスライン２は、高速マスタ１ａ，１ｂに接続され、高速マスタ１ａ，１ｂと同様にデータを高速転送可能なものである。キャッシュメモリ３は、バスライン２に接続され、転送されるデータを一旦格納するものである。低速スレーブ４は、キャッシュメモリ３に接続され、そのキャッシュメモリ３に格納されたデータが転送されるものである。
なお、データ転送１１ａは、高速マスタ１ａから転送されるものであり、転送データ１２ａは、キャッシュメモリ３に格納されたデータである。また、データ転送１１ｂは、高速マスタ１ｂから転送されるものであり、転送データ１２ｂは、キャッシュメモリ３に格納されたデータである。 Embodiment 1 FIG.
1 is a block diagram showing a bus device according to Embodiment 1 of the present invention. In the figure, high-speed masters 1a and 1b are devices capable of transferring data by high-speed processing. The bus line 2 is connected to the high-speed masters 1a and 1b and can transfer data at high speed in the same manner as the high-speed masters 1a and 1b. The cache memory 3 is connected to the bus line 2 and temporarily stores data to be transferred. The low-speed slave 4 is connected to the cache memory 3 and transfers data stored in the cache memory 3.
The data transfer 11a is transferred from the high-speed master 1a, and the transfer data 12a is data stored in the cache memory 3. The data transfer 11b is transferred from the high-speed master 1b, and the transfer data 12b is data stored in the cache memory 3.

次に動作について説明する。
この実施の形態１では、２台の高速マスタ１ａ，１ｂがバスライン２に接続され、また、バスライン２には、キャッシュメモリ３を介して低速スレーブ４が接続されたものである。ここで、バスライン２は、高速マスタ１ａ，１ｂと同様、高速転送が可能であることを前提とする。
高速マスタ１ａ，１ｂから低速スレーブ４へ転送するデータは、バスライン２を通じて一旦キャッシュメモリ３に格納され、その後、キャッシュメモリ３から低速スレーブ４に転送される。
高速マスタ１ａから低速スレーブ４へのデータ転送１１ａが発生し、続けて高速マスタ１ｂから低速スレーブ４へのデータ転送１１ｂが発生した場合、まず、高速マスタ１ａにその高速マスタ１ａからキャッシュメモリ３へのバス使用権が与えられ、高速マスタ１ａからキャッシュメモリ３にデータ転送１１ａされてからそのバス使用権を開放し、次に、高速マスタ１ｂにその高速マスタ１ｂからキャッシュメモリ３へのバス使用権が与えられ、高速マスタ１ｂからキャッシュメモリ３にデータ転送１１ｂされてからそのバス使用権を開放する。キャッシュメモリ３では、データ転送１１ａによる転送データ１２ａおよびデータ転送１１ｂによる転送データ１２ｂが格納された後に低速スレーブ４に転送される。このように、高速マスタ１ａ，１ｂから連続して低速スレーブ４へのデータ転送１１ａ，１１ｂが発生した場合でも、一旦キャッシュメモリ３にデータが転送されてしまえば、バス使用権を開放することができ、バス使用権を占有する時間を短縮することができる。 Next, the operation will be described.
In the first embodiment, two high-speed masters 1 a and 1 b are connected to the bus line 2, and the low-speed slave 4 is connected to the bus line 2 via the cache memory 3. Here, it is assumed that the bus line 2 is capable of high-speed transfer like the high-speed masters 1a and 1b.
Data to be transferred from the high-speed masters 1 a and 1 b to the low-speed slave 4 is temporarily stored in the cache memory 3 through the bus line 2, and then transferred from the cache memory 3 to the low-speed slave 4.
When data transfer 11a from the high-speed master 1a to the low-speed slave 4 occurs, and subsequently data transfer 11b from the high-speed master 1b to the low-speed slave 4 occurs, first, the high-speed master 1a transfers the data from the high-speed master 1a to the cache memory 3. The right to use the bus is granted, the data transfer 11a is transferred from the high-speed master 1a to the cache memory 3, and then the right to use the bus is released. Next, the high-speed master 1b is given the right to use the bus from the high-speed master 1b to the cache memory 3. And the bus use right is released after the data transfer 11b from the high-speed master 1b to the cache memory 3. In the cache memory 3, the transfer data 12a by the data transfer 11a and the transfer data 12b by the data transfer 11b are stored and then transferred to the low-speed slave 4. Thus, even when data transfer 11a, 11b from the high-speed masters 1a, 1b to the low-speed slave 4 occurs continuously, the right to use the bus can be released once the data is transferred to the cache memory 3. This can shorten the time for occupying the right to use the bus.

図１では、転送データ１２ａ，１２ｂを独立なデータの塊として表現しているが、キャッシュメモリ３内には、転送データ１２ａ，１２ｂが混在して格納されても構わなく、それら混在された転送データ１２ａ，１２ｂが低速スレーブ４へのデータ転送の際に、再構築されるものであれば良い。
なお、図１では、複数の高速マスタ１ａ，１ｂから特定の低速スレーブ４へのデータ転送が連続した場合を示したが、唯一の高速マスタ１ａから特定の低速スレーブ４へのデータ転送が連続した場合も同じであり、バス使用権を占有する時間を短縮することができる。
また、図１では、高速マスタ１ａ，１ｂから低速スレーブ４へのデータの書き込み処理について説明したが、高速マスタから低速スレーブへのデータの読み出し処理については以下のとおりである。すなわち、動作としては、高速マスタから低速スレーブに読み出し要求し、低速スレーブが読み出しデータをキャッシュメモリに転送するがここまではバスラインを使用することなく、キャッシュメモリから読み出しデータを高速マスタに転送する場合にのみバスラインを占有することになり、高速マスタから低速スレーブへのデータの読み出し処理においても同様にバス使用権を占有する時間を短縮することができる。 In FIG. 1, the transfer data 12a and 12b are represented as independent data chunks. However, the transfer data 12a and 12b may be stored together in the cache memory 3, and the mixed transfer is possible. Any data can be used as long as the data 12a and 12b are reconstructed when the data is transferred to the low-speed slave 4.
Although FIG. 1 shows the case where data transfer from a plurality of high-speed masters 1a and 1b to a specific low-speed slave 4 is continued, data transfer from a single high-speed master 1a to a specific low-speed slave 4 is continued. This is also the case, and the time for occupying the right to use the bus can be shortened.
In FIG. 1, the data writing process from the high-speed masters 1 a and 1 b to the low-speed slave 4 has been described. The data reading process from the high-speed master to the low-speed slave is as follows. That is, as an operation, a read request is made from the high-speed master to the low-speed slave, and the low-speed slave transfers the read data to the cache memory, but until now, the read data is transferred from the cache memory to the high-speed master without using the bus line. Only when the bus line is occupied, the time for occupying the right to use the bus can be shortened in the data read processing from the high-speed master to the low-speed slave.

以上のように、この実施の形態１によれば、２台の高速マスタ１ａ，１ｂがバスライン２に接続され、また、バスライン２には、キャッシュメモリ３を介して低速スレーブ４が接続され、高速マスタ１ａ，１ｂから連続して低速スレーブ４へのデータ転送が発生した場合でも、一旦キャッシュメモリ３にデータが転送されてしまえば、バス使用権を開放することができ、バス使用権を占有する時間を短縮し、バスの使用効率を含め処理全体の効率を高めることができる。 As described above, according to the first embodiment, two high-speed masters 1 a and 1 b are connected to the bus line 2, and the low-speed slave 4 is connected to the bus line 2 via the cache memory 3. Even if data transfer from the high-speed masters 1a and 1b to the low-speed slave 4 occurs continuously, once the data is transferred to the cache memory 3, the right to use the bus can be released and the right to use the bus can be released. The occupied time can be shortened, and the efficiency of the entire processing including the bus use efficiency can be increased.

実施の形態２．
図２はこの発明の実施の形態２によるバス装置を示すブロック図であり、図において、アービタ５は、高速マスタ１ａ，１ｂからの転送要求に応じて、優先順位に基づいてその高速マスタのバスライン２の使用を承認するものである。
また、高速マスタ１ａ，１ｂからは、アービタ５によるバスライン２の使用の承認に応じたデータ転送１１ａ，１１ｂとして分割データが転送され、キャッシュメモリ３では、それら分割データを再構築して低速スレーブ４に転送するようにしたものである。その他の構成については図１と同等である。 Embodiment 2. FIG.
FIG. 2 is a block diagram showing a bus device according to the second embodiment of the present invention. In FIG. 2, the arbiter 5 is a bus of the high-speed master based on the priority order in response to a transfer request from the high-speed masters 1a and 1b. Approve the use of line 2.
Further, the high-speed masters 1a and 1b transfer the divided data as the data transfer 11a and 11b according to the approval of the use of the bus line 2 by the arbiter 5, and the cache memory 3 reconstructs the divided data to obtain the low-speed slave. 4 is transferred. Other configurations are the same as those in FIG.

次に動作について説明する。
この実施の形態２は、高速マスタ１ａ，１ｂから低速スレーブ４へのデータ転送を分割して転送する場合を示したものである。高速マスタ１ｂから大量のデータ転送１１ｂが発生し、その直後に高速マスタ１ａからデータ転送１１ａが発生し、データ転送１１ａのデータ量がデータ転送１１ｂのデータ量よりも少ない場合、データ転送１１ｂの途中にデータ転送１１ａを割り込ませる。これにより、比較的データ量の少ないデータ転送１１ａが大量データのデータ転送１１ｂの完了まで待つ必要が無くなる。転送データ１２ａ，１２ｂは図１同様、低速スレーブ４に接続されたキャッシュメモリ３に格納された後、再構築して低速スレーブ４に転送される。この実施の形態２においては、マスタおよびスレーブの処理速度が同じである場合においても有効である。 Next, the operation will be described.
In the second embodiment, the data transfer from the high-speed masters 1a and 1b to the low-speed slave 4 is divided and transferred. When a large amount of data transfer 11b occurs from the high-speed master 1b and immediately after that, the data transfer 11a occurs from the high-speed master 1a, and when the data amount of the data transfer 11a is smaller than the data amount of the data transfer 11b, Interrupt the data transfer 11a. This eliminates the need for the data transfer 11a having a relatively small amount of data to wait until the data transfer 11b of the large amount of data is completed. The transfer data 12a and 12b are stored in the cache memory 3 connected to the low-speed slave 4 and reconstructed and transferred to the low-speed slave 4 as in FIG. The second embodiment is effective even when the processing speeds of the master and slave are the same.

図３はこの発明の実施の形態２によるバス装置の動作を示すタイミングチャートであり、図において、高速マスタ１ｂから転送要求（１ｂ）が発行され、アービタ５がその転送要求の承認（１ｂ）を有効にすれば、高速マスタ１ｂはデータ（１１ｂ）のように分割データの転送を開始する。高速マスタ１ｂからのデータ転送途中において、高速マスタ１ａからの転送要求（１ａ）が発行され、アービタ５において高速マスタ１ａからの転送の優先順位が高速マスタ１ｂからの転送よりも高い場合は、アービタ５は承認（１ｂ）を無効にし、承認（１ａ）を有効にする。高速マスタ１ｂは、承認（１ｂ）が無効になるとデータ転送を中止し、高速マスタ１ａは、承認（１ａ）が有効になるのを確認してデータ転送を開始する。高速マスタ１ａからのデータ転送完了後、承認（１ａ）は無効になり、これと同時に承認（１ｂ）が有効に戻る。高速マスタ１ｂは、承認（１ｂ）が有効になるのを確認して、残りのデータ転送を再開する。アービタ５は、高速マスタの処理内容、データ量の多さ、その他の条件により優先順位を定める。 FIG. 3 is a timing chart showing the operation of the bus device according to the second embodiment of the present invention. In FIG. 3, a transfer request (1b) is issued from the high-speed master 1b, and the arbiter 5 approves the transfer request (1b). If it is validated, the high-speed master 1b starts to transfer divided data like data (11b). If the transfer request (1a) from the high-speed master 1a is issued during the data transfer from the high-speed master 1b and the priority of transfer from the high-speed master 1a is higher than that from the high-speed master 1b in the arbiter 5, the arbiter 5 invalidates the approval (1b) and validates the approval (1a). The high-speed master 1b stops data transfer when the approval (1b) becomes invalid, and the high-speed master 1a confirms that the approval (1a) becomes valid and starts data transfer. After the data transfer from the high-speed master 1a is completed, the approval (1a) becomes invalid, and at the same time, the approval (1b) returns to valid. The high speed master 1b confirms that the approval (1b) is valid, and resumes the remaining data transfer. The arbiter 5 determines priority according to the processing contents of the high-speed master, the amount of data, and other conditions.

なお、図３では、転送要求（１ａ）のデータ転送完了後に転送要求（１ｂ）のデータ転送を再開しているが、転送要求（１ａ）および転送要求（１ｂ）のデータ転送をを交互に行っても構わない。
また、図２では、高速マスタから低速スレーブへのデータの書き込みについて示したが、高速マスタから低速スレーブへのデータの読み出しについても同様である。高速マスタ１ｂから大量の読み出し転送が発生し、その直後に高速マスタ１ａからの読み出し転送が発生し、高速マスタ１ａの読み出しデータ量が高速マスタ１ｂの読み出しデータ量よりも少ない場合、高速マスタ１ｂの読み出し転送途中に高速マスタ１ａの読み出し転送を割り込ませる。これにより、比較的データ量の少ない高速マスタ１ａの読み出し転送が大量データの高速マスタ１ｂの読み出し転送完了まで待つ必要が無くなる。 In FIG. 3, the data transfer of the transfer request (1b) is resumed after the data transfer of the transfer request (1a) is completed, but the data transfer of the transfer request (1a) and the transfer request (1b) is alternately performed. It doesn't matter.
Further, FIG. 2 shows the data writing from the high-speed master to the low-speed slave, but the same applies to the data reading from the high-speed master to the low-speed slave. When a large amount of read transfer occurs from the high speed master 1b and immediately after that, a read transfer from the high speed master 1a occurs, and when the amount of read data of the high speed master 1a is smaller than the amount of read data of the high speed master 1b, Interrupt the read transfer of the high-speed master 1a during the read transfer. As a result, there is no need to wait for the read transfer of the high-speed master 1a with a relatively small amount of data until the read transfer of the high-speed master 1b with a large amount of data is completed.

以上のように、この実施の形態２によれば、２台の高速マスタ１ａ，１ｂがバスライン２に接続され、また、バスライン２には、キャッシュメモリ３を介して低速スレーブ４が接続され、高速マスタ１ａ，１ｂから連続して低速スレーブ４へのデータ転送が発生した場合でも、一旦キャッシュメモリ３にデータが転送されてしまえば、バス使用権を開放することができ、バス使用権を占有する時間を短縮し、バスの使用効率を含め処理全体の効率を高めることができる。
また、高速マスタ１ａ，１ｂから分割されたデータをアービタ５によるバスライン２の使用の承認に応じて転送可能にし、キャッシュメモリ３では、分割されたデータを再構築して低速スレーブ４に転送することにより、高速マスタ１ｂから大量のデータ転送中に、高速マスタ１ａからデータ転送したい場合に、高速マスタ１ｂのデータ転送を中止して高速マスタ１ａからデータ転送すれば、高速マスタ１ａは高速マスタ１ｂの大量のデータ転送終了を待つことなくデータ転送を開始することができる。また、高速マスタ１ｂがデータ転送を中止するまで転送したデータを再転送する必要はない。このように、バス使用権を保有する時間を短縮し、バスの使用効率を含め処理全体の効率を高めることができる。 As described above, according to the second embodiment, two high-speed masters 1 a and 1 b are connected to the bus line 2, and the low-speed slave 4 is connected to the bus line 2 via the cache memory 3. Even if data transfer from the high-speed masters 1a and 1b to the low-speed slave 4 occurs continuously, once the data is transferred to the cache memory 3, the right to use the bus can be released and the right to use the bus can be released. The occupied time can be shortened and the efficiency of the entire process including the bus use efficiency can be increased.
In addition, the data divided from the high-speed masters 1 a and 1 b can be transferred in accordance with the approval of the use of the bus line 2 by the arbiter 5, and the cache data 3 is reconstructed and transferred to the low-speed slave 4. Thus, when a large amount of data is being transferred from the high-speed master 1b, if it is desired to transfer data from the high-speed master 1a, if the data transfer from the high-speed master 1b is stopped and the data is transferred from the high-speed master 1a, the high-speed master 1a Data transfer can be started without waiting for the end of a large amount of data transfer. Further, it is not necessary to retransfer the transferred data until the high speed master 1b stops the data transfer. In this way, the time for holding the right to use the bus can be shortened, and the efficiency of the entire process including the usage efficiency of the bus can be increased.

実施の形態３．
図４はこの発明の実施の形態３によるバス装置を示すブロック図であり、図において、高速マスタ１ａ〜１ｃは、高速処理によりデータを転送可能な装置である。バスライン２ａ，２ｂは、高速マスタ１ａ〜１ｃに接続可能にされ、高速マスタ１ａ〜１ｃと同様にデータを高速転送可能なものである。キャッシュメモリ３ａ〜３ｃは、バスライン２ａ，２ｂに接続可能にされ、転送されるデータを一旦格納するものである。低速スレーブ４ａ〜４ｃは、対応するキャッシュメモリ３ａ〜３ｃに接続され、そのキャッシュメモリ３ａ〜３ｃに格納されたデータが転送されるものである。アービタ５は、高速マスタ１ａ〜１ｃからの転送要求に応じて、優先順位に基づいてその高速マスタのバスライン２ａ，２ｂの使用を承認するものである。スイッチ６ａ〜６ｌは、バスライン２ａ，２ｂにそれぞれ設けられ、アービタ５による制御信号に応じて所定の高速マスタ１ａ〜１ｃおよびキャッシュメモリ３ａ〜３ｃ間を接続するものである。
なお、データ転送１１ａ〜１１ｃは、それぞれ高速マスタ１ａ〜１ｃから転送されたものである。また、高速マスタ１ａ〜１ｃからは、アービタ５によるバスライン２ａ，２ｂの使用の承認に応じて分割データが転送され、キャッシュメモリ３ａ〜３ｃでは、それら分割データを再構築して低速スレーブ４ａ〜４ｃに転送するようにしたものである。その他の構成については図１と同等である。 Embodiment 3 FIG.
4 is a block diagram showing a bus device according to Embodiment 3 of the present invention. In the figure, high-speed masters 1a to 1c are devices capable of transferring data by high-speed processing. The bus lines 2a and 2b can be connected to the high-speed masters 1a to 1c, and can transfer data at high speed in the same manner as the high-speed masters 1a to 1c. The cache memories 3a to 3c are connectable to the bus lines 2a and 2b, and temporarily store data to be transferred. The low-speed slaves 4a to 4c are connected to the corresponding cache memories 3a to 3c, and the data stored in the cache memories 3a to 3c are transferred. The arbiter 5 approves the use of the bus lines 2a and 2b of the high-speed master based on the priority order in response to transfer requests from the high-speed masters 1a to 1c. The switches 6a to 6l are provided on the bus lines 2a and 2b, respectively, and connect predetermined high-speed masters 1a to 1c and cache memories 3a to 3c according to a control signal from the arbiter 5.
The data transfers 11a to 11c are transferred from the high-speed masters 1a to 1c, respectively. The divided data is transferred from the high-speed masters 1a to 1c in response to the approval of the use of the bus lines 2a and 2b by the arbiter 5, and the divided data is reconstructed in the cache memories 3a to 3c, so that the low-speed slaves 4a to 4c. 4c is transferred. Other configurations are the same as those in FIG.

次に動作について説明する。
この実施の形態３は、複数の高速マスタ１ａ〜１ｃから複数の低速スレーブ４ａ〜４ｃへの転送において、バスライン２ａ，２ｂおよびスイッチ６ａ〜６ｌによるバス経路を複数形成したものである。
図５はスイッチの詳細を示す回路図であり、スイッチ６ａ〜６ｌのうちのスイッチ６ｂの詳細を代表させて示したものである。このスイッチ６ｂでは、バスライン２ａ上に２個のスイッチが接続されると共にそのバイパスラインに１個のスイッチが接続され、また、高速マスタ１ａからのライン上に２個のスイッチが接続されると共にそのバイパスラインに１個のスイッチが接続されたものである。このバイパスラインおよびスイッチは、横および縦等のさまざまな経路を形成するために設けられたものである。各スイッチは、ＮＭＯＳトランジスタで構成され、アービタ５からの制御信号によりオン／オフされる。なお、各スイッチは、ＮＭＯＳトランジスタで構成したが、これに限ることなく、信号の流れをオン／オフすることができるものであれば、どのようなスイッチであっても良く、さらに、スイッチ６ａ〜６ｌについても、バスライン２ａ，２ｂおよびアービタ５からの制御信号と共に複数のバス経路を形成できるものであれば、どのような構成であっても良い。 Next, the operation will be described.
In the third embodiment, a plurality of bus paths are formed by the bus lines 2a and 2b and the switches 6a to 6l in the transfer from the plurality of high speed masters 1a to 1c to the plurality of low speed slaves 4a to 4c.
FIG. 5 is a circuit diagram showing details of the switch, and shows details of the switch 6b among the switches 6a to 6l. In this switch 6b, two switches are connected on the bus line 2a, one switch is connected to the bypass line, and two switches are connected on the line from the high-speed master 1a. One switch is connected to the bypass line. The bypass line and the switch are provided to form various paths such as horizontal and vertical. Each switch is composed of an NMOS transistor and is turned on / off by a control signal from the arbiter 5. Each switch is composed of an NMOS transistor. However, the present invention is not limited to this, and any switch can be used as long as it can turn on / off the signal flow. 6l may have any configuration as long as a plurality of bus paths can be formed together with control signals from the bus lines 2a and 2b and the arbiter 5.

図４において、高速マスタ１ａから低速スレーブ４ｃへのデータ転送１１ａおよび高速マスタ１ｃから低速スレーブ４ａへのデータ転送１１ｃを行っている途中で、高速マスタ１ｂから低速スレーブ４ｂへのデータ転送１１ｂが発生した場合、データ転送１１ｂは、データ転送１１ａ，１１ｃに妨げられることになる。
図６は転送データの流れを示す説明図であり、データ転送１１ａ，１１ｃに比べ、データ転送１１ｂの優先順位が高い場合、この図６に示すように、データ転送１１ａまたはデータ転送１１ｃにデータ転送１１ｂを割り込ませる。データ転送１１ｂのデータは、スイッチの切り替えにより、転送経路１３ｂまたは転送経路１４ｂのどちらかを経由し、キャッシュメモリ３ｂに転送される。これにより、データ転送１１ｂが長時間待たされることを防ぐことができ、処理全体の効率を向上させることが可能となる。 In FIG. 4, during the data transfer 11a from the high-speed master 1a to the low-speed slave 4c and the data transfer 11c from the high-speed master 1c to the low-speed slave 4a, the data transfer 11b from the high-speed master 1b to the low-speed slave 4b occurs. In this case, the data transfer 11b is obstructed by the data transfers 11a and 11c.
FIG. 6 is an explanatory diagram showing the flow of transfer data. When the priority of the data transfer 11b is higher than that of the data transfer 11a, 11c, as shown in FIG. 6, the data transfer to the data transfer 11a or the data transfer 11c is performed. 11b is interrupted. Data in the data transfer 11b is transferred to the cache memory 3b via the transfer path 13b or the transfer path 14b by switching the switch. As a result, the data transfer 11b can be prevented from waiting for a long time, and the efficiency of the entire processing can be improved.

図７はこの発明の実施の形態３によるバス装置の動作を示すタイミングチャートであり、図６で示したように、データ転送１１ａにデータ転送１１ｂを割り込ませた場合を示したものである。
図において、高速マスタ１ａから転送要求（１ａ）が発行され、アービタ５がその転送要求の承認（１ａ）を有効にすれば、アービタ５からの制御信号によりスイッチ６ｅ，６ｆのバスライン２ａの横方向の経路を形成して、高速マスタ１ａはデータ（１１ａ）のように分割データの転送を開始する。高速マスタ１ａからのデータ転送途中において、高速マスタ１ｃからの転送要求（１ｃ）が発行され、アービタ５がその転送要求の承認（１ｃ）を有効にすれば、アービタ５からの制御信号によりスイッチ６ｇ，６ｈのバスライン２ｂの横方向の経路を形成して、高速マスタ１ｃはデータ（１１ｃ）のように分割データの転送を開始する。ここで、高速マスタ１ｂから転送要求（１ｂ）が発行され、アービタ５において転送の優先順位が、高速マスタ１ｂ、高速マスタ１ｃ、高速マスタ１ａの順である場合は、アービタ５は承認（１ａ）を無効にし、承認（１ｂ）を有効にする。高速マスタ１ａは、承認（１ａ）が無効になるとデータ（１１ａ）の転送を中止し、アービタ５が転送要求の承認（１ｂ）を有効にすれば、アービタ５からの制御信号によりスイッチ６ｅ，６ｆ，６ｈのバスライン２ａ，２ｂの転送経路１３ｂを形成して、高速マスタ１ｂはデータ（１１ｂ）のように分割データの転送を開始する。また、この時、スイッチ６ｈは、高速マスタ１ｃからのデータ転送が維持可能になるように、横方向のバイパスラインの経路を形成する。高速マスタ１ｂからのデータ転送完了後、承認（１ｂ）は無効になり、これと同時に承認（１ａ）が有効に戻る。高速マスタ１ａは、承認（１ａ）が有効になるのを確認して、残りのデータ転送を再開する。 FIG. 7 is a timing chart showing the operation of the bus device according to the third embodiment of the present invention, and shows a case where the data transfer 11b is interrupted to the data transfer 11a as shown in FIG.
In the figure, when a transfer request (1a) is issued from the high-speed master 1a and the arbiter 5 validates the transfer request (1a), the control signal from the arbiter 5 causes the horizontal of the bus lines 2a of the switches 6e and 6f. A high-speed master 1a starts to transfer divided data like data (11a) by forming a path in the direction. If a transfer request (1c) from the high-speed master 1c is issued during the data transfer from the high-speed master 1a and the arbiter 5 validates the transfer request (1c), the switch 6g is controlled by a control signal from the arbiter 5. , 6h, the horizontal path of the bus line 2b is formed, and the high-speed master 1c starts transferring divided data like data (11c). Here, when the transfer request (1b) is issued from the high-speed master 1b and the transfer priority is in the order of the high-speed master 1b, the high-speed master 1c, and the high-speed master 1a in the arbiter 5, the arbiter 5 approves (1a). Is disabled and approval (1b) is enabled. When the approval (1a) becomes invalid, the high-speed master 1a stops the transfer of the data (11a), and when the arbiter 5 validates the transfer request approval (1b), the switches 6e and 6f are controlled by the control signal from the arbiter 5. , 6h bus lines 2a and 2b are formed, and the high-speed master 1b starts transferring divided data like data (11b). At this time, the switch 6h forms a horizontal bypass line path so that data transfer from the high-speed master 1c can be maintained. After the data transfer from the high-speed master 1b is completed, the approval (1b) becomes invalid, and at the same time, the approval (1a) returns to valid. The high-speed master 1a confirms that the approval (1a) is valid, and resumes the remaining data transfer.

なお、図７では、データ転送１１ｂが終了するまでデータ転送１１ａを止めているが、データ転送１１ｂとデータ転送１１ａとを交互に行うようにしても構わない。また、図７では、データ転送１１ｂがデータ転送１１ａに割り込み、転送経路１３ｂを経由してキャッシュメモリ４ｂにデータを転送するタイミングを示したが、データ転送１１ｂがデータ転送１１ｃに割り込み、転送経路１４ｂを経由してキャッシュメモリ４ｂにデータを転送するようにしても構わない。 In FIG. 7, the data transfer 11a is stopped until the data transfer 11b is completed. However, the data transfer 11b and the data transfer 11a may be alternately performed. FIG. 7 shows the timing at which the data transfer 11b interrupts the data transfer 11a and transfers data to the cache memory 4b via the transfer path 13b. However, the data transfer 11b interrupts the data transfer 11c and the transfer path 14b. The data may be transferred to the cache memory 4b via

以上のように、この実施の形態３によれば、３台の高速マスタ１ａ〜１ｃがバスライン２ａ，２ｂに接続され、また、バスライン２ａ，２ｂには、キャッシュメモリ３ａ〜３ｃを介して低速スレーブ４ａ〜４ｃが接続され、高速マスタ１ａ〜１ｃから連続して低速スレーブ４ａ〜４ｃへのデータ転送が発生した場合でも、一旦キャッシュメモリ３ａ〜３ｃにデータが転送されてしまえば、バス使用権を開放することができ、バス使用権を占有する時間を短縮し、バスの使用効率を含め処理全体の効率を高めることができる。
また、高速マスタ１ａ〜１ｃから分割されたデータをアービタ５によるバスライン２ａ，２ｂの使用の承認に応じて転送可能にし、キャッシュメモリ３ａ〜３ｃでは、分割されたデータを再構築して低速スレーブ４ａ〜４ｃに転送することにより、例えば、高速マスタ１ａ，１ｃから大量のデータ転送中に、高速マスタ１ｂからデータ転送したい場合に、高速マスタ１ａのデータ転送を中止して高速マスタ１ｂからデータ転送すれば、高速マスタ１ｂは高速マスタ１ａの大量のデータ転送終了を待つことなくデータ転送を開始することができる。また、高速マスタ１ａがデータ転送を中止するまで転送したデータを再転送する必要はない。このように、バス使用権を保有する時間を短縮し、バスの使用効率を含め処理全体の効率を高めることができる。
さらに、アービタ５の制御によりスイッチを接続し、高速マスタおよびキャッシュメモリ間のバス経路を同時に複数の形成可能にしたことで、複数のバス経路で同時にデータ転送を行うことができると共に、高速マスタからの転送要求に応じてバス経路を切り替えることで、バス使用権を保有する時間を短縮し、バスの使用効率を含め処理全体の効率を高めることができる。 As described above, according to the third embodiment, the three high-speed masters 1a to 1c are connected to the bus lines 2a and 2b, and the bus lines 2a and 2b are connected via the cache memories 3a to 3c. Even if the low-speed slaves 4a to 4c are connected and data transfer from the high-speed masters 1a to 1c to the low-speed slaves 4a to 4c occurs, once the data is transferred to the cache memories 3a to 3c, the bus is used. The right to be released can be released, the time for occupying the right to use the bus can be shortened, and the efficiency of the entire processing including the bus usage efficiency can be increased.
In addition, the data divided from the high-speed masters 1a to 1c can be transferred in accordance with the approval of the use of the bus lines 2a and 2b by the arbiter 5, and the cache memories 3a to 3c reconstruct the divided data to make low-speed slaves. By transferring to 4a-4c, for example, when transferring data from the high-speed master 1b during a large amount of data transfer from the high-speed masters 1a, 1c, the data transfer from the high-speed master 1a is stopped and the data transfer from the high-speed master 1b is performed. Then, the high-speed master 1b can start data transfer without waiting for completion of a large amount of data transfer from the high-speed master 1a. Further, it is not necessary to retransfer the transferred data until the high speed master 1a stops the data transfer. In this way, the time for holding the right to use the bus can be shortened, and the efficiency of the entire process including the usage efficiency of the bus can be increased.
Furthermore, the switch is connected under the control of the arbiter 5, and a plurality of bus paths between the high-speed master and the cache memory can be formed at the same time, so that data can be transferred simultaneously through the plurality of bus paths, and from the high-speed master. By switching the bus route according to the transfer request, the time for holding the right to use the bus can be shortened, and the efficiency of the entire process including the bus usage efficiency can be increased.

この発明の実施の形態１によるバス装置を示すブロック図である。1 is a block diagram showing a bus device according to Embodiment 1 of the present invention. この発明の実施の形態２によるバス装置を示すブロック図である。It is a block diagram which shows the bus apparatus by Embodiment 2 of this invention. この発明の実施の形態２によるバス装置の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the bus apparatus by Embodiment 2 of this invention. この発明の実施の形態３によるバス装置を示すブロック図である。It is a block diagram which shows the bus apparatus by Embodiment 3 of this invention. スイッチの詳細を示す回路図である。It is a circuit diagram which shows the detail of a switch. 転送データの流れを示す説明図である。It is explanatory drawing which shows the flow of transfer data. この発明の実施の形態３によるバス装置の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the bus apparatus by Embodiment 3 of this invention.

Explanation of symbols

１ａ〜１ｃ高速マスタ、２，２ａ，２ｂバスライン、３，３ａ〜３ｃキャッシュメモリ、４，４ａ〜４ｃ低速スレーブ、５アービタ、６ａ〜６ｌスイッチ、１１ａ〜１１ｃデータ転送、１２ａ，１２ｂ転送データ、１３ｂ，１４ｂ転送経路。 1a-1c high-speed master, 2, 2a, 2b bus line, 3, 3a-3c cache memory, 4, 4a-4c low-speed slave, 5 arbiter, 6a-6l switch, 11a-11c data transfer, 12a, 12b transfer data, 13b, 14b Transfer route.

Claims

A high-speed master that transfers data by high-speed processing,
A bus line connected to the high speed master and transferring data from the high speed master;
A cache memory connected to the bus line and temporarily storing data to be transferred;
A bus device comprising: a low-speed slave connected to the cache memory to which data stored in the cache memory is transferred.

Multiple high-speed masters that transfer data by high-speed processing,
A bus line connected to the plurality of high-speed masters and transferring data from the high-speed masters;
A cache memory connected to the bus line and temporarily storing data to be transferred;
An arbiter that approves the use of the bus line of the high-speed master in response to a transfer request from the high-speed master;
A bus device comprising: a low-speed slave connected to the cache memory to which data stored in the cache memory is transferred.

Multiple high-speed masters that transfer data by high-speed processing,
A plurality of bus lines that are connectable to the plurality of high-speed masters and transfer data from the high-speed masters;
A plurality of cache memories which are connectable to the plurality of bus lines and temporarily store data to be transferred;
An arbiter that approves the use of the bus line of the high-speed master in response to a transfer request from the high-speed master;
A switch that is provided in each of the plurality of bus lines, and connects between the predetermined high-speed master and the cache memory in accordance with the approval of the use of the bus line by the arbiter;
And a low-speed slave connected to each of the plurality of cache memories, to which data stored in the cache memories is transferred.

The high-speed master makes it possible to transfer the divided data according to the approval of the use of the bus line by the arbiter,
4. The bus device according to claim 2, wherein the cache memory reconstructs the divided data and transfers the data to the low-speed slave.

5. The bus device according to claim 3, wherein the arbiter connects a switch according to the approval of the use of the bus line, and can simultaneously form a plurality of bus paths between the high-speed master and the cache memory. .