JP2705955B2 - Parallel information processing device - Google Patents

Parallel information processing device

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JP2705955B2
JP2705955B2 JP63273890A JP27389088A JP2705955B2 JP 2705955 B2 JP2705955 B2 JP 2705955B2 JP 63273890 A JP63273890 A JP 63273890A JP 27389088 A JP27389088 A JP 27389088A JP 2705955 B2 JP2705955 B2 JP 2705955B2
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arithmetic unit
dma controller
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bus
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英夫 菊池
高志 湯川
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Nippon Telegraph and Telephone Corp
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の演算ユニットが相互接続路により接
続された並列情報処理装置に係り、詳しくは、演算ユニ
ット内に設けられたDMAコントローラにより演算ユニッ
ト間のメモリ間データ転送の高速化を実現する並列情報
処理装置に関する。
Description: BACKGROUND OF THE INVENTION The present invention relates to a parallel information processing apparatus in which a plurality of arithmetic units are connected by an interconnection path, and more particularly, to a parallel information processing device provided with a DMA controller provided in the arithmetic unit. The present invention relates to a parallel information processing device that realizes high-speed data transfer between memories between arithmetic units.

〔従来の技術〕[Conventional technology]

近年、演算ユニットを2個以上、相互接続路(以下、
バスと呼ぶ)により接続し、必要に応じて演算ユニット
間でデータを転送しあい、処理を各演算ユニットで分担
して並列に実行する並列情報処理装置が広く利用されて
きている。この種の並列情報処理装置において、ある演
算ユニット内のメモリ(局所メモリ)の内容を他の演算
ユニット内のメモリ(局所メモリ)に転送する場合、従
来は各演算ユニットを結合するバス上にデータ中継用の
共有メモリを設け、該共有メモリを介して行う方式をと
るのが一般的であった。
2. Description of the Related Art In recent years, two or more arithmetic units
A parallel information processing apparatus has been widely used, which is connected by a bus), transfers data between arithmetic units as needed, and executes processing in parallel by sharing the processing among the arithmetic units. In this type of parallel information processing apparatus, when the contents of a memory (local memory) in a certain arithmetic unit are transferred to a memory (local memory) in another arithmetic unit, data is conventionally stored on a bus connecting the arithmetic units. In general, a method is provided in which a shared memory for relaying is provided and the process is performed via the shared memory.

第5図に従来の並列情報処理装置におけるメモリ間デ
ータ転送方式の構成例を示す。第5図において、複数の
演算ユニット1,2,…9はバス104により相互に接続され
ている。演算ユニット1は中央処理装置(CPU)11、局
所メモリ(MEM)12、バスインタフェース回路(BIF)15
よりなり、局所バス14により相互に接続されている。他
の演算ユニット2〜9の構成も同様である。バス104に
は、更に各演算ユニット1〜9がデータ中継に利用する
共有メモリ(MEM)10が接続されている。例えば、演算
ユニット1内のメモリ12のデータを演算ユニット2内の
メモリ22に転送する場合、演算ユニット1内のCPU11
は、メモリ12のデータをバスインタフェース回路15、バ
ス104を介して、一旦、共有メモリ10に転送し、演算ユ
ニット2に対して共有メモリ10のアクセスを指示する。
演算ユニット1からの指示により、演算ユニット2のCP
U21は共有メモリ10からデータを読み出し、バス104、バ
スインタフェース回路25を介してメモリ22に格納する。
なお、共有メモリ10のかわりに、演算ユニットにおける
バスインタフェース回路内のバッファを用いることもあ
る。
FIG. 5 shows a configuration example of a data transfer method between memories in a conventional parallel information processing apparatus. In FIG. 5, a plurality of operation units 1, 2,... 9 are interconnected by a bus 104. The arithmetic unit 1 includes a central processing unit (CPU) 11, a local memory (MEM) 12, a bus interface circuit (BIF) 15
And are interconnected by a local bus 14. The same applies to the configurations of the other arithmetic units 2 to 9. The bus 104 is further connected to a shared memory (MEM) 10 used by each of the arithmetic units 1 to 9 for data relay. For example, when transferring data from the memory 12 in the arithmetic unit 1 to the memory 22 in the arithmetic unit 2, the CPU 11 in the arithmetic unit 1
Temporarily transfers the data in the memory 12 to the shared memory 10 via the bus interface circuit 15 and the bus 104, and instructs the arithmetic unit 2 to access the shared memory 10.
According to the instruction from the arithmetic unit 1, the CP of the arithmetic unit 2
U21 reads data from the shared memory 10 and stores it in the memory 22 via the bus 104 and the bus interface circuit 25.
Note that a buffer in the bus interface circuit in the arithmetic unit may be used instead of the shared memory 10.

一方、単一の演算ユニットからなる情報処理装置にお
いては、従来からCPU動作と独立にメモリを直接アクセ
スする所謂ダイレクト・メモリ・アクセス・コントロー
ラ(DMAコントローラ)が使用されている。第6図はそ
の構成例を示したもので、CPU11、メモリ12、及びDMAコ
ントローラ(DMAC)13が局所バス14に接続されている。
On the other hand, in an information processing apparatus including a single arithmetic unit, a so-called direct memory access controller (DMA controller) for directly accessing a memory independently of a CPU operation has been conventionally used. FIG. 6 shows an example of the configuration, in which a CPU 11, a memory 12, and a DMA controller (DMAC) 13 are connected to a local bus 14.

DMAコントローラについては、例えば、米国インテル
社製LSI(品番8237A)などで、典型的な概念が確立され
ており、次のような一連の処理動作をおこなう。すなわ
ち、DMAC13は、CPU11からバス使用権を獲得すると、予
めプログラム化されたシーケンスにしたがって送受双方
のメモリ番地を次々と生成して、メモリ12の特定番地か
らメモリ12の他の特定番地にデータ転送を連続的におこ
ない、一連のデータ転送が終了した時に当該バス使用権
を放棄する。
A typical concept of the DMA controller is established in, for example, an LSI (product number 8237A) manufactured by Intel Corporation in the United States, and performs the following series of processing operations. That is, when the DMAC 13 acquires the right to use the bus from the CPU 11, the DMAC 13 successively generates memory addresses for both transmission and reception in accordance with a previously programmed sequence, and transfers data from a specific address of the memory 12 to another specific address of the memory 12. Are continuously performed, and when a series of data transfer ends, the bus use right is relinquished.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

従来技術において、中継用の共用メモリを使用する方
式では、ある演算ユニット内のCPUが当該メモリの内容
を一旦共有メモリに転送し、これを知った他の演算ユニ
ット内のCPUが、共有メモリから当該メモリに再度転送
するという二段階の処理が必要であった。このような方
式には、当然、転送に時間を要するとゝもに、中継用の
共有メモリを設けなくてはならないという自明な欠点が
あるが、そのほかにも、中継転送中の共有メモリがこれ
と無関係な演算ユニットによって誤って使用されること
のないように、バス使用権の調停をおこなう必要がある
こと、そのための制御回路が複雑であること、バス使用
効率の低下を引き起こすこと等の欠点が認められる。
In the prior art, in the method using a shared memory for relaying, a CPU in a certain arithmetic unit temporarily transfers the contents of the memory to the shared memory, and a CPU in another arithmetic unit that knows this transfers the content from the shared memory to the shared memory. A two-stage process of transferring data to the memory again was necessary. Of course, such a method has the obvious disadvantage that the transfer requires a long time and the provision of a shared memory for relaying is also obvious. Disadvantages such as the necessity of arbitrating the right to use the bus, the complexity of the control circuit therefor, and the reduction in bus use efficiency, so that the arithmetic unit is not erroneously used by unrelated arithmetic units. Is recognized.

一方、DMAコントローラを用いる方式は、CPUを介さず
にメモリ間のデータ転送を高速におこなうための効果的
な方法であるが、従来はデータ転送が1つのバス(局所
バス)内に限られていた。このため、複数の演算ユニッ
トを有する並列情報処理装置では、そのまゝ利用するこ
とができないという欠点があった。
On the other hand, a method using a DMA controller is an effective method for performing high-speed data transfer between memories without going through a CPU, but conventionally, data transfer is limited to one bus (local bus). Was. For this reason, a parallel information processing apparatus having a plurality of arithmetic units cannot be used as it is.

本発明の目的は、単一の演算ユニットにおいて有効な
DMAコントローラの機能を拡張し、複数の演算ユニット
間に跨るメモリ間データ転送を高速化する並列情報処理
装置を提供することにある。
An object of the present invention is to provide a method that is effective in a single arithmetic unit.
It is an object of the present invention to provide a parallel information processing apparatus which expands the function of a DMA controller and speeds up data transfer between memories across a plurality of arithmetic units.

〔課題を解決するための手段〕[Means for solving the problem]

上記目的を達成するために、本発明は、少なくともプ
ロセッサとメモリと該メモリを直接アクセスするDMAコ
ントローラが局所バスにより接続された演算ユニットが
複数個、相互接続路により接続された並列情報処理装置
において、各演算ユニット内のDMAコントローラに、DMA
転送要求に応じて自演算ユニット内の局所バスの使用権
の獲得あるいは放棄を行う機能と、前記局所バスを使用
して自演算ユニット内のメモリを読み書きする機能と、
相互接続路の使用権の獲得あるいは放棄を行う機能と、
他演算ユニットのDMAコントローラに前記相互接続路を
介して命令を送出する機能と、他演算ユニットのDMAコ
ントローラからの命令に応じて自演算ユニット内の局所
バスの使用権の獲得あるいは放棄を行う機能と、他演算
ユニット内のメモリを読み書きする機能等を持たせ、且
つ、これらの機能は分離独立に動作可能としたことであ
る。
In order to achieve the above object, the present invention provides a parallel information processing device in which at least a processor, a memory, and a plurality of arithmetic units connected to a DMA controller for directly accessing the memory by a local bus are connected by an interconnect path. The DMA controller in each arithmetic unit
A function of acquiring or abandoning the right to use the local bus in the self-processing unit in response to a transfer request; a function of reading and writing a memory in the self-processing unit using the local bus;
A function to acquire or abandon the right to use the interconnecting path;
A function of sending an instruction to the DMA controller of another arithmetic unit via the interconnect path, and a function of acquiring or relinquishing the right to use the local bus in the own arithmetic unit in response to an instruction from the DMA controller of the other arithmetic unit And a function for reading and writing a memory in another arithmetic unit, and these functions can be operated independently.

〔作 用〕(Operation)

本発明の最も主要な特徴は、従来のDMAコントローラ
が対応できなかった複数の演算ユニット間に跨るメモリ
間データ転送を実現するため、DMAコントローラの機能
に含まれるCPUからバス使用権を獲得するためのハンド
シェイク機能とメモリ間データ転送機能を分離独立させ
たこと、他のDMAコントローラ間との命令送受・実行機
能を加えたこと、これらの機能が単独あるいは組み合せ
て使用できるようにしたことにある。これにより、従来
は、あるCPUをホールドしたならば、その次に必ずそのC
PUの局所バス内で一連のメモリ間データ転送を実施しな
ければならなかったものが、分離独立な単位機能の適当
な組合せを用いることによって、並列情報処理装置全体
のDMA転送に拡張可能となる。
The most important feature of the present invention is to obtain a bus use right from the CPU included in the function of the DMA controller in order to realize inter-memory data transfer across a plurality of arithmetic units that the conventional DMA controller could not support. The handshake function and the data transfer function between memories have been separated from each other, the function of sending and receiving instructions to and from other DMA controllers has been added, and these functions can be used alone or in combination. . With this, conventionally, if a certain CPU is held, then C
What had to perform a series of inter-memory data transfer within the PU's local bus can be extended to DMA transfer of the entire parallel information processing device by using an appropriate combination of separate and independent unit functions .

〔実施例〕〔Example〕

以下、本発明の一実施例について図面により説明す
る。
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.

第1図は本発明の一実施例の構成図を示したものであ
る。第1図において、複数の演算ユニット1,2,…9は相
互接続路(バス)104により相互に接続されている。演
算ユニット1はCPU11、局所メモリ(MEM)12、DMAコン
トローラ(DMAC)13、バスインタフェース回路(BIF)1
5よりなり、これらは局所バス14により相互に接続され
ている。他の演算ユニット2〜9の構成も同様である。
なお、第1図では、演算ユニットが9台からなる並列情
報処理装置を示したが、一般に演算ユニットの数は2台
以上であれば幾らでもよい。
FIG. 1 shows a configuration diagram of an embodiment of the present invention. In FIG. 1, a plurality of arithmetic units 1, 2,... 9 are interconnected by an interconnection path (bus) 104. The arithmetic unit 1 includes a CPU 11, a local memory (MEM) 12, a DMA controller (DMAC) 13, and a bus interface circuit (BIF) 1.
5, which are interconnected by a local bus 14. The same applies to the configurations of the other arithmetic units 2 to 9.
Although FIG. 1 shows a parallel information processing apparatus including nine arithmetic units, any number of arithmetic units may be generally used as long as the number is two or more.

第2図に本発明の中心をなすDMAコントローラの内部
構成の一実施例を示す。便宜上、第2図では演算ユニッ
ト1内のDMAコントローラ13について示されているが、
他の演算ユニット内のDMAコントローラについても同様
である。こゝで、DMAコントローラ13は内部制御レジス
タ群130、CPUホールド制御回路131、メモリ間データ転
送制御回路132、他CPU間コントロール信号送受信回路13
3、システムバス権獲得制御回路134、DMA受付け回路13
5、命令実行制御回路136よりなる。
FIG. 2 shows an embodiment of the internal configuration of the DMA controller which forms the center of the present invention. For convenience, FIG. 2 shows the DMA controller 13 in the arithmetic unit 1, but FIG.
The same applies to DMA controllers in other arithmetic units. Here, the DMA controller 13 includes an internal control register group 130, a CPU hold control circuit 131, a data transfer control circuit 132 between memories, and a control signal transmission / reception circuit 13 between other CPUs.
3.System bus right acquisition control circuit 134, DMA reception circuit 13
5. Consists of an instruction execution control circuit 136.

以下、演算ユニット1のDMAコントローラ13がDMA転送
要求を発する側(以下、リクエスタと呼ぶ)、演算ユニ
ット2のDMAコントローラ23がこれを受ける側(以下、
ターゲットと呼ぶ)として、第1図及び第2図の動作を
併せて説明する。
Hereinafter, the side on which the DMA controller 13 of the operation unit 1 issues a DMA transfer request (hereinafter, referred to as a requester), and the side on which the DMA controller 23 of the operation unit 2 receives the request (hereinafter, referred to as a requester).
The operation of FIG. 1 and FIG. 2 will be described together.

演算ユニット1のDMAコントローラ13は、CPU11からソ
フトウェア的に内部制御レジスタ群130に書き込まれる
形でDMA要求を受け付けるものとする(以下の説明は、I
/O器等からDMA受付け回路135を経てDMA要求を受付ける
場合も共通である)。DMA要求を受けると、まずCPUホー
ルド制御回路131はCPU11に対してホールド要求信号を発
する。CPU11はこれに答えて局所バス14の使用権を放棄
し、同時にホールド許諾信号を返す。次に、システムバ
ス権獲得制御回路134がシステムバスインタフェース回
路15を経由して、第1図では省略されているシステムバ
ス調停回路(所謂アービタ;ARB)に対してシステムバス
104のバス使用権要求信号を発し、システムバス調停回
路からバス使用許諾信号を受取る。こゝまでの段階で、
演算ユニット1のDMAコントローラ13は局所バス14とシ
ステムバス104の使用権を獲得したことになる。
It is assumed that the DMA controller 13 of the arithmetic unit 1 receives a DMA request from the CPU 11 in a form of being written to the internal control register group 130 by software (the following description is based on I
The same applies to a case where a DMA request is received from a / O device or the like via the DMA receiving circuit 135). When receiving the DMA request, first, the CPU hold control circuit 131 issues a hold request signal to the CPU 11. In response, the CPU 11 relinquishes the right to use the local bus 14, and at the same time returns a hold permission signal. Next, the system bus right acquisition control circuit 134 transmits a system bus to the system bus arbitration circuit (so-called arbiter; ARB) omitted in FIG.
A bus use request signal 104 is issued, and a bus use permission signal is received from the system bus arbitration circuit. At this stage,
The DMA controller 13 of the arithmetic unit 1 has acquired the right to use the local bus 14 and the system bus 104.

次に、演算ユニット1のDMAコントローラ13は他CPU間
コントロール信号送受回路133から演算ユニット2にコ
トロール信号を送出する。コントロール信号は1種類以
上あるものとし、CPU11が内部制御レジスタ群130に設定
することによって与えられるものとする。こゝでは、コ
ントロール信号は演算ユニット2のDMAコントローラ23
に対して、演算ユニット2の局所バス24の使用権を獲得
せよ、という意味を持つ制御命令であるものとする。
Next, the DMA controller 13 of the arithmetic unit 1 sends a control signal to the arithmetic unit 2 from the control signal transmission / reception circuit 133 between other CPUs. It is assumed that there are one or more types of control signals, which are given by the CPU 11 setting in the internal control register group 130. Here, the control signal is transmitted to the DMA controller 23 of the arithmetic unit 2.
Is a control instruction meaning that the right to use the local bus 24 of the arithmetic unit 2 is obtained.

演算ユニット2のターゲット側DMAコントローラ23内
の他CPU間コントロール信号送受回路233は、上記コント
ロール信号を受信し、これに引続き、命令実行制御回路
23は、コントロール信号を解釈してDMAコントローラ23
内の関係回路を起動する。いま、コントロール信号がCP
U21のホールド要求であるので、CPUホールド制御回路23
1がCPU21に対してホールド要求信号を発する。CPU21は
これに答えて局所バス23の使用権を放棄し、同時にホー
ルド許諾信号を返す。他CPU間コントロール信号送受回
路233は、リクエスタ側DMAコントローラ13の他CPU間コ
ントロール信号送受信回路133に対して、コントロール
信号による制御命令の実行が完了したことを通知する。
こゝまでの過程で、局所バス14、システムバス104、局
所バス24はすべて演算ユニット1のDMAコントローラ13
が使用できる状態になる。
The control signal transmission / reception circuit 233 between the other CPUs in the DMA controller 23 of the target side of the arithmetic unit 2 receives the control signal, and subsequently, the instruction execution control circuit
23 interprets the control signal and DMA controller 23
Activate the related circuit inside. Now, the control signal is CP
Since this is a U21 hold request, the CPU hold control circuit 23
1 issues a hold request signal to the CPU 21. In response, the CPU 21 relinquishes the right to use the local bus 23 and returns a hold permission signal at the same time. The inter-CPU control signal transmission / reception circuit 233 notifies the requester-side DMA controller 13 of the inter-CPU control signal transmission / reception circuit 133 that the execution of the control command by the control signal is completed.
In the process up to this point, the local bus 14, the system bus 104, and the local bus 24 are all connected to the DMA controller 13 of the arithmetic unit 1.
Can be used.

次に、演算ユニット1のDMAコントローラ13内のメモ
リ間データ転送制御回路132は、予め設定された内部制
御レジスタ群130内のリクエスタ側メモリアドレス、タ
ーゲット側メモリアドレス、アドレス歩進法、転送総バ
イト数、転送方向などのデータにしたがい送受双方のメ
モリ番地を次々と生成し、例えばメモリ12の特定番地か
らメモリ22の他の特定番地にデータ転送を連続的におこ
なう。
Next, the memory-to-memory data transfer control circuit 132 in the DMA controller 13 of the arithmetic unit 1 performs a requester-side memory address, a target-side memory address, an address increment method, and a transfer total byte in the preset internal control register group 130. Memory addresses for both transmission and reception are generated one after another according to data such as the number and the transfer direction, and data transfer is continuously performed from a specific address of the memory 12 to another specific address of the memory 22, for example.

一連のデータ転送が終了した後、リクエスタ側DMAコ
ントローラ13の他CPU間コントロール信号送受回路133か
らターゲット側DMAコントローラ23の他CPU間コントロー
ル信号送受回路233に対して、DMAコントローラ23が局所
バス24を放棄するよう命令するコントロール信号を送出
する。これにより、バス使用権獲得時と同様な手順で、
DMAコントローラ23の内部回路である命令実行制御回路2
36、CPUホールド制御回路231などが動作して、DMAコン
トローラ23は局所バス24を放棄し、CPU21はホールドさ
れる以前に実行していた処理を再開できる状態になる。
放棄完了したことは、同様に、DMAコントローラ23からD
MAコントローラ13に通知される。DMAコントローラ13
は、さらに、システムバス獲得制御回路134に対してシ
ステムバス104のバス使用権を放棄させ、引続き、局所
バス14の使用権も放棄して、動作を完了する。
After a series of data transfer is completed, the DMA controller 23 connects the local bus 24 from the requester-side DMA controller 13 to the other CPU-to-CPU control signal transmitting / receiving circuit 133 from the other-to-CPU control signal transmitting / receiving circuit 133 to the target-side DMA controller 23. Sends a control signal instructing to abandon. As a result, in the same procedure as when acquiring the right to use the bus,
Instruction execution control circuit 2 which is an internal circuit of DMA controller 23
36, the CPU hold control circuit 231 and the like operate, the DMA controller 23 abandons the local bus 24, and the CPU 21 enters a state in which the processing that was being executed before being held can be resumed.
Completion of abandonment is also indicated by DMA controller 23
The MA controller 13 is notified. DMA controller 13
Further causes the system bus acquisition control circuit 134 to relinquish the right to use the system bus 104, and subsequently relinquishes the right to use the local bus 14, and completes the operation.

以上の動作シーケンスをまとめて示すと、第3図のよ
うになる。
The above operation sequence is summarized as shown in FIG.

なお、DMAコントローラ13がDMA転送要求を受ける側す
なちターゲットになる場合の動作は、これまでの説明に
おけるDMAコントローラ13と23の関係を入れ換えて考え
ればよく、特に説明を要しないであろう。
The operation in the case where the DMA controller 13 becomes the target receiving the DMA transfer request, that is, the target, may be considered by replacing the relationship between the DMA controllers 13 and 23 in the above description, and will not be particularly described. .

また、上記動作説明においては、演算ユニット1のDM
Aコントローラ13から送出されたコントロール信号は、
演算ユニット2のDMAコントローラ23だけが受信するよ
うに説明したが、これは、DMAコントローラ13が演算ユ
ニット2を選択するための信号を同時に送出しているこ
とを暗に含んでいるとしたものである。もし、当該信号
が全演算ユニットを選択するものとすれば、演算ユニッ
ト1を除く全演算ユニットの他CPUコントロール信号送
受信回路が動作し、すべての演算ユニットの局所バスの
使用権を各演算ユニットの局所バスの使用権を各演算ユ
ニットのDMAコントローラが獲得し、演算ユニット1の
メモリ12から他のすべての演算ユニット内のメモリに対
して同時に同一のデータを書込む動作(放送と呼ぶ)が
可能となる。例えば、演算ユニット選択信号に演算ユニ
ット番号を使用するとした場合、未使用の演算ユニット
番号の1つを全演算ユニット選択信号とすることによっ
て、このようなデータの放送が可能である。
In the above description of the operation, the DM of the arithmetic unit 1
A The control signal sent from the controller 13 is
Although the description has been given such that only the DMA controller 23 of the arithmetic unit 2 receives the signal, this implies that the DMA controller 13 simultaneously transmits a signal for selecting the arithmetic unit 2. is there. If the signal selects all the processing units, the CPU control signal transmitting / receiving circuit operates in addition to all the processing units except the processing unit 1, and the right to use the local bus of all the processing units is assigned to each of the processing units. The DMA controller of each arithmetic unit acquires the right to use the local bus, and the same data can be simultaneously written from the memory 12 of the arithmetic unit 1 to the memories of all other arithmetic units (called broadcasting). Becomes For example, when an operation unit number is used as an operation unit selection signal, such data can be broadcast by setting one of the unused operation unit numbers as the all operation unit selection signal.

第4図は本発明の別の実施例のシステム構成を示した
ものである。即ち、これは演算ユニット1〜5を網接続
した構成例である。各演算ユニット1〜5の構成は、第
2図と基本的に同様であるが、システムバスインタフェ
ース回路をネットワークインタフェース回路に置き換え
る点が異なる。このような演算ユニット間の網接続にお
いても、第1図のバス接続と同様に演算ユニット間の跨
るメモリ間転送をおこなうことが可能である。
FIG. 4 shows a system configuration of another embodiment of the present invention. That is, this is a configuration example in which the arithmetic units 1 to 5 are connected to a network. The configuration of each of the arithmetic units 1 to 5 is basically the same as that of FIG. 2, except that the system bus interface circuit is replaced with a network interface circuit. Even in such a network connection between the operation units, it is possible to perform inter-memory transfer across the operation units in the same manner as the bus connection in FIG.

なお、これまでの説明では、本発明はメモリアドレス
空間のデータ転送に関するものとして説明したが、DMA
コントローラがしばしば扱うI/Oアドレス空間あるいは
メモリアドレス空間とI/Oアドレス空間が混在する場合
でも同様に有効である。すなわち、I/Oアドレス空間を
考慮する場合には、局所バス14にI/O機器が接続され、I
/O機器からのDMA要求がDMA受付け回路135に発出される
ことを想定すればよい。
In the above description, the present invention has been described as relating to data transfer in the memory address space.
The present invention is similarly effective in the case where the I / O address space or the memory address space and the I / O address space which the controller often handles coexist. That is, when the I / O address space is considered, I / O devices are connected to the local bus 14 and
It may be assumed that the DMA request from the / O device is issued to the DMA receiving circuit 135.

〔発明の効果〕〔The invention's effect〕

以上説明したように、本発明によれば、CPU、メモ
リ、DMAコントローラが局所バスにより接続された演算
ユニットを複数個、相互接続路により接続し、各演算ユ
ニットのDMAコントローラに、CPUからバス使用権を獲得
あるいは放棄する機能と、メモリ間データ転送機能を分
離独立させたこと、他のDMAコントローラを制御する機
能を加えたことにより、演算ユニット間に跨るメモリ間
データ転送を高速に実行できる。また、各種のバス要
求、転送などの単位機能を適当に組み合せることによっ
て、演算ユニット内外のデータ転送を、柔軟に実現する
ことができる。さらに、演算ユニット間のコントロール
信号の種類を追加することによって、さらに複雑なDMA
転送制御を実行することも可能である。
As described above, according to the present invention, a CPU, a memory, and a DMA controller are connected by an interconnecting path to a plurality of arithmetic units connected by a local bus, and the DMA controller of each arithmetic unit uses a bus from the CPU. The function of acquiring or revoking the right and the function of transferring data between memories are separated and independent, and the function of controlling another DMA controller is added, so that the data transfer between memories between arithmetic units can be executed at high speed. Further, by appropriately combining various unit functions such as bus request and transfer, data transfer between the inside and outside of the arithmetic unit can be flexibly realized. In addition, by adding control signal types between arithmetic units, more complex DMA
It is also possible to execute transfer control.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明の一実施例の全体構成図、第2図は第1
図におけるDMAコントローラの詳細構成例を示す図、第
3図は第1図及び第2図にかゝわる動作シーケンス例を
示す図、第4図は本発明の別の実施例の概略構成図、第
5図は従来のメモリ間転送方式にかゝわる情報処理装置
の構成例を示す図、第6図は従来のDMAコントローラを
備えた情報処理装置の構成例を示す図である。 1,2,9……演算ユニット、 11,21,91……CPU(中央処理装置)、 12,22,92……メモリ、 13,23,93……DMAコントローラ、 14,24,94……局所バス、 15,25,95……システムバスインタフェース回路、104…
…システムバス、 130……内部制御レジス群、 131……CPUホールド制御回路、 132……メモリ間データ転送制御回路、 133……他CPU間コントローラ信号送受回路、 134……システムバス権獲得制御回路、 135……DMA受付け回路、 136……命令実行制御回路。
FIG. 1 is an overall configuration diagram of one embodiment of the present invention, and FIG.
FIG. 3 is a diagram showing a detailed configuration example of a DMA controller in FIG. 3, FIG. 3 is a diagram showing an example of an operation sequence according to FIGS. 1 and 2, FIG. 4 is a schematic configuration diagram of another embodiment of the present invention, FIG. 5 is a diagram illustrating a configuration example of an information processing apparatus according to a conventional inter-memory transfer method, and FIG. 6 is a diagram illustrating a configuration example of an information processing apparatus including a conventional DMA controller. 1,2,9 arithmetic unit 11,21,91 CPU (central processing unit) 12,22,92 memory 13,23,93 DMA controller 14,24,94 Local bus, 15, 25, 95 …… System bus interface circuit, 104…
… System bus, 130… Internal control register group, 131… CPU hold control circuit, 132… Data transfer control circuit between memories, 133… Controller signal transmission / reception circuit between other CPUs, 134… System bus right acquisition control circuit , 135 ... DMA reception circuit, 136 ... Instruction execution control circuit.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】少なくともプロセッサとメモリと該メモリ
を直接アクセスするDMAコントローラが局所バスにより
接続された演算ユニットが複数個、相互接続路により接
続された並列情報処理装置において、 各演算ユニット内のDMAコントローラは、DMA転送要求に
応じて自演算ユニット内の局所バスの使用権の獲得ある
いは放棄を行う機能と、前記局所バスを使用して自演算
ユニット内のメモリを読み書きする機能と、相互接続路
の使用権の獲得あるいは放棄を行う機能と、他演算ユニ
ットのDMAコントローラに前記相互接続路を介して命令
を送出する機能と、他演算ユニットのDMAコントローラ
からの命令に応じて自演算ユニット内の局所バスの使用
権の獲得あるいは放棄を行う機能と、他演算ユニット内
のメモリを読み書きする機能とを有し、且つ、これらの
機能は分離独立に動作可能とし、 ある演算ユニット内のDMAコントローラが、自演算ユニ
ット内のプロセッサおよび他演算ユニット内のプロセッ
サをそれぞれの局所バスから分離状態にした状態で、相
互接続路を経由して、自演算ユニット内のメモリと他演
算ユニット内のメモリとの間でデータの読み書きを行え
るようにしたことを特徴とする並列情報処理装置。
1. A parallel information processing apparatus in which at least a processor, a memory, and a plurality of operation units connected by a local bus to a DMA controller for directly accessing the memory are connected by an interconnecting path. Has a function of acquiring or relinquishing the right to use the local bus in the self-processing unit in response to a DMA transfer request, a function of reading and writing a memory in the self-processing unit using the local bus, and A function of acquiring or abandoning the right to use, a function of sending an instruction to the DMA controller of another arithmetic unit via the above-mentioned interconnection path, and a function of transmitting a local instruction in the own arithmetic unit in response to an instruction from the DMA controller of the other arithmetic unit. A function of acquiring or relinquishing the right to use the bus, and a function of reading and writing a memory in another arithmetic unit; and These functions can operate independently and independently, and the DMA controller in one arithmetic unit separates the processor in its own arithmetic unit and the processor in the other arithmetic unit from the respective local buses, and the A parallel information processing apparatus characterized in that data can be read and written between a memory in its own processing unit and a memory in another processing unit via the CPU.
【請求項2】各演算ユニット内のDMAコントローラは、
当該演算ユニット内のメモリから複数の他の演算ユニッ
ト内のメモリに、同一データを書き込む放送機能を有す
ることを特徴とする請求項(1)記載の並列情報処理装
置。
2. A DMA controller in each arithmetic unit,
The parallel information processing apparatus according to claim 1, further comprising a broadcast function of writing the same data from a memory in the arithmetic unit to a memory in a plurality of other arithmetic units.
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