JPH056333A - Multi-processor system - Google Patents

Multi-processor system

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Publication number
JPH056333A
JPH056333A JP15822991A JP15822991A JPH056333A JP H056333 A JPH056333 A JP H056333A JP 15822991 A JP15822991 A JP 15822991A JP 15822991 A JP15822991 A JP 15822991A JP H056333 A JPH056333 A JP H056333A
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JP
Japan
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bus
input
output
processor
communication
Prior art date
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Withdrawn
Application number
JP15822991A
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Japanese (ja)
Inventor
Takashi Nakamura
敬 中村
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Publication of JPH056333A publication Critical patent/JPH056333A/en
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Abstract

PURPOSE:To cover the sum of loads of a bus to be used for I/O processing and a bus to be used for data communication between processors by the total capacity of the buses loaded on a multi-processor system capable of efficiently using the buses for I/O processing and inter-processor data communication processing. CONSTITUTION:The multi-processor system is provided with common buses 14 connecting between respective processors 10 and I/O devices 15, bus controllers 13 connected between respective processors and the common buses 14 to execute transfer control to the devices 15 and message transmission/ reception control based upon inter-processor communication, I/O processing parts 11 for applying an I/O instruction to each corresponding bus controller 13 at the time of receiving an I/O request, and message communication processing parts 12 for applying an inter-processor communication instruction to each corresponding controller 13 at the time of receiving an inter-processor communication request and constituted the bus to be used for I/O processing and the bus to be used for inter-processor communication can be shared.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は,入出力(I/O)処理
やプロセサ間のデータ通信処理を行うためのバスを効率
的に利用できるようにしたマルチプロセサシステムに関
するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multiprocessor system capable of efficiently using a bus for input / output (I / O) processing and data communication processing between processors.

【0002】マルチプロセサシステムでは,各プロセサ
間でメッセージ通信を行うことが必要になるとともに,
各プロセサは,それぞれ入出力装置に対する入出力を行
うことが必要になる。このようなプロセサ間のメッセー
ジ通信および入出力に用いるバスを効率的に利用できる
技術が必要とされる。
In a multiprocessor system, it is necessary to carry out message communication between each processor, and
Each processor needs to perform input / output to / from the input / output device. There is a need for a technique capable of efficiently using a bus used for message communication and input / output between such processors.

【0003】[0003]

【従来の技術】図4は従来技術の例を示す。プロセサP
1,P2は,それぞれCPUとメモリとを備えた装置で
ある。入出力装置16は,各種の外部記憶装置やディス
プレイ/キーボードなどの装置である。アダプタ15
は,バス上の制御情報に従って,入出力装置16のデー
タ転送制御を行う。
2. Description of the Related Art FIG. 4 shows an example of the prior art. Processor P
Reference numerals 1 and P2 are devices each having a CPU and a memory. The input / output device 16 is a device such as various external storage devices and a display / keyboard. Adapter 15
Controls the data transfer of the input / output device 16 according to the control information on the bus.

【0004】従来のマルチプロセサシステムでは,プロ
セサP1,P2間のメッセージ通信処理に使用する通信
用バス50が設けられ,それとは別に,入出力処理に使
用するI/Oバス51が設けられていた。
In the conventional multiprocessor system, a communication bus 50 used for message communication processing between the processors P1 and P2 is provided, and in addition to that, an I / O bus 51 used for input / output processing is provided.

【0005】[0005]

【発明が解決しようとする課題】図4に示すような従来
の方式では,全体では2本のバスがあるにもかかわら
ず,各々の要求に対して,バスは最大1本分の処理能力
しか出すことができない。すなわち,ある時点でI/O
バス51が空いていても,通信用バス50に100%以
上の要求があった場合,100%を超える分のメッセー
ジ通信要求については,処理が待たされることになり,
非効率的であるという問題がある。
In the conventional method as shown in FIG. 4, although there are two buses as a whole, the bus has a maximum processing capacity of one bus for each request. I can't put it out. That is, at some point I / O
Even if the bus 51 is vacant, if the communication bus 50 has a request of 100% or more, processing of message communication requests exceeding 100% will be delayed,
There is the problem of being inefficient.

【0006】本発明は上記問題点の解決を図り,入出力
に使用されるバスとプロセサ間のデータ通信に使用され
るバスの負荷の総和を,システムに実装されているバス
の合計の能力でカバーできるようにすることを目的とし
ている。すなわち,バスの最大能力を,入出力処理で使
用するバス能力とデータ通信で使用するバス能力とを足
した全バス能力まで可能とすることを目的とする。
According to the present invention, the above problems are solved, and the total load of the buses used for input / output and the data communication between processors is determined by the total capacity of the buses installed in the system. The purpose is to be able to cover. That is, it is an object of the present invention to enable the maximum bus capacity to the total bus capacity that is the sum of the bus capacity used for input / output processing and the bus capacity used for data communication.

【0007】[0007]

【課題を解決するための手段】図1は本発明の原理説明
図である。図1において,10−1,10−2はそれぞ
れCPUおよびメモリを備えたプロセサ,11はオペレ
ーティング・システムの核(以下,カーネルという)内
の入出力処理部,12はカーネル内のメッセージ通信処
理部,13−1,13−2はバスを制御するバスコント
ローラ,14−1,14−2は共通バス,15−1,1
5−2は入出力インタフェース用のアダプタ,16−1
ないし16−3はディスプレイ/キーボードや外部記憶
装置などの入出力装置を表す。
FIG. 1 illustrates the principle of the present invention. In FIG. 1, 10-1 and 10-2 are processors each having a CPU and a memory, 11 is an input / output processing unit in the core of the operating system (hereinafter referred to as kernel), and 12 is a message communication processing unit in the kernel. , 13-1, 13-2 are bus controllers for controlling the bus, 14-1, 14-2 are common buses, 15-1, 1
5-2 is an adapter for input / output interface, 16-1
Reference numerals 16-3 denote input / output devices such as a display / keyboard and an external storage device.

【0008】各プロセサ10−1,10−2のカーネル
で動作する入出力処理部11は,入出力装置16−1〜
16−3への入出力要求に対して,入出力装置のアドレ
ス情報や転送データ情報を,各々バスコントローラ13
−1,13−2に渡し,入出力を起動する。そして,入
出力が完了したときに,バスコントローラ13−1,1
3−2から割込み通知を受けて,入出力要求を出したプ
ログラムに完了通知を行う。
The input / output processing unit 11 operating in the kernel of each of the processors 10-1 and 10-2 includes input / output devices 16-1 to 16-1.
16-3, the address information of the input / output device and the transfer data information are respectively sent to the bus controller 13 in response to the input / output request.
Pass to -1, 13-2 and start input / output. Then, when the input / output is completed, the bus controllers 13-1, 1
Upon receiving the interrupt notification from 3-2, the completion notification is sent to the program that issued the input / output request.

【0009】メッセージ通信処理部12は,プロセサ間
のデータ通信要求を受けると,バスコントローラ13−
1,13−2に対して,相手プロセサのアドレス,転送
データ情報などを渡して,データの送信要求を行う。ま
た,受信処理では,他プロセサからのデータ送信があっ
た場合に,バスコントローラ13−1,13−2から割
込み通知を受けて,データを受け取り,そのデータを要
求元のプログラムに渡す。
When the message communication processing unit 12 receives a data communication request between processors, the bus controller 13-
The address of the partner processor, the transfer data information, etc. are passed to the terminals 1 and 13-2, and a data transmission request is made. In the receiving process, when data is transmitted from another processor, interrupt notification is received from the bus controllers 13-1 and 13-2, the data is received, and the data is passed to the requesting program.

【0010】本発明では,以上の入出力制御およびプロ
セサ間のデータ通信制御におけるデータ転送には,同じ
共通バス14−1,14−2が用いられる。なお,図1
に示す例では,共通バスが2本(組)設けられている
が,1本でも3本以上でもよい。
In the present invention, the same common buses 14-1 and 14-2 are used for data transfer in the above-mentioned input / output control and data communication control between processors. Note that Fig. 1
In the example shown in (2), two common buses (groups) are provided, but the number may be one or three or more.

【0011】バスコントローラ13−1,13−2は,
入出力要求の場合には,共通バス14−1,14−2の
いずれかを用い,指定されたアダプタ15−1,15−
2を介して入出力装置16−1〜16−3へのデータ転
送処理を行う。また,他プロセサへのデータ送信要求の
場合,同様に共通バス14−1,14−2のいずれかを
用い,相手プロセサに対してデータ転送を行う。
The bus controllers 13-1 and 13-2 are
In the case of an input / output request, one of the common buses 14-1 and 14-2 is used, and the designated adapter 15-1, 15-
The data transfer process to the input / output devices 16-1 to 16-3 is performed via 2. Further, in the case of a data transmission request to another processor, either one of the common buses 14-1 and 14-2 is similarly used to perform data transfer to the partner processor.

【0012】入出力装置16−1〜16−3へのデータ
転送が完了した場合,バスコントローラ13−1,13
−2は,入出力処理部11へ割り出しを発生させて,そ
の旨を通知する。また,他プロセサからのデータ転送要
求を受け付けた場合,メッセージ通信処理部12に対し
て割り出しを発生させて,受信したデータを通知する。
When the data transfer to the input / output devices 16-1 to 16-3 is completed, the bus controllers 13-1, 13
-2 causes the input / output processing unit 11 to generate an index and notifies that effect. When a data transfer request from another processor is received, the message communication processing unit 12 is indexed to notify the received data.

【0013】[0013]

【作用】本発明によれば,共通バス14−1,14−2
を,入出力処理のデータ転送に用いることができるとと
もに,プロセサ間のデータ転送に用いることができる。
このように,1本のバスを入出力処理とプロセサ間通信
に共通に用いることができるため,共通バスの本数に応
じて,複数の入出力処理と複数のプロセサ間通信とを同
時に行うことができ,入出力処理およびプロセサ間通信
を合わせたデータ転送の同時要求数が共通バスの本数以
下であれば,バスのビジーによって処理が待たされるこ
とはない。
According to the present invention, the common buses 14-1, 14-2 are provided.
Can be used for data transfer in input / output processing and also for data transfer between processors.
In this way, since one bus can be commonly used for input / output processing and inter-processor communication, it is possible to perform a plurality of input / output processing and a plurality of inter-processor communication simultaneously depending on the number of common buses. If the number of simultaneous requests for data transfer including input / output processing and inter-processor communication is less than or equal to the number of common buses, the processing is not kept waiting due to the bus busy.

【0014】[0014]

【実施例】図2は本発明の一実施例に係るバスコントロ
ーラの構成例,図3は本発明の一実施例に係るカーネル
とバスコントローラのインタフェースの例を示す。
FIG. 2 shows an example of the configuration of a bus controller according to an embodiment of the present invention, and FIG. 3 shows an example of an interface between a kernel and a bus controller according to an embodiment of the present invention.

【0015】図1に示すバスコントローラは,例えば図
2に示すバスコントローラ13のように構成されてい
る。プロセサ10は,中央処理装置(CPU)20と主
記憶装置21を備えており,この例では,主記憶装置2
1内にバスコントローラ13への制御情報を受け渡すた
めの領域である制御領域22が設けられるようになって
いる。なお,主記憶装置21上の制御領域22の代わり
に,ハードウェアの制御レジスタを設け,制御レジスタ
によって情報を受け渡すようにしてもよい。
The bus controller shown in FIG. 1 is configured, for example, like the bus controller 13 shown in FIG. The processor 10 includes a central processing unit (CPU) 20 and a main memory 21, and in this example, the main memory 2
A control area 22 which is an area for transferring control information to the bus controller 13 is provided in the control unit 1. Instead of the control area 22 on the main memory 21, a hardware control register may be provided and information may be transferred by the control register.

【0016】バスコントローラ13において,入出力制
御に関係する部分は,割込み要求部26,IO発行部2
7,転送制御部28,IO転送バッファ29であり,メ
ッセージ制御に関係する部分は,送信制御部24,受信
制御部25,メッセージ送信バッファ30,メッセージ
受信バッファ31である。主記憶アクセス制御部23お
よび共通バスインタフェース制御部32は,入出力制御
とメッセージ制御の双方に関連している。
In the bus controller 13, parts related to input / output control are the interrupt request part 26 and the IO issuing part 2.
7, the transfer control unit 28, and the IO transfer buffer 29, and the parts related to the message control are the transmission control unit 24, the reception control unit 25, the message transmission buffer 30, and the message reception buffer 31. The main memory access control unit 23 and the common bus interface control unit 32 are related to both input / output control and message control.

【0017】主記憶アクセス制御部23は,CPU20
で実行される図1の入出力処理部11およびメッセージ
通信処理部12からの要求によって,主記憶装置21の
アクセス制御を行うものである。主記憶アクセス制御部
23は,制御領域22の制御情報に基づき,主記憶装置
21内のバッファと,バスコントローラ13におけるI
O転送バッファ29,メッセージ送信バッファ30,メ
ッセージ受信バッファ31間のデータ転送を行う。
The main memory access control unit 23 includes the CPU 20
The access control of the main storage device 21 is performed by a request from the input / output processing unit 11 and the message communication processing unit 12 of FIG. The main memory access control unit 23, based on the control information of the control area 22, the buffer in the main memory device 21 and the I in the bus controller 13.
Data is transferred between the O transfer buffer 29, the message transmission buffer 30, and the message reception buffer 31.

【0018】送信制御部24は,CPU20から起動さ
れたメッセージ送信の実行制御を行うものであり,受信
制御部25は,CPU20から起動されたメッセージ受
信の実行制御を行うものである。メッセージ送信バッフ
ァ30は,主記憶装置21の指定領域から読み出した送
信メッセージの格納用バッファであり,他プロセサへ送
出されるメッセージが格納される。メッセージ受信バッ
ファ31は,受信メッセージの格納用バッファであり,
共通バス14を介して自プロセサへ送出されたメッセー
ジが格納される。
The transmission control unit 24 controls execution of message transmission activated by the CPU 20, and the reception control unit 25 controls execution of message reception activated by the CPU 20. The message transmission buffer 30 is a buffer for storing a transmission message read from a designated area of the main storage device 21, and stores a message to be sent to another processor. The message receiving buffer 31 is a buffer for storing received messages,
The message sent to the own processor via the common bus 14 is stored.

【0019】割込み要求部26は,入出力装置のアダプ
タから共通バス14を介して発行されたCPU20への
割込み要求を保持する回路であって,入出力処理の完了
や入出力装置からのアテンション等を,割込みによって
CPU20に伝える。
The interrupt request unit 26 is a circuit which holds an interrupt request to the CPU 20 issued from the adapter of the input / output device via the common bus 14, and completes the input / output processing and attention from the input / output device. Is transmitted to the CPU 20 by an interrupt.

【0020】IO発行部27は,CPU20から発行さ
れた入出力命令(I/O命令)を,共通バス14へ発行
するものである。転送制御部28は,アダプタから共通
バス14を介して発行された主記憶アクセスコマンドの
実行を制御する。
The IO issuing unit 27 issues the input / output instruction (I / O instruction) issued by the CPU 20 to the common bus 14. The transfer control unit 28 controls execution of a main memory access command issued from the adapter via the common bus 14.

【0021】共通バスインタフェース制御部32は,共
通バス14へのデータの送信および受信を制御するもの
である。図2に示すバスコントローラ13は,従来のプ
ロセサ間通信用のバスを制御する回路の機能と,入出力
用のバスを制御する回路の機能とを併せ持つものであ
り,それらの機能を,主記憶アクセス制御部23および
共通バスインタフェース制御部32によって切り換えて
実現するようになっている。なお,図2に示すバスコン
トローラ13は,従来のプロセサ間通信用のバスを制御
する回路と,入出力用のバスを制御する回路の中で,共
通化できる部分を共通化し,共通化できない部分につい
ては個別に設けることにより,容易に実現できるので,
これらの各部についての詳細な説明は省略する。
The common bus interface control unit 32 controls transmission and reception of data to and from the common bus 14. The bus controller 13 shown in FIG. 2 has both the function of a circuit that controls a conventional bus for inter-processor communication and the function of a circuit that controls a bus for input / output. The access control unit 23 and the common bus interface control unit 32 are configured to be switched and realized. The bus controller 13 shown in FIG. 2 is a circuit that controls a bus for inter-processor communication and a circuit that controls an input / output bus in the related art. Can be easily realized by separately providing
Detailed description of each of these units will be omitted.

【0022】次に,ソフトウェアのカーネルとハードウ
ェアのバスコントローラ13とのインタフェースの例
を,図3に従って説明する。図3の(A)は,入出力制
御に関するインタフェースを示している。
Next, an example of the interface between the software kernel and the hardware bus controller 13 will be described with reference to FIG. FIG. 3A shows an interface related to input / output control.

【0023】ハードウェアに要求を出すための制御領域
22が,例えば図2に示す主記憶装置21内の所定のア
ドレスに用意されている。この領域は,対象となる入出
力装置へのアクセス経路ごとに固定された領域として用
意され,その制御領域22の各エントリに対するアドレ
スは,使用するバス番号,アダプタのアドレス,入出力
装置のアドレスによって決まるようになっている。
A control area 22 for issuing a request to the hardware is prepared, for example, at a predetermined address in the main storage device 21 shown in FIG. This area is prepared as an area fixed for each access route to the target input / output device, and the address for each entry of the control area 22 is determined by the bus number used, the address of the adapter, and the address of the input / output device. It is decided.

【0024】すなわち,各制御領域アドレス40は,ア
ドレスの上位ビットを定める各エントリに共通な固定値
と,使用する共通バスごとに割り当てられているバス番
号と,アダプタのアドレスと,入出力装置のアドレス
(機番)とによって構成される。
That is, each control area address 40 has a fixed value common to each entry that defines the upper bits of the address, a bus number assigned to each common bus to be used, an adapter address, and an input / output device It is composed of an address (machine number).

【0025】入出力装置に入出力要求を行う場合には,
パラメタブロック41を用意し,その装置によって決ま
る制御領域アドレス40が指す領域に,そのパラメタブ
ロック41のアドレスをストアする。パラメタブロック
41は,周知のチャネルコマンドワード(CCW)のよ
うなもので,入出力要求を示すコマンドの種類,データ
入力または出力の対象となる入出力バッファ42のアド
レス,転送するデータのサイズなどの情報を持つ。
When making an input / output request to the input / output device,
The parameter block 41 is prepared, and the address of the parameter block 41 is stored in the area indicated by the control area address 40 determined by the device. The parameter block 41 is like a well-known channel command word (CCW), such as the type of command indicating an input / output request, the address of the input / output buffer 42 to which data is input or output, and the size of data to be transferred. Have information.

【0026】このパラメタブロック41はチェイニング
が可能であり,同一装置に対する複数の入出力要求を一
度に出すことも可能である。図3の(B)は,メッセー
ジ制御に関するインタフェースを示している。
The parameter block 41 can be chained, and a plurality of input / output requests for the same device can be issued at one time. FIG. 3B shows an interface relating to message control.

【0027】メッセージ制御の場合,ハードウェアに要
求を出すための制御領域22は,共通バスごとに用意さ
れている。各バスに対応する制御領域アドレス40は,
アドレスの上位ビットを定める共通の固定値と,使用す
るバス番号とによって決まるようになっている。アドレ
スの下位ビットは0である。
In the case of message control, the control area 22 for issuing a request to the hardware is prepared for each common bus. The control area address 40 corresponding to each bus is
It is determined by a common fixed value that determines the upper bits of the address and the bus number used. The lower bit of the address is 0.

【0028】メッセージ通信要求を出す場合には,ディ
スクリプタ43と呼ばれる領域を用意し,データ通信に
用いる共通バスによって決まる制御領域アドレス40が
指す領域に,そのディスクリプタ43のアドレスをスト
アする。
When issuing a message communication request, an area called the descriptor 43 is prepared, and the address of the descriptor 43 is stored in the area indicated by the control area address 40 determined by the common bus used for data communication.

【0029】ディスクリプタ43の領域には,あらかじ
め相手先プロセサのアドレス,送るメッセージのサ
イズ,送るメッセージバッファのアドレス,その他
の制御情報,などの情報を設定しておく。このディスク
リプタ43の領域もチェイニングが可能であり,のそ
の他の制御情報の部分に,次のディスクリプタをチェイ
ンニングすることにより,別プロセサに対する要求も同
時に一つの共通バスに対して出すことができるようにな
っている。
Information such as the address of the destination processor, the size of the message to be sent, the address of the message buffer to be sent, and other control information is set in advance in the area of the descriptor 43. The area of this descriptor 43 can also be chained, and by chaining the next descriptor in the other control information part, a request for another processor can be issued simultaneously to one common bus. It has become.

【0030】図2に示すバスコントローラ13は,これ
らの2種類の要求を,共通バスインタフェース制御部3
2を介して,共通バス14により処理する。次に,ソフ
トウェアおよびハードウェアによる処理を,図1ないし
図3の例をもとに説明する。
The bus controller 13 shown in FIG. 2 sends these two types of requests to the common bus interface controller 3
Processing is carried out by the common bus 14 via 2. Next, processing by software and hardware will be described based on the examples of FIGS. 1 to 3.

【0031】(1) 入出力要求,完了までの処理 応用プログラム等からの入出力要求に対して,入出
力処理部11は,パラメタブロック41を作成し,その
アドレスを制御領域22の該当するエントリに設定す
る。
(1) Input / output request, processing until completion In response to an input / output request from an application program or the like, the input / output processing section 11 creates a parameter block 41 and sets its address to the corresponding entry in the control area 22. Set to.

【0032】 バスコントローラ13を起動する。 バスコントローラ13は,制御領域22からポイン
トされるパラメタブロック41を参照し,図2に示すI
O発行部27によって共通バス14に対する入出力処理
を開始する。なお,共通バス14の使用に関する競合制
御等については,従来技術と同様に行う。
The bus controller 13 is activated. The bus controller 13 refers to the parameter block 41 pointed from the control area 22, and refers to the I block shown in FIG.
The O issuing unit 27 starts the input / output processing for the common bus 14. The competition control and the like regarding the use of the common bus 14 are performed in the same manner as in the prior art.

【0033】 バスコントローラ13は,入出力処理
が完了すると,割込み要求部26によって,CPU20
に入出力割込みを発生させる。入出力処理の結果は,専
用の制御レジスタまたは主記憶装置21上の特定領域に
設定される。
When the input / output processing is completed, the bus controller 13 causes the interrupt request unit 26 to send the CPU 20
I / O interrupt is generated. The result of the input / output processing is set in a dedicated control register or a specific area on the main storage device 21.

【0034】 CPU20への入出力割込みにより,
図1に示す入出力処理部11が起動され,入出力処理部
11は,要求元に入出力の処理結果を通知する。 (2) プロセサ間データ転送の送信処理 応用プログラムなどの他プロセサに対するメッセー
ジ通信要求に対して,メッセージ通信処理部12は,図
3の(B)に示すディスクリプタ43を,送信するバス
によって定まる制御領域22のエントリにキューイング
する。
By the input / output interruption to the CPU 20,
The input / output processing unit 11 shown in FIG. 1 is activated, and the input / output processing unit 11 notifies the request source of the input / output processing result. (2) Transmission processing for data transfer between processors In response to a message communication request to another processor such as an application program, the message communication processing unit 12 controls the descriptor 43 shown in FIG. Queuing to 22 entries.

【0035】 バスコントローラ13を起動する。 パスコントローラ13の送信制御部24は,制御領
域22からポイントされるディスクリプタ43に従っ
て,主記憶装置21のメッセージバッファからバスコン
トローラ13内のメッセージ送信バッファ30へデータ
を取り込み,共通バス14を用いることにより相手プロ
セサへのデータ送信を行う。
The bus controller 13 is activated. The transmission control unit 24 of the path controller 13 fetches data from the message buffer of the main storage device 21 into the message transmission buffer 30 in the bus controller 13 according to the descriptor 43 pointed from the control area 22, and uses the common bus 14. Sends data to the other processor.

【0036】(3) プロセサ間データ転送の受信処理 他プロセサからのデータ受信処理では,まずバスコ
ントローラ13が他プロセサからのデータ受信を認識
し,受信制御部25により,CPU20に対して割込み
を発生させる。
(3) Reception processing of data transfer between processors In the data reception processing from another processor, the bus controller 13 first recognizes the data reception from another processor, and the reception control unit 25 generates an interrupt to the CPU 20. Let

【0037】 受信データは,共通バスインタフェー
ス制御部32を介してメッセージ受信バッファ31で受
け取り,さらに事前にメッセージ通信処理部12が指定
した主記憶装置21内のバッファに,受信データを転送
する。
The reception data is received by the message reception buffer 31 via the common bus interface control unit 32, and further, the reception data is transferred to the buffer in the main storage device 21 designated by the message communication processing unit 12 in advance.

【0038】 メッセージ通信処理部12は,割込み
によって起動されると,受信したデータをメッセージの
受け取り要求元へ通知する。以上のように,バスコント
ローラ13によって,同じ共通バス14を入出力処理用
とプロセサ間のデータ転送用の両方に使用することがで
きる。したがって,入出力負荷とプロセサ間のデータ転
送負荷を同じバスの能力で吸収することができることと
なり,バスの効率的な利用が可能になる。
When activated by an interrupt, the message communication processing unit 12 notifies the received request source of the received data. As described above, the same common bus 14 can be used by the bus controller 13 for both input / output processing and data transfer between processors. Therefore, the input / output load and the data transfer load between the processors can be absorbed by the same bus capacity, which enables efficient use of the bus.

【0039】[0039]

【発明の効果】以上説明したように,本発明によれば,
バスを共用することにより,入出力負荷とプロセサ間の
データ転送負荷を同じバスの能力で吸収することができ
ることになり,それぞれ専用にバスを使用する方式より
も,有効にバスを使用できるようになる。
As described above, according to the present invention,
By sharing the bus, it is possible to absorb the input / output load and the data transfer load between the processors with the same bus capacity, so that the bus can be used more effectively than the method of using the dedicated bus for each. Become.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.

【図2】本発明の一実施例に係るバスコントローラの構
成例を示す図である。
FIG. 2 is a diagram showing a configuration example of a bus controller according to an embodiment of the present invention.

【図3】本発明の一実施例に係るカーネルとバスコント
ローラのインタフェースの例を示す図である。
FIG. 3 is a diagram showing an example of an interface between a kernel and a bus controller according to an embodiment of the present invention.

【図4】従来技術の例を示す図である。FIG. 4 is a diagram showing an example of a conventional technique.

【符号の説明】[Explanation of symbols]

10−1,10−2 プロセサ 11 入出力処理部 12 メッセージ通信処理部 13−1,13−2 バスコントローラ 14−1,14−2 共通バス 15−1,15−2 アダプタ 16−1〜16−3 入出力装置 10-1, 10-2 Processor 11 Input / output processing unit 12 Message communication processing unit 13-1, 13-2 Bus controller 14-1, 14-2 Common bus 15-1, 15-2 Adapter 16-1 to 16- 3 I / O device

Claims (1)

【特許請求の範囲】 【請求項1】 バスを介してプロセサ間通信を行う複数
のプロセサ(10)からなるマルチプロセサシステムにおい
て,各プロセサ(10)と入出力用の装置(15)とを結ぶ1ま
たは複数の共通バス(14)と,各プロセサ(10)と上記共通
バス(14)との間に介在し,入出力用の装置(15)に対する
転送制御とプロセサ間通信によるメッセージ送受信制御
とを行うバスコントローラ(13)と,入出力要求に対して
上記バスコントローラ(13)に入出力の指示を与える入出
力処理部(11)と,プロセサ間通信要求に対して上記バス
コントローラ(13)にプロセサ間通信の指示を与えるメッ
セージ通信処理部(12)とを備え,入出力処理に用いるバ
スとプロセサ間通信に用いるバスとを共通にしたことを
特徴とするマルチプロセサシステム。
Claim: What is claimed is: 1. A multiprocessor system comprising a plurality of processors (10) for performing interprocessor communication via a bus, wherein each processor (10) is connected to an input / output device (15). Alternatively, a plurality of common buses (14) are provided between each processor (10) and the above-mentioned common bus (14) to perform transfer control for the input / output device (15) and message transmission / reception control by inter-processor communication. The bus controller (13) to perform, the input / output processing unit (11) for giving an input / output instruction to the bus controller (13) in response to the input / output request, and the bus controller (13) in response to the inter-processor communication request. A multiprocessor system comprising: a message communication processing unit (12) for giving an instruction of inter-processor communication, wherein a bus used for input / output processing and a bus used for inter-processor communication are common.
JP15822991A 1991-06-28 1991-06-28 Multi-processor system Withdrawn JPH056333A (en)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6421086B1 (en) 1997-06-23 2002-07-16 Mitsubishi Denki Kabushiki Kaisha Image pickup apparatus
US7165133B2 (en) 2003-04-24 2007-01-16 Nec Corporation Multiprocessor system having shared buses, prioritized arbitration, and clock synchronization circuitry
JP2008293524A (en) * 2008-07-18 2008-12-04 Nec Corp Multiprocessor system

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