JP2504528B2 - Bus control system between main memory controllers - Google Patents

Bus control system between main memory controllers

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JP2504528B2 JP18606688A JP18606688A JP2504528B2 JP 2504528 B2 JP2504528 B2 JP 2504528B2 JP 18606688 A JP18606688 A JP 18606688A JP 18606688 A JP18606688 A JP 18606688A JP 2504528 B2 JP2504528 B2 JP 2504528B2
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Description

【発明の詳細な説明】 〔概要〕 主記憶制御装置間に接続されたバスを介して転送され
るデータ、アドレス、コマンドの転送タイミングを制御
するバス制御方式に関し、 バスを有効に使用することを目的とし、 複数の主記憶制御装置間でデータ、アドレス、コマン
ドをバスを介して転送する主記憶制御装置間バス制御方
式において、各ユニットからのリクエストに対し優先順
位を決定し、優先権を獲得したユニットのアドレス、デ
ータ、コマンドを前記バスを介して他系の主記憶制御装
置へ転送する転送手段と、前記転送されるコマンドがバ
ス幅よりも大きいストアデータ転送を示しているときに
は、複数の単位時間に分けて転送される該ストアデータ
の転送期間内であって、該ストアデータに関するアドレ
ス、コマンドの転送終了後の期間内に、前記転送手段を
して他ユニットのフェッチ系リクエストに限り優先順位
を決定され、前記バス中のアドレスバス及びコマンドバ
スの使用を許可する制御手段とを、前記複数の主記憶制
御装置の夫々に具備するよう構成する。
The present invention relates to a bus control method for controlling transfer timings of data, addresses, and commands transferred via a bus connected between main memory control devices, and effective use of the bus. For the purpose, in the bus control method between main storage controllers that transfers data, addresses, and commands between multiple main storage controllers via the bus, the priority is determined for the request from each unit and the priority is acquired. A transfer unit that transfers the address, data, and command of the unit that has been transferred to the main storage control device of another system via the bus; and if the transferred command indicates store data transfer that is larger than the bus width, a plurality of Within the transfer period of the store data transferred in unit time, the period after the end of transfer of the address and command related to the store data And a control means for determining the priority of only the fetch-related requests of other units by the transfer means, and permitting the use of the address bus and the command bus in the bus. It is configured to be provided in each.

〔産業上の利用分野〕[Industrial applications]

本発明は、主記憶制御装置間バス制御方式に係り、特
に主記憶制御装置間に接続されたバスを介して転送され
るデータ、アドレス、コマンドの転送タイミングを制御
するバス制御方式に関する。
The present invention relates to a bus control system between main storage controllers, and more particularly to a bus control system for controlling transfer timings of data, addresses, and commands transferred via a bus connected between main storage controllers.

第4図は本発明を適用し得る情報処理システムの構成
を示す。同図中、1a,1bは主記憶制御装置(MCU),2a,2b
は主記憶装置(MSU),3a,3bは中央処理装置(CPU),4a,
4bはチャネル処理装置(CHP)である。演算やプログラ
ム実行処理を行なうCPU3a,3bは各々1又は2以上設けら
れ、また入出力装置の制御を行なうCHP4a,4bは各々複数
設けられている。
FIG. 4 shows the configuration of an information processing system to which the present invention can be applied. In the figure, 1a and 1b are main memory control units (MCU), 2a and 2b
Is a main memory unit (MSU), 3a, 3b is a central processing unit (CPU), 4a,
4b is a channel processor (CHP). One or two or more CPUs 3a and 3b for performing arithmetic operations and program execution processing are provided, and a plurality of CHPs 4a and 4b for controlling input / output devices are provided respectively.

MCU1a,1bは各々自系MSUアクセス制御部5a,5bと他系ア
クセス制御部6a,6bからなり、他系アクセス制御部6a,6b
は互いにバス7a,7bを介して接続されている。また、自
系アクセス制御部5aと他系アクセス制御部6aは夫々CPU3
a,CHP4aに接続されており、同様に自系アクセス制御部5
bと他系アクセス制御部6bは夫々CPU3b,CHP4bに接続され
ている。
The MCUs 1a and 1b are composed of their own MSU access control units 5a and 5b and other system access control units 6a and 6b, respectively, and other system access control units 6a and 6b.
Are connected to each other via buses 7a and 7b. Further, the own system access control unit 5a and the other system access control unit 6a are respectively connected to the CPU 3
a, CHP4a, and similarly, own system access control unit 5
b and the other system access control unit 6b are connected to the CPU 3b and CHP 4b, respectively.

またバス7a,7bの夫々はデータバス、アドレスバス、
コマンドバスからなり、バス7aは他系アクセス制御部6a
から他系アクセス制御部6bへのデータ等の転送に使用さ
れ、バス7bは他系アクセス制御部6bから他系アクセス制
御部6aへのデータ等の転送に使用される。
Also, each of the buses 7a and 7b is a data bus, an address bus,
It consists of a command bus, and the bus 7a is another system access control unit 6a.
From the other system access control unit 6b to the transfer of data etc., the bus 7b is used from the other system access control unit 6b to the other system access control unit 6a to transfer the data etc.

MCU1a,1bはMSU2a,2bに対するCPU3a,3b,CHP4a,4b,他系
のMCU1b,1aからのリクエストに対して適宜応答してMSU2
a,2bをアクセス制御する。MSU2a,2bから読み出されたデ
ータは必要に応じてバス7a,7bを介して他系のMCU1b,1a
へ転送される。
The MCUs 1a, 1b respond to the requests from the CPUs 3a, 3b, CHP4a, 4b for the MSUs 2a, 2b, and the MCUs 1b, 1a of other systems as appropriate to the MSU2.
Access control a and 2b. The data read from the MSUs 2a, 2b is transferred to the other system's MCUs 1b, 1a via the buses 7a, 7b as necessary.
Transferred to

かかる構成の情報処理システムにおいて、バス7a,7b
を介して転送されるデータのビット長(バス幅)には制
限があるので、データ転送を高速に行なうにはバス7a,7
bを時間的に有効に使用する必要がある。
In the information processing system having such a configuration, the buses 7a, 7b
There is a limit to the bit length (bus width) of the data transferred via the bus.
It is necessary to use b effectively in time.

〔従来の技術〕[Conventional technology]

第5図は従来の一例の動作説明用シーケンスを示す。
例えば、第4図のMCU1aの他系アクセス制御部6aにMCU1b
からバス幅(これを一例として8バイトとする)よりも
大きい32バイトのストアデータ転送リクエスト(第5図
にREQ0で示す)があり、これに応答してバス7aを使用し
てデータ転送を行なう場合、他系アクセス制御部6a内の
データ用インターフェイスレジスタからは第5図にREQ0
−1からREQ0−4で示す如く、単位時間τ毎に32バイト
のデータをデータ幅と同じ8バイトずつ4回に分けて転
送する。また、このとき上記の他系アクセス制御部6a内
のアドレス用インターフェイスレジスタからは第5図に
示す如くストアデータのアドレスの先頭REQ0だけが単位
時間τ内で転送され、その後の残りの3τ間のデータ転
送期間中はアドレスは転送されない。これはストアデー
タのアドレスは連続しているから、先頭のアドレスだけ
を転送すれば残りの3τのアドレスはMCU1b側で生成で
きるからである。
FIG. 5 shows a conventional sequence for explaining the operation.
For example, the other system access control unit 6a of FIG.
There is a 32-byte store data transfer request (indicated by REQ0 in FIG. 5) larger than the bus width (8 bytes as an example), and in response to this, data transfer is performed using the bus 7a. In this case, REQ0 is shown in FIG. 5 from the data interface register in the other system access control section 6a.
As indicated by -1 to REQ0-4, 32 bytes of data are transferred every 8 times, which is the same as the data width, in four times for each unit time τ. Further, at this time, only the head REQ0 of the address of the store data is transferred from the address interface register in the other system access control section 6a within the unit time τ as shown in FIG. Addresses are not transferred during the data transfer period. This is because the addresses of the store data are continuous, and the remaining 3τ addresses can be generated on the MCU 1b side by transferring only the first address.

そして、MCU1aは32バイトストアデータ転送リクエス
トREQ0に対する32バイトのデータ転送終了後、第5図に
示す如く次の後えばフェッチ系のリクエストREQ1に応答
してアドレス又はコマンドをバス7aを使用してMCU1bへ
転送する。
After the 32-byte data transfer request REQ0 is completed and the 32-byte data is transferred, the MCU1a responds to the fetch request REQ1 by sending an address or command to the MCU1b using the bus 7a as shown in FIG. Transfer to.

〔発明が解決しようとする課題〕[Problems to be Solved by the Invention]

しかるに、第5図からわかるように、従来はバス幅よ
りも大きいストアデータを転送する場合は複数回(第5
図では4回)に分けて転送せざるを得ないのに対し、ア
ドレスは最初の1τ間だけ送出し、残りの3τ間はアド
レスバスは使用されておらず、バスの使用効率が悪かっ
た。
However, as can be seen from FIG. 5, conventionally, in the case of transferring store data larger than the bus width, a plurality of times (the fifth
In this case, the address must be transferred in four times (in the figure), but the address is sent only during the first 1τ, and the address bus is not used during the remaining 3τ, resulting in poor bus usage efficiency.

本発明は上記の点に鑑みてなされたもので、バスを有
効に使用し得る主記憶制御装置間バス制御方式を提供す
ることを目的とする。
The present invention has been made in view of the above points, and an object of the present invention is to provide a bus control system between main memory control devices that can effectively use a bus.

〔課題を解決するための手段〕[Means for solving the problem]

第1図は本発明の原理構成図を示す。同図中、10a,10
bは主記憶制御装置、11a,11bはデータ、アドレス、コマ
ンドを転送するバス、12a,12bは転送手段、13a,13bは制
御手段を示す。
FIG. 1 shows the principle configuration of the present invention. In the figure, 10a, 10
Reference numeral b is a main memory control device, 11a and 11b are buses for transferring data, addresses and commands, 12a and 12b are transfer means, and 13a and 13b are control means.

転送手段12a,12bは各ユニットからのリクエストに対
し優先順位を決定し、優先権を獲得したユニットのアド
レス、データ、コマンドを前記バス11a,11bを介して他
系の主記憶制御装置10b,10aへ転送する。
The transfer means 12a, 12b determine the priority order for the request from each unit, and send the address, data, and command of the unit that has acquired the priority right to the main storage control devices 10b, 10a of the other system via the buses 11a, 11b. Transfer to.

また制御手段13a,13bはバス幅よりも大きいストアデ
ータ転送時に、上記ストアデータの転送期間内であっ
て、ストアデータに関するアドレス、コマンドの転送終
了後の期間内に、転送手段12a,12bをして他ユニットの
フェッチ系リクエストに限り優先順位を決定され、前記
バス11a,11b中のアドレス及びコマンドバスの使用を許
可する。
Further, the control means 13a, 13b perform the transfer means 12a, 12b within the transfer period of the store data during the transfer of the store data larger than the bus width and after the transfer of the address and the command related to the store data. Then, the priority is determined only for the fetch requests of other units, and the use of the address and command buses in the buses 11a and 11b is permitted.

本発明は複数の主記憶制御装置10a,10b内の夫々に転
送手段12a,12bと制御手段13a,13bとを設けたものであ
る。
In the present invention, transfer means 12a, 12b and control means 13a, 13b are provided in each of the plurality of main memory control devices 10a, 10b.

〔作用〕[Action]

転送手段12a(又は12b)からバス11a(又は11b)を介
して主記憶制御装置10b(又は10a)へ転送されるデータ
が、バス幅よりも大きいストアデータのときには複数の
単位時間かけてデータ転送が行なわれる。
When the data transferred from the transfer means 12a (or 12b) to the main memory control device 10b (or 10a) via the bus 11a (or 11b) is store data larger than the bus width, the data is transferred over a plurality of unit times. Is performed.

これに対し、上記ストアデータに関するアドレス及び
コマンドは一単位時間内で転送が終了する。本発明はこ
の点に着目し、制御手段13a(又は13b)により転送手段
12a(又は12b)を制御し、上記アドレス及びコマンド転
送終了後の残りのストアデータ転送期間中に、フェッチ
系リクエストがあったときはそのリクエストに関するア
ドレス、コマンドを転送させる。
On the other hand, the transfer of the address and command relating to the store data is completed within one unit time. The present invention pays attention to this point, and the transfer means is controlled by the control means 13a (or 13b).
12a (or 12b) is controlled to transfer the address and command related to the fetch request when there is a fetch request during the remaining store data transfer period after the transfer of the address and command.

従って、データバスがビジーであっても、フェッチ系
アドレス、コマンドは転送される。
Therefore, even if the data bus is busy, the fetch address and command are transferred.

〔実施例〕〔Example〕

第2図は本発明の要部の一実施例のブロック図を示
す。同図中、第1図と同一構成部分には同一符号を付し
てある。第2図は第4図に示した他系アクセス制御部6a
又は6bの一実施例を示し、また12,13は夫々第1図の主
記憶制御装置10a,10bのいずれか一方の転送手段及び制
御手段を示す。
FIG. 2 shows a block diagram of an embodiment of the main part of the present invention. In the figure, the same components as those in FIG. 1 are designated by the same reference numerals. FIG. 2 shows another system access control unit 6a shown in FIG.
Or 6b, and 12 and 13 respectively indicate the transfer means and control means of either one of the main memory control devices 10a and 10b of FIG.

第2図において、15は他MCUプライオリティ回路で、
前記したCPU,CHPの各ユニットからのリクエストREQ0〜R
EQmが入力され、そのリクエストが他系MSUへのアクセス
要求であるときは優先順位を決定し、各ユニットからの
コマンド、アドレス、データが夫々入力されるセレクタ
16,17,18を制御して優先権を獲得したユニットのコマン
ド、アドレス、データを選択出力させる。
In FIG. 2, 15 is another MCU priority circuit,
Requests from the above-mentioned CPU and CHP units REQ0-R
When EQm is input and the request is an access request to another system MSU, the priority order is determined, and the command, address, and data from each unit are input.
Controls 16, 17, and 18 to select and output the command, address, and data of the unit that has acquired the priority.

また、19,20及び21はインターフェイスレジスタで、
セレクタ16,17及び18から選択出力されたコマンド、ア
ドレス及びデータを別々に一時記憶(セット)し、それ
をコマンドバス、アドレスバス及びデータバスへ送出す
る。なお、他MCUプライオリティ回路15からは他系アク
セスリクエストが取り出され、これは専用線又はコマン
ドバスを介して他系のMCUへ送出される。
Also, 19, 20 and 21 are interface registers,
The commands, addresses and data selected and output from the selectors 16, 17 and 18 are temporarily stored (set) separately and sent to the command bus, address bus and data bus. The other-system access request is taken out from the other-MCU priority circuit 15 and is sent to the other-system MCU via the dedicated line or the command bus.

更に22は信号線、転送コマンドを他MCUプライオリテ
ィ回路15へ供給し、該コマンドがデータビット長である
バス幅(ここでは8バイトとする)よりも大きいストア
データ転送を示しているときのみ他MCUプライオリティ
回路15に所定の動作を行なわせるように設けられてお
り、前記制御手段13a,13bを構成している。
Further, 22 supplies a signal line and a transfer command to the other MCU priority circuit 15, and the other MCU is provided only when the command indicates a store data transfer larger than a bus width (8 bytes in this case) which is a data bit length. The priority circuit 15 is provided so as to perform a predetermined operation, and constitutes the control means 13a and 13b.

次に本実施例の動作について第2図、第3図と共に説
明する。他MCUプライオリティ回路15により優先権を獲
得したユニットからのリクエストが第3図にREQ0で示す
ように、32バイトストアデータの転送要求であったとき
は、他MCUプライオリティ回路15はセレクタ16,17及び18
を制御して上記ユニットからのコマンド0,アドレス0,デ
ータ0を選択出力させて、まず最初の単位時間τで第3
図に示す如くインターフェイスレジスタ21に32バイトス
トアデータの最初の8バイト分のデータREQ0−1をセッ
トさせると共に、インターフェイスレジスタ19,20にそ
のコマンド、アドレスをセットさせる。
Next, the operation of this embodiment will be described with reference to FIGS. When the request from the unit that has acquired the priority by the other MCU priority circuit 15 is a transfer request of 32-byte store data as shown by REQ0 in FIG. 3, the other MCU priority circuit 15 determines that the selectors 16, 17 and 18
Command 0, address 0, data 0 from the above unit to be selectively output.
As shown in the figure, the interface register 21 is made to set data REQ0-1 of the first 8 bytes of the 32-byte store data, and the interface registers 19 and 20 are made to set the command and address.

インターフェイスレジスタ19,20及び21にセットされ
たコマンド、アドレス及びデータはコマンドバス、アド
レスバス及びデータバスを介して他系アクセスリクエス
トと共に他系のMCUへ転送される。また、このときイン
ターフェイスレジスタ19から信号線22を介して入力され
るコマンドにより、他MCUプライオリティ回路15は転送
するデータが32バイトストアデータであることを識別す
る。
The commands, addresses and data set in the interface registers 19, 20 and 21 are transferred to the other system MCU together with the other system access request via the command bus, address bus and data bus. Further, at this time, the other MCU priority circuit 15 identifies that the data to be transferred is 32-byte store data by a command input from the interface register 19 through the signal line 22.

これにより、他MCUプライオリティ回路15は2番目の
単位時間τ内で他ユニットのフェッチ系リクエストのう
ち優先順位の高いリクエストREQ1を選択するようセレク
タ16及び17を切換えてインターフェイスレジスタ19,20
にそのコマンド、アドレスをセットする。一方、この2
番目の単位時間τ内では前記32バイトストアデータの2
番目の8バイト分のデータが第3図にREQ0−2で示す如
く、インターフェイスレジスタ21にセットされる。
As a result, the other MCU priority circuit 15 switches the selectors 16 and 17 so as to select the request REQ1 having a higher priority among the fetch-related requests of the other unit within the second unit time τ and switches the interface registers 19 and 20.
Set the command and address to. On the other hand, this 2
Within the second unit time τ, 2 of the 32-byte store data
The 8th byte data is set in the interface register 21, as indicated by REQ0-2 in FIG.

以下、上記と同様にして単位時間τ毎に32バイトスト
アデータの3番目、4番目の各8バイト分のデータがイ
ンターフェイスレジスタ21に第3図にREQ0−3,REQ0−4
で示す如く順次にセットされる一方、フェッチ系リクエ
ストREQ2,REQ3が順次に選択されて、そのコマンド及び
アドレスが第3図にREQ2,REQ3で示す如くインターフェ
イスレジスタ19,20に夫々順次にセットされる。
Thereafter, in the same manner as above, the third, fourth 8-byte data of the 32-byte store data are stored in the interface register 21 in each unit time τ in the interface register 21 as REQ0-3, REQ0-4.
While the fetch-related requests REQ2 and REQ3 are sequentially selected, the command and address are sequentially set in the interface registers 19 and 20, respectively, as shown by REQ2 and REQ3 in FIG. .

このように、本実施例によれば、32バイトストアデー
タを転送する4τ間データバスを使用し、一方、この32
バイトストアデータに関するアドレス、コマンドは上記
4τ期間の最初の1τ期間だけ送出し、残りの3τ期間
はフェッチ系リクエストによるアドレス、コマンドをア
ドレスバス、コマンドバスを使用して送出する。
As described above, according to the present embodiment, the data bus for 4τ for transferring 32-byte store data is used, while the 32
Addresses and commands relating to byte store data are sent out only during the first 1τ period of the above 4τ period, and during the remaining 3τ period, addresses and commands according to fetch system requests are sent out using the address bus and the command bus.

受信側のMCUでは上記の送出されたデータ、アドレス
及びコマンドを第3図に模式的に示す如くポートに入力
され、そのポート制御部においてコマンドが32バイトス
トアデータであることを示していると検出したときは、
後の3τ期間は残りのデータが送られてくると認識する
と共に、アドレスとコマンドについては32バイトストア
データのリクエストとは異なるリクエストによるフェッ
チ系のアドレスとコマンドであると識別する。
In the MCU on the receiving side, the transmitted data, address and command are input to the port as schematically shown in FIG. 3, and the port control unit detects that the command indicates 32-byte store data. When I did
During the subsequent 3τ period, it recognizes that the rest of the data will be sent, and identifies the address and command as a fetch address and command by a request different from the 32-byte store data request.

〔発明の効果〕〔The invention's effect〕

上述の如く、本発明によれば、データバスがビジーで
あっても、フェッチ系アドレスやコマンドは転送される
ため、従来に比べて主記憶制御装置間のバスを有効に使
用することができ、従来に比べてフェッチ系アドレス、
コマンドを高速で転送することができ、スループットを
向上することができる等の特長を有するものである。
As described above, according to the present invention, even if the data bus is busy, the fetch address and the command are transferred, so that the bus between the main storage control devices can be used more effectively than in the conventional case. Fetch-type address,
It has features such that commands can be transferred at high speed and throughput can be improved.

【図面の簡単な説明】[Brief description of drawings]

第1図は本発明の原理構成図、 第2図は本発明の要部の一実施例のブロック図、 第3図は本発明の一実施例の動作説明用シーケンスを示
す図、 第4図は本発明を適用し得るシステム構成図、 第5図は従来の一例の動作説明用シーケンスを示す図で
ある。 図において、 10a,10bは主記憶制御装置(MCU)、 11a,11bはバス、 12a,12b,12は転送手段、 13a,13b,13は制御手段、 15は他MCUプライオリティ回路、 16〜18はセレクタ、 19〜21はインターフェイスレジスタ を示す。
FIG. 1 is a block diagram of a principle configuration of the present invention, FIG. 2 is a block diagram of an embodiment of a main part of the present invention, FIG. 3 is a diagram showing an operation explanation sequence of an embodiment of the present invention, and FIG. Is a system configuration diagram to which the present invention can be applied, and FIG. 5 is a diagram showing a sequence for explaining an operation of a conventional example. In the figure, 10a and 10b are main memory control units (MCUs), 11a and 11b are buses, 12a, 12b and 12 are transfer means, 13a, 13b and 13 are control means, 15 is another MCU priority circuit, and 16 to 18 are Selectors, 19 to 21 are interface registers.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】複数の主記憶制御装置(10a,10b)間でデ
ータ、アドレス、コマンドをバス(11a,11b)を介して
転送する主記憶制御装置間バス制御方式において、 各ユニットからのリクエストに対し優先順位を決定し、
優先権を獲得したユニットのアドレス、データ、コマン
ドを前記バス(11a,11b)を介して他系の主記憶制御装
置へ転送する転送手段(12a,12b)と、 前記転送されるコマンドがバス幅よりも大きいストアデ
ータ転送を示しているときには、複数の単位時間に分け
て転送される該ストアデータの転送期間内であって、該
ストアデータに関するアドレス、コマンドの転送終了後
の期間内に、前記転送手段(12a,12b)をして他ユニッ
トのフェッチ系リクエストに限り優先順位を決定させ、
前記バス(11a,11b)中のアドレスバス及びコマンドバ
スの使用を許可する制御手段(13a,13b)とを、前記複
数の主記憶制御装置(10a,10b)の夫々に具備するよう
構成したことを特徴とする主記憶制御装置間バス制御方
式。
1. A request from each unit in a bus control system between main memory controllers for transferring data, addresses and commands between a plurality of main memory controllers (10a, 10b) via a bus (11a, 11b). To prioritize,
Transfer means (12a, 12b) for transferring the address, data, and command of the unit that has acquired the priority to the main storage control device of another system via the bus (11a, 11b), and the command to be transferred has a bus width When the storage data transfer is larger than the above, the transfer is performed within the transfer period of the store data that is transferred in a plurality of unit times, and within the period after the transfer of the address and command related to the store data is completed. The transfer means (12a, 12b) is used to determine the priority order only for fetch requests from other units,
Control means (13a, 13b) for permitting the use of the address bus and command bus in the bus (11a, 11b) are provided in each of the plurality of main memory control devices (10a, 10b) Bus control system between main storage controllers characterized by.
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