JP2687716B2 - Information processing device - Google Patents

Information processing device

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JP2687716B2
JP2687716B2 JP2308039A JP30803990A JP2687716B2 JP 2687716 B2 JP2687716 B2 JP 2687716B2 JP 2308039 A JP2308039 A JP 2308039A JP 30803990 A JP30803990 A JP 30803990A JP 2687716 B2 JP2687716 B2 JP 2687716B2
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data
data bus
cpus
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transfer
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敏一 小関
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NEC Corp
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【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数のCPUを有する情報処理装置に利用す
る。特に、CPU間のデータ転送手段に関する。
DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention is used for an information processing apparatus having a plurality of CPUs. In particular, it relates to data transfer means between CPUs.

〔概要〕〔Overview〕

本発明は、複数個のCPUをもつ情報処理装置の複数個
のデュアルポートメモリを経由するデータ転送手段にお
いて、 ダイレクトメモリアクセス制御部を利用して転送制御
を行うことにより、 CPU間のデータ転送の効率化を図ることができるよう
にしたものである。
According to the present invention, in a data transfer means that passes through a plurality of dual port memories of an information processing apparatus having a plurality of CPUs, transfer control is performed by using a direct memory access control unit so that data transfer between CPUs can be performed. This is to improve efficiency.

〔従来の技術〕[Conventional technology]

従来例を第3図に示す。CPU31はDPM33とDPM34にアク
セスすることができ、CPU32はDPM34とDPM35にアクセス
することができる。また、CPU31とDPM33とDPM34は1つ
のデータバスで結合され、CPU32とDPM34とDPM35とはま
た別の1つのバスで結合されている。ここで、CPU37とC
PU38との間の通信のためにDPM33に書き込まれたデータ
をDPM35にコピーしようとすると、まず、CPU31のプログ
ラムによりDPM33のデータを読み取らせ、これをDPM34に
書き込ませる。さらに、CPU32のプログラムによりDPM34
に書き込まれたデータをDPM35に書き込ませる。この2
段階の手順を経てデータ転送が完了する。また、CPU32
はDPM34からDPM35へのデータのコピーを始める前に、CP
U31がDPM33からDPM34へのデータ転送を完了させている
ことをDPM34に書き込まれているデータを通じて確認す
る必要がある。
FIG. 3 shows a conventional example. The CPU 31 can access the DPM 33 and DPM 34, and the CPU 32 can access the DPM 34 and DPM 35. The CPU 31, DPM 33, and DPM 34 are connected by one data bus, and the CPU 32, DPM 34, and DPM 35 are connected by another bus. Where CPU37 and C
When attempting to copy the data written in the DPM 33 to the DPM 35 for communication with the PU 38, first, the program of the CPU 31 causes the data of the DPM 33 to be read and written in the DPM 34. In addition, DPM34 by the program of CPU32
The data written in is written in DPM35. This 2
The data transfer is completed through the step sequence. Also, CPU32
Before starting copying data from DPM34 to DPM35, CP
It is necessary to confirm through the data written in DPM34 that U31 has completed the data transfer from DPM33 to DPM34.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

このように、従来例では、データバスの構成上互いに
離れたCPUどうしで通信を行わせようとすると、多くの
ソフトウェア上の手順を必要とし、特に転送しようとす
るデータが多いときは長時間を要することになり、かつ
また途中に存在するCPUの処理を長時間停止させてしま
う欠点があった。したがって、複数のCPU間で頻繁にデ
ータを交換し合うようなシステムではシステム全体の性
能を大幅に低下させることにもなっていた。
As described above, in the conventional example, when trying to communicate between CPUs that are separated from each other due to the configuration of the data bus, many software procedures are required, and especially when there is a lot of data to be transferred, a long time is required. In addition, there is a drawback that the processing of the CPU existing on the way is stopped for a long time. Therefore, in a system in which data is frequently exchanged among a plurality of CPUs, the performance of the entire system would be significantly reduced.

本発明は、このような欠点を除去するもので、効率的
なデータ転送を行える情報処理装置を提供することを目
的とする。
The present invention eliminates such drawbacks, and an object of the present invention is to provide an information processing apparatus capable of efficient data transfer.

〔課題を解決するための手段〕[Means for solving the problem]

本発明の内の第一の発明は、両端が開放されたデータ
バスに挿入された3個のデュアルポートメモリと、上記
データバスの両端および隣接するデュアルポートメモリ
間のデータバスのそれぞれに接続された4個のCPUとを
備えた情報処理装置において、上記デュアルポートメモ
リを経由してその隣接順に転送されるデータについて、
上記4個のCPUの内この3つの隣接するデュアルポート
メモリを接続するデータバスに接続された2つのCPUの
要求に応じて、隣接するデュアルポートメモリ間のデー
タ転送をわずかの時間をおいて行うように制御する一つ
のダイレクトメモリアクセス制御部を備えたことを特徴
とする。
A first aspect of the present invention is to connect three dual-port memories inserted in a data bus whose both ends are open and a data bus between both ends of the data bus and adjacent dual-port memories. In an information processing device including four CPUs, the data transferred in the order of adjacency via the dual port memory,
Data transfer between adjacent dual port memories is performed after a short time according to the request of two CPUs connected to the data bus connecting these three adjacent dual port memories among the above four CPUs. It is characterized in that it is provided with one direct memory access control unit for controlling as described above.

また、本発明の第二の発明は、両端が閉結されたデー
タバスに挿入された3以上の複数個のデュアルポートメ
モリと、隣接するデュアルポートメモリ間のデータバス
に接続された複数個のCPUとを備えた情報処理装置にお
いて、隣接する複数個のデュアルポートメモリを経由す
るデータ転送について、上記複数個のCPUのすべてから
の要求に応じて隣接するデュアルポートメモリ間のデー
タ転送をわずかの時間をおいて行うように制御する一つ
のダイレクトメモリアクセス制御部を備えたことを特徴
とする。
A second aspect of the present invention is a plurality of dual port memories inserted into a data bus whose both ends are closed, and a plurality of dual port memories connected between adjacent dual port memories. In an information processing device equipped with a CPU, for data transfer via a plurality of adjacent dual-port memories, data transfer between adjacent dual-port memories may be reduced in response to a request from all of the plurality of CPUs. It is characterized in that it is provided with one direct memory access control unit for performing control so as to wait for a while.

〔作用〕[Action]

この2つの発明では、デュアルポートメモリを経由す
るデータ転送を、多くのソフトウェア手順を要するCPU
による制御に代わり、ダイレクトメモリアクセス制御手
段により制御を行って速やかなデータ転送を実現するも
のである。特に、第二発明では、ダイレクトメモリアク
セス制御手段による転送中に、他の迂回経路上での1つ
のデュアルポートメモリを経由するデータ転送を実行す
ることができる。
In these two inventions, the data transfer via the dual port memory is performed by the CPU requiring many software procedures.
Instead of the control by the control by the direct memory access control means, the control is performed by the direct memory access control means to realize quick data transfer. In particular, according to the second aspect of the present invention, during the transfer by the direct memory access control means, it is possible to execute the data transfer via one dual port memory on the other detour path.

〔実施例〕〔Example〕

以下、本発明の実施例を図面に基づき説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

第1図は、本発明の第一実施例の構成を示すブロック
図である。
FIG. 1 is a block diagram showing the configuration of the first embodiment of the present invention.

この第一実施例は、第1図に示すように、データバス
に挿入されたデュアルポートメモリ3、4および5と、
隣接するデュアルポートメモリ間のデータバスに接続さ
れたCPU1および2と、このデータバスの両端のそれぞれ
に接続されたCPU7および8とを備え、さらに、本発明の
特徴とする手段として、上記データバスはその両端が開
放された構成であり、デュアルポートメモリ3、4およ
び5を経由してその隣接順に転送されるデータについ
て、CPU1および2の要求に応じて、このデータの転送を
制御するダイレクトメモリアクセス制御部6を備える。
In this first embodiment, as shown in FIG. 1, dual port memories 3, 4 and 5 inserted in a data bus,
CPUs 1 and 2 connected to a data bus between adjacent dual port memories, and CPUs 7 and 8 connected to both ends of the data bus, respectively. Further, as a feature of the present invention, the data bus is provided. Is a structure in which both ends thereof are open, and a direct memory for controlling the transfer of the data transferred in the order of its adjacency via the dual port memories 3, 4 and 5 in response to the requests of the CPUs 1 and 2. The access control unit 6 is provided.

次に、この第一実施例の動作を説明する。 Next, the operation of this first embodiment will be described.

ここでは、CPU7からCPU8へデータの転送を行うとする
ときを例として説明する。まず、CPU7はCPU1とCPU2に対
してCPU8へデータ転送を行う旨の情報をDPM3およびDPM4
を介して伝える。この情報自体は小さな情報量で済むの
でこの伝送は短時間で完了する。次に、CPU1とCPU2とは
DPM3からDPM5へのデータの転送を行う前に、各々の単独
の処理を一旦停止させる。この段階でCPU1とCPU2とはDP
M3からDPM5へのデータ転送手順に入り、DMAC6に対しDMA
転送要求情報を与える。DMAC6は双方のCPU1および2か
らのDMA要求が揃うと、CPU1とCPU2との動作を止めた上
で、1ワード(データバス幅分のビット数)ずつDPM3か
らDPM4へのメモリ間転送を開始させ、わずかに時間を置
き引き続いてDPM4からDPM5へのメモリ転送を開始させ
る。DPM3からDPM4へ、さらにDPM4からDPM5へ必要量の情
報転送が終了すると、DMAC6はCPU1とCPU2とに再びデー
タバスを明け渡してDMA転送を終了する。この後にCPU8
がDPM5の内容を読み取り、CPU7からCPU8へのデータ転送
が完了する。
Here, a case where data is transferred from the CPU 7 to the CPU 8 will be described as an example. First, the CPU7 sends information indicating that the CPU1 and the CPU2 will transfer data to the CPU8 to the DPM3 and DPM4.
Tell through. Since this information itself requires a small amount of information, this transmission is completed in a short time. Next, what is CPU1 and CPU2
Before performing data transfer from DPM3 to DPM5, each individual process is temporarily stopped. At this stage, CPU1 and CPU2 are DP
Enter data transfer procedure from M3 to DPM5, DMA to DMAC6
Give transfer request information. When the DMAC6 receives DMA requests from both CPUs 1 and 2, it stops the operations of CPU1 and CPU2, and then starts the memory-to-memory transfer from DPM3 to DPM4 one word at a time (the number of bits for the data bus width). , After a slight delay, the memory transfer from DPM4 to DPM5 is started. When the necessary amount of information has been transferred from DPM3 to DPM4, and further from DPM4 to DPM5, DMAC6 relinquishes the data bus to CPU1 and CPU2 and ends the DMA transfer. After this CPU8
Reads the contents of DPM5 and completes the data transfer from CPU7 to CPU8.

DMA転送には、CPUを動かすためのソフトウェアが介在
せず、CPUがROMやRAMをアクセスする時間も必要がなく
なるので、DPMのアクセス速度で決まる極めて高速度の
データ転送を行うことができる。第4図に、DPM3からDP
M5までの情報転送に必要な時間を本発明によるマルチプ
ロセッサシステムの場合と従来技術による場合とを対比
して示す。図中、(イ)および(ハ)はDPM3からDPM4へ
の情報転送の所要時間、(ロ)および(ニ)はDPM4から
DPM5への情報転送の所要時間を示し、(イ)および
(ロ)は本発明によるもの、(ハ)および(ニ)は従来
技術によるものである。
The DMA transfer does not involve software to move the CPU, and the CPU does not need time to access the ROM or RAM, so it is possible to perform extremely high-speed data transfer determined by the DPM access speed. Figure 4 shows DPM3 to DP
The time required to transfer information up to M5 is shown in comparison between the case of the multiprocessor system according to the present invention and the case of the prior art. In the figure, (a) and (c) are the time required to transfer information from DPM3 to DPM4, and (b) and (d) are from DPM4.
The time required for information transfer to the DPM 5 is shown, (a) and (b) according to the present invention, and (c) and (d) according to the prior art.

第2図は、本発明の第二実施例の構成を示すブロック
図である。
FIG. 2 is a block diagram showing the configuration of the second embodiment of the present invention.

この第二実施例は、第2図に示すように、データバス
に挿入されたデュアルポートメモリ11、12、13および14
と、隣接するデュアルポートメモリ間のデータバスに接
続されたCPU21、22、23および24とを備え、さらに、本
発明の特徴とする手段として、上記データバスはその両
端が閉結された構成であり、CPU21、22、23および24の
すべてからの要求に応じて隣接する複数個のデュアルポ
ートメモリを経由するデータ転送を制御するダイレクト
メモリアクセス制御部20を備える。
In this second embodiment, as shown in FIG. 2, dual port memories 11, 12, 13 and 14 inserted in the data bus are provided.
And CPUs 21, 22, 23 and 24 connected to the data bus between the adjacent dual port memories, and as a feature of the present invention, the data bus has a configuration in which both ends are closed. The direct memory access control unit 20 controls data transfer via a plurality of adjacent dual port memories in response to requests from all the CPUs 21, 22, 23 and 24.

次に、この第二実施例の動作を説明する。 Next, the operation of the second embodiment will be described.

ここでは、CPU21からCPU23へデータの転送を行うとす
るときを例として説明する。まず、CPU21はCPU22に対し
CPU23へデータ転送を行う旨の情報をDPM12およびDPM13
を介して伝える。この情報自体は小さな情報量で済むの
でこの伝送は短時間で完了する。次に、CPU22はDPM12か
らDPM13へのデータ転送を行う前に各々の単独の処理を
一旦停止させる。この段階でCPU22はDPM13へのデータ転
送手順に入り、DMAC20に対しDMA転送要求情報を与え
る。DMAC20はCPU22からのDMA要求が受け取ると、CPU22
の動作を止めた上で1ワード(データバス幅分のビット
数)ずつDPM12からDPM13へのメモリ間転送を開始させ
る。DPM12からDPM13へ必要量の情報転送が終了すると、
DMAC20はCPU22に再びデータバスを明け渡し、DMA転送を
終了する。この後CPU23がDPM13の内容を読み取り、CPU2
1からCPU23へのデータ転送が完了する。
Here, a case where data is transferred from the CPU 21 to the CPU 23 will be described as an example. First, CPU21
Information about data transfer to the CPU23 is displayed on the DPM12 and DPM13.
Tell through. Since this information itself requires a small amount of information, this transmission is completed in a short time. Next, the CPU 22 temporarily stops each individual process before data transfer from the DPM 12 to the DPM 13. At this stage, the CPU 22 enters a data transfer procedure to the DPM 13 and gives DMA transfer request information to the DMAC 20. When the DMAC20 receives the DMA request from the CPU22, the CPU22
Then, the memory transfer from DPM12 to DPM13 is started word by word (the number of bits corresponding to the data bus width). When the required amount of information has been transferred from DPM12 to DPM13,
The DMAC 20 yields the data bus to the CPU 22 again, and ends the DMA transfer. After this, CPU23 reads the contents of DPM13, and CPU2
Data transfer from 1 to CPU 23 is completed.

また、バスがリング状に接続されていることを活用
し、以上のDMA転送を用いたCPU21からCPU23への情報転
送を行いながら、同時に、DPM11を介してCPU21とCPU24
の間の情報転送およびDPM14を介したCPU23とCPU24の間
の情報転送も行うことができる。
Also, by utilizing the fact that the buses are connected in a ring shape, while transferring information from CPU21 to CPU23 using the above DMA transfer, at the same time, CPU21 and CPU24 via DPM11
Between the CPU 23 and the CPU 24 via the DPM 14 can also be performed.

DMA転送には、CPUを動かすためのソフトウェアが介在
せず、CPUがROMやRAMをアクセスする時間の必要がなく
なるので、DPMのアクセス速度で決まる極めて高速度の
データ転送を行うことができる。
The DMA transfer does not involve software for operating the CPU, and the CPU does not need time to access the ROM or RAM, so it is possible to perform extremely high-speed data transfer determined by the access speed of DPM.

〔発明の効果〕〔The invention's effect〕

本発明は、以上説明したように、DPM間のデータ転送
を制御するダイレクトメモリアクセス制御部を備えてい
るので、DPM間のDMA転送をほぼ同時に行うことにより複
数のCPU間で高速に大量のデータ転送を行うことが可能
になり、CPU間通信による性能劣化の少ない、高性能か
つ高度な情報処理を行うことができる効果がある。
As described above, since the present invention includes the direct memory access control unit that controls the data transfer between DPMs, by performing DMA transfer between DPMs almost simultaneously, a large amount of data can be transferred between multiple CPUs at high speed. It is possible to perform transfer, and it is possible to perform high-performance and advanced information processing with little performance deterioration due to communication between CPUs.

【図面の簡単な説明】[Brief description of the drawings]

第1図は、本発明第一実施例のブロック図。 第2図は、本発明第二実施例のブロック図。 第3図は、従来例のブロック図。 第4図は、情報転送時間について従来例と実施例との対
比を示す図。 1、2、7、8、21〜24、31、32、37、38…CPU、3、
4、5、11〜14、33、34、35…デュアルポートメモリ
(DPM)、6、20…ダイレクトメモリアクセス制御部(D
MAC)。
FIG. 1 is a block diagram of the first embodiment of the present invention. FIG. 2 is a block diagram of the second embodiment of the present invention. FIG. 3 is a block diagram of a conventional example. FIG. 4 is a diagram showing a comparison between the conventional example and the example regarding the information transfer time. 1, 2, 7, 8, 21-24, 31, 32, 37, 38 ... CPU, 3,
4, 5, 11-14, 33, 34, 35 ... Dual port memory (DPM), 6, 20 ... Direct memory access control unit (D
MAC).

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】両端が開放されたデータバスに挿入された
3個のデュアルポートメモリと、上記データバスの両端
および隣接するデュアルポートメモリ間のデータバスの
それぞれに接続された4個のCPUとを備えた情報処理装
置において、 上記デュアルポートメモリを経由してその隣接順に転送
されるデータについて、上記4個のCPUの内この3つの
隣接するデュアルポートメモリを接続するデータバスに
接続された2つのCPUの要求に応じて、隣接するデュア
ルポートメモリ間のデータ転送をわずかの時間をおいて
行うように制御する一つのダイレクトメモリアクセス制
御部を備えた ことを特徴とする情報処理装置。
1. A dual-port memory inserted into a data bus whose both ends are open, and four CPUs connected to both ends of the data bus and a data bus between adjacent dual-port memories, respectively. In the information processing apparatus including the above, regarding the data transferred in the order of adjacency via the dual port memory, the data connected to the data bus connecting the three adjacent dual port memories of the four CPUs An information processing device comprising one direct memory access control unit for controlling data transfer between adjacent dual-port memories so as to wait a short time in response to a request from one CPU.
【請求項2】両端が閉結されたデータバスに挿入された
3以上の複数個のデュアルポートメモリと、隣接するデ
ュアルポートメモリ間のデータバスに接続された複数個
のCPUとを備えた情報処理装置において、 隣接する複数個のデュアルポートメモリを経由するデー
タ転送について、上記複数個のCPUのすべてからの要求
に応じて隣接するデュアルポートメモリ間のデータ転送
をわずかの時間をおいて行うように制御する一つのダイ
レクトメモリアクセス制御部を備えた ことを特徴とする情報処理装置。
2. Information comprising a plurality of three or more dual port memories inserted in a data bus whose both ends are closed, and a plurality of CPUs connected to the data bus between adjacent dual port memories. Regarding the data transfer via the multiple dual port memories adjacent to each other in the processing device, the data transfer between the adjacent dual port memories should be performed after a short time in response to the request from all of the above multiple CPUs. An information processing device comprising one direct memory access control unit for controlling the above.
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