JP2821176B2 - Information processing device - Google Patents

Information processing device

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JP2821176B2
JP2821176B2 JP10599989A JP10599989A JP2821176B2 JP 2821176 B2 JP2821176 B2 JP 2821176B2 JP 10599989 A JP10599989 A JP 10599989A JP 10599989 A JP10599989 A JP 10599989A JP 2821176 B2 JP2821176 B2 JP 2821176B2
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interrupt
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幸一 種田
伸一 石川
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【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関し、特に演算処理装置(Ex
ecution Processing Unit。以下、EPUという)間のデ
ータ転送を行う情報処理装置に関する。
Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing device, and in particular, to an arithmetic processing device (Ex
ecution Processing Unit. The present invention relates to an information processing apparatus that performs data transfer between EPUs.

〔従来の技術〕[Conventional technology]

従来、この種の情報処理装置では、EPU間でのデータ
転送の際に、以下に示すような処理が行われていた。
Conventionally, in this type of information processing apparatus, the following processing has been performed at the time of data transfer between EPUs.

(1) あらかじめ主記憶装置上に割り当てられたEPU
毎のテーブル(EPUテーブル)中の転送先EPU(データ転
送の相手側のEPU)に対応するEPUテーブルに対して、転
送元EPU(データ転送の要求元のEPU)が転送データを書
き込む。
(1) EPU previously allocated on main storage
The transfer source EPU (data transfer request source EPU) writes transfer data to the EPU table corresponding to the transfer destination EPU (data transfer partner EPU) in each table (EPU table).

(2) 転送元EPUは、EPU間データ転送時にのみ使用さ
れるように定められた固定的なアドレス(主記憶装置が
応答しないアドレス)に対する書込み命令を割込みセッ
ト命令(転送元EPUが転送先EPUをEPU番号等で特定して
データ転送を行うことを示す割込み命令)として発行す
る。
(2) The transfer source EPU issues a write instruction to a fixed address (an address to which the main storage device does not respond) determined to be used only during data transfer between the EPUs by an interrupt set instruction (when the transfer source EPU is the transfer destination EPU Is issued as an interrupt instruction indicating that data transfer is to be performed by specifying an EPU number or the like.

(3) バスインタフェース装置(Bus Interface Un
it。以下、BISという)は、この割込みセット命令を受
信すると、通常のメモリアクセスに対する主記憶装置に
よる応答信号の代わりとなる応答信号を返送してバスシ
ーケンスを終了させ、同時に上述の割込みセット命令に
基づいて転送先EPUに対して割込み信号を発行する。
(3) Bus interface device (Bus Interface Un
it. Upon receiving this interrupt set instruction, the BIS returns a response signal instead of a response signal from the main storage device for a normal memory access, terminates the bus sequence, and at the same time, based on the above-described interrupt set instruction. Issues an interrupt signal to the transfer destination EPU.

(4) 割込み信号を受信した転送先EPUは、主記憶装
置上の自らに対応するEPUテーブルから転送データを読
み出す。
(4) Upon receiving the interrupt signal, the transfer destination EPU reads the transfer data from its own EPU table in the main storage device.

(5) 転送先EPUは、割込み信号の確認の意味等か
ら、割込みセット命令と同様の固定的なアドレスに対す
る書込み命令を割込みリセット命令(転送先EPUが自ら
をPEU番号等で特定してデータ転送に係るデータを受け
取ったことを示す割込み命令)として発行する。
(5) For the purpose of checking the interrupt signal, the transfer destination EPU issues a write instruction to a fixed address similar to the interrupt set instruction by an interrupt reset instruction (the transfer destination EPU identifies itself by the PEU number or the like and transfers the data. (Interrupt instruction indicating that the data has been received).

(6) BIUは、この割込みリセット命令を受け取る
と、転送先EPUに対して出力していた割込み信号をリセ
ットする。
(6) Upon receiving this interrupt reset instruction, the BIU resets the interrupt signal output to the transfer destination EPU.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

上述した従来の情報処理装置では、EPU間でのデータ
転送の際に上記(1)〜(6)のような処理が行われる
ので、以下に示すような欠点がある。
In the above-described conventional information processing apparatus, the above-described processes (1) to (6) are performed at the time of data transfer between EPUs, and thus have the following disadvantages.

(1) EPU間のデータ転送に6フェーズ(上記(1)
〜(6)の各フェーズ)行程が必要になる。
(1) Six phases for data transfer between EPUs ((1) above)
(Each phase of (6)).

(2) 割込みセット命令および割込みリセット命令が
固定的なアドレスに対する書込み命令で実現されている
ことに起因して、割込みセット命令および割込みリセッ
ト命令の伝送のために複数のローカルバス(通常は主記
憶装置のアドレスの偶数/奇数に対応する偶数番地ブロ
ックローカルバスおよび奇数番地ブロックローカルバス
の2本)中の1本のローカルバスのみが使用されること
になる。
(2) Due to the fact that the interrupt set instruction and the interrupt reset instruction are realized by a write instruction to a fixed address, a plurality of local buses (usually main memory) are used for transmitting the interrupt set instruction and the interrupt reset instruction. Only one of the local buses of the even address block local bus and the odd address block local bus corresponding to the even / odd address of the device is used.

(3) (2)に示す欠点に起因して情報処理装置が2
組以上のEPU群(2台のEPU)で構成されている場合に、
1組のEPU群がデータ転送を行っている際にその1組以
外のEPU群はデータ転送を行うことができない。
(3) Due to the drawback shown in (2), the information processing device becomes 2
If it is composed of more than one set of EPUs (two EPUs),
When one set of EPUs is performing data transfer, other EPUs cannot perform data transfer.

本発明の目的は、上述の点に鑑み、EPU間のデータ転
送の際に主記憶装置を介することを不要にし、以下に示
す4フェーズの行程でEPU間のデータ転送を可能にする
情報処理装置を提供することにある。
In view of the above, an object of the present invention is to provide an information processing apparatus which eliminates the need for data transfer between EPUs via a main storage device and enables data transfer between EPUs in the following four-phase process. Is to provide.

(1) 転送元EPUは、転送先EPUに対する割込みセット
命令を発行し、それに続けて転送データを出力する。
(1) The transfer source EPU issues an interrupt set instruction to the transfer destination EPU, and subsequently outputs transfer data.

(2) BIUは、割込セット命令の受信後に、転送先EPU
に対する割込み出力し、それに続けて転送データを受信
して保持する。
(2) After receiving the interrupt set instruction, the BIU
, And subsequently receives and holds the transfer data.

(3) 割込み信号を受けた転送先EPUは、割込みリセ
ット命令を発行し、転送データ読出し処理を行う。
(3) Upon receiving the interrupt signal, the transfer destination EPU issues an interrupt reset instruction and performs transfer data read processing.

(4) (3)のフェーズと同時に、割込みリセット命
令を受けたBIUは、転送先EPUに出力していた割込み信号
をリセットし、(2)のフェーズにおいて保持していた
転送データを出力する。
(4) At the same time as the phase (3), the BIU receiving the interrupt reset instruction resets the interrupt signal output to the transfer destination EPU, and outputs the transfer data held in the phase (2).

〔課題を解決するための手段〕[Means for solving the problem]

本発明の情報処理装置は、複数のブロックに分割され
た主記憶装置,主記憶装置のブロック毎に設けられた複
数のローカルバス,システムバスとローカルバスとの間
のインタフェースを司るBIUおよび複数のEPUを有する情
報処理装置において、転送先EPUのEPU番号等に基づいて
規定されるローカルバスを使用して転送先EPUを特定す
る割込みセット命令を発行しそれに続いて同一のローカ
ルバスを使用して転送データを転送する転送元EPU内の
転送手段と、ローカルバスとは独立した割込み信号線を
使用し転送先EPUに対して前記転送手段により発行され
た割込みセット命令に基づく割込み信号を発行するBIU
内の割込み手段と、この割込み手段からの割込み信号に
基いて転送データを転送先EPUのEPU番号等に基づいて規
定されるローカルバスから読み出す転送先EPU内の読出
し手段と、前記転送手段により発行された割込みセット
命令の受信に基づいて前記転送手段から転送された転送
データを保持し前記読出し手段により発行された割込み
リセット命令の受信に基づいて保持していた転送データ
を転送差EPUのEPU番号等に基づいて規定されるローカル
バスに出力するBIU内の保持出力手段とを有する。
An information processing apparatus according to the present invention includes a main storage device divided into a plurality of blocks, a plurality of local buses provided for each block of the main storage device, a BIU for controlling an interface between a system bus and a local bus, and a plurality of BIUs. In an information processing device having an EPU, an interrupt set instruction for specifying a destination EPU is issued using a local bus defined based on the EPU number of the destination EPU and the like, and subsequently, the same local bus is used. A transfer unit in the transfer source EPU for transferring transfer data, and a BIU that issues an interrupt signal based on an interrupt set instruction issued by the transfer unit to the transfer destination EPU using an interrupt signal line independent of the local bus.
, Read means in the destination EPU for reading transfer data from a local bus defined based on the EPU number of the transfer destination EPU based on an interrupt signal from the interrupt means, and issuance by the transfer means. The EPU number of the transfer difference EPU holds the transfer data transferred from the transfer unit based on the received interrupt set instruction and holds the transfer data held based on the reception of the interrupt reset instruction issued by the reading unit. And a holding output means in the BIU for outputting to a local bus defined based on the above.

〔作用〕[Action]

本発明の情報処理装置では、転送元EPU内の転送手段
が転送先EPUのEPU番号等に基づいて規定されるローカル
バスを使用して転送先EPUを特定する割込みセット命令
を発行しそれに続いて同一のローカルバスを使用して転
送データを転送し、BIU内の割込み手段がローカルバス
とは独立した割込み信号線を使用転送先EPUに対して転
送手段により発行された割込みセット命令に基づく割込
み信号を発行し、転送先EPU内の読出し手段が割込み手
段からの割込み信号に基づいて割込みリセット命令を発
行しそれに続いて転送データを転送先EPUのEPU番号等に
基づいて規定されるローカルバスから読み出し、BIU内
の保持出力手段が転送手段により発行された割込みセッ
ト命令の受信に基づいて転送手段から転送された転送デ
ータを保持し読出し手段により発行された割込みリセッ
ト命令の受信に基づいて保持していた転送データを転送
先EPUのEPU番号等に基づいて規定されるローカルバスに
出力する。
In the information processing apparatus of the present invention, the transfer means in the transfer source EPU issues an interrupt set instruction for specifying the transfer destination EPU using a local bus defined based on the EPU number or the like of the transfer destination EPU, and subsequently, The transfer data is transferred using the same local bus, and the interrupt means in the BIU uses an interrupt signal line independent of the local bus.An interrupt signal based on the interrupt set instruction issued by the transfer means to the destination EPU And the reading means in the transfer destination EPU issues an interrupt reset instruction based on the interrupt signal from the interrupt means, and then reads the transfer data from the local bus specified based on the EPU number of the transfer destination EPU, etc. The holding output means in the BIU holds the transfer data transferred from the transfer means based on the reception of the interrupt set instruction issued by the transfer means and issues the data by the reading means. And the output to the local bus defined based transfer data that is stored in EPU number of the destination EPU based on the reception of an interrupt reset command was.

〔実施例〕〔Example〕

次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.

第1図は本発明の情報処理装置の一実施例の構成を示
すブロック図である。本実施例の情報処理装置は、偶数
番地ブロックローカルバス1(主記憶装置(図示せず)
上の偶数のアドレスのブロックに接続されているローカ
ルバス)と、奇数番地ブロックローカルバス2(主記憶
装置上の奇数のアドレスのブロックに接続されているロ
ーカルバス)と、EPU3,4,6および7(本実施例の情報処
理装置を構成するEPUの台数はEPU番号が「0」〜「3」
の4内であるものとする。ここで、EPU番号が「0」,
「1」,「2」および「3」のEPUがそれぞれEPU3,4,6
および7に該当する)と、BIU5(偶数番地ブロックロー
カルバス1および奇数番地ブロックローカルバス2とシ
ステムバス(図示せず。複数の周辺制御装置(図示せ
ず)が接続されている)との間のインタフェースを司る
BIU)と、割込みセット信号線8(BIU5とEPU3との間の
割込みセット信号線)と、割込みセット信号線9(BIU5
とEPU4との間の割込セット信号線)と、割込みセット信
号線10(BIU5とEPU6との間の割込みセット信号線)と、
割込みセット信号線11(BIU5とEPU7との間の割込みセッ
ト信号線)とを含んで構成されている(割込みセット信
号線8〜11は偶数番地ブロックローカルバス1および奇
数番地ブロックローカルバス2と独立した単線であ
る)。
FIG. 1 is a block diagram showing the configuration of an embodiment of the information processing apparatus of the present invention. The information processing apparatus according to the present embodiment includes an even address block local bus 1 (main storage device (not shown)).
Above, a local bus connected to an even-numbered address block), an odd-addressed block local bus 2 (a local bus connected to an odd-addressed block on the main memory), and EPUs 3, 4, 6, and 7 (the number of EPUs constituting the information processing apparatus of the present embodiment is such that the EPU number is "0" to "3"
It is assumed that it is within 4. Here, the EPU number is “0”,
EPUs of "1", "2" and "3" are EPU3,4,6 respectively
And BIU5 (between the even-numbered block local bus 1 and the odd-numbered block local bus 2) and the system bus (not shown; a plurality of peripheral controllers (not shown) are connected). Governs the interface of
BIU), an interrupt set signal line 8 (an interrupt set signal line between BIU5 and EPU3), and an interrupt set signal line 9 (BIU5
An interrupt set signal line between the CPU and the EPU4), an interrupt set signal line 10 (an interrupt set signal line between the BIU5 and the EPU6),
Interrupt set signal lines 11 (interrupt set signal lines between BIU5 and EPU7) (interrupt set signal lines 8 to 11 are independent of even address block local bus 1 and odd address block local bus 2). It is a single wire that was used.)

EPU3,4,6および7は、EPU3,4,6および7が転送元EPU
であるときに機能する転送手段12と、EPU3,4,6および7
が転送先EPUであるときに機能する読出し手段13とを含
んで構成されている。
EPUs 3, 4, 6 and 7 are EPUs 3, 4, 6 and 7
And the EPUs 3, 4, 6 and 7
And a reading means 13 that functions when is the transfer destination EPU.

BIU5は、割込み手段14と、保持出力手段15とを含んで
構成されている。
The BIU 5 includes interrupt means 14 and holding output means 15.

第2図を参照すると、BIU5は、偶数番地ブロックロー
カルバス1,奇数番地ブロックローカルバス2および割込
みセット信号線8〜11と接続されており、偶数番地ブロ
ックローカルバス1および奇数番地ブロックローカルバ
ス2のそれぞれに対して、コマンド保持レジスタ21と、
コマンドデコード回路22と、転送データ保持レジスタ23
と、EPU3,4,6および7(割込みセット信号線8,9,10およ
び11)に対応する割込み信号発生フリップフロップ24,2
5,26および27とを含んで構成されている(コマンド保持
レジスタ21,コマンドデコード回路22および割込み信号
発生フリップフロップ24〜27により割込み手段14が実現
され、コマンド保持レジスタ21,コマンドデコード回路2
2および転送データ保持レジスタ23により保持出力手段1
5が実現される)。
Referring to FIG. 2, the BIU 5 is connected to the even address block local bus 1, the odd address block local bus 2, and the interrupt set signal lines 8 to 11, and the even address block local bus 1 and the odd address block local bus 2 For each of the command holding register 21,
Command decode circuit 22 and transfer data holding register 23
And interrupt signal generating flip-flops 24, 2 corresponding to EPUs 3, 4, 6, and 7 (interrupt set signal lines 8, 9, 10, and 11).
(Interrupt means 14 is realized by command holding register 21, command decoding circuit 22, and interrupt signal generation flip-flops 24-27, and command holding register 21, command decoding circuit 2
2 and the transfer data holding register 23 hold and output means 1
5 is realized).

第3図を参照すると、EPU3,4,6または7内のバスイン
タフェース部(バスインタフェースに関する部分)は、
偶数番地ブロックローカルバス1,奇数番地ブロックロー
カルバス2および割込みセット信号線8,9,10または11と
接続されており、奇/偶数番地ブロックローカルバス切
換え制御回路31と、出力アドレスレジスタ32と、出力デ
ータレジスタ33と、入力データレジスタ34と、割込み制
御回路35とを含んで構成されている。(奇/偶数番地ブ
ロックローカルバス切換え制御回路31,出力アドレスレ
ジスタ32および出力データレジスタ33により転送手段12
が実現され、奇/偶数番地ブロックローカルバス切換え
制御回路31,出力アドレスレジスタ32,入力データレジス
タ34および割込み制御回路35により読出し手段13が実現
される)。
Referring to FIG. 3, the bus interface unit (portion relating to the bus interface) in the EPU 3, 4, 6, or 7 is
It is connected to the even-numbered block local bus 1, the odd-numbered block local bus 2, and the interrupt set signal lines 8, 9, 10, or 11, and has an odd / even address block local bus switching control circuit 31, an output address register 32, The output data register 33, the input data register 34, and the interrupt control circuit 35 are included. (The transfer means 12 is controlled by the odd / even address block local bus switching control circuit 31, the output address register 32 and the output data register 33.
Is realized, and the reading means 13 is realized by the odd / even address block local bus switching control circuit 31, the output address register 32, the input data register 34, and the interrupt control circuit 35).

次に、このように構成された本実施例の情報処理の動
作について説明する。なお、ここではEPU3(EPU番号が
「0」のEPU)からEPU6(EPU番号が「2」のEPU)への
データ転送が行われる場合の動作について説明する。
Next, the operation of the information processing of the present embodiment thus configured will be described. Here, an operation in a case where data transfer is performed from EPU3 (EPU having an EPU number of “0”) to EPU6 (EPU having an EPU number of “2”) will be described.

転送元EPUであるEPU3は、以下に示す処理を行う。 EPU3, which is the transfer source EPU, performs the following processing.

まず、奇/偶数番地ブロックローカルバス切換え制御
回路31によって転送先EPUであるEPU6のEPU番号が偶数
(0を含む)であるか奇数であるか出力アドレスレジス
タ32を参照することにより判断し、それに応じたローカ
ルバス(転送先EPUのEPU番号が偶数であれば偶数番地ブ
ロックローカルバス1であり、転送先EPUのEPU番号が奇
数であれば課数番地ブロックローカルバス2である)を
使用して出力アドレスレジスタ32にセットされている割
込みセット命令出力する(この場合には、転送先EPUのE
PU番号が「2」であるので、偶数番地ブロックローカル
バス1が使用される)。
First, the odd / even address block local bus switching control circuit 31 determines whether the EPU number of the EPU 6 as the transfer destination EPU is an even number (including 0) or an odd number by referring to the output address register 32. Using the corresponding local bus (if the EPU number of the destination EPU is even, it is the even-numbered block local bus 1; if the EPU number of the destination EPU is odd, it is the fractional address block local bus 2) Outputs the interrupt set instruction set in the output address register 32 (in this case, the EPU of the transfer destination EPU
Since the PU number is "2", the even-numbered block local bus 1 is used.)

続いて、出力データレジスタ33にセットされている転
送データを割込みセット命令が出力されたローカルバス
と同一のローカルバス(この場合には、偶数番地ブロッ
クローカルバス1)に対して出力する。
Subsequently, the transfer data set in the output data register 33 is output to the same local bus (in this case, the even address block local bus 1) as the local bus from which the interrupt set instruction was output.

上述のEPU3からの割込みセット命令および転送データ
の出力に基づいて、BIU5は以下に示す処理を言う。
On the basis of the output of the interrupt set instruction and the transfer data from the EPU 3, the BIU 5 performs the following processing.

まず、コマンド保持レジスタ21内に入力されている命
令(BIU5は偶数番地ブロックローカルバス1および奇数
番地ブロックローカルバス2上の命令を常にコマンド保
持レジスタ21に受信している)をコマンドデコード回路
22で解読する。
First, the command input to the command holding register 21 (BIU5 always receives the commands on the even-numbered block local bus 1 and the odd-numbered block local bus 2 in the command holding register 21) is used as the command decoding circuit.
Decrypt at 22.

この解読でコマンド保持レジスタ21(この場合には偶
数番地ブロックローカルバス1側のコマンド保持レジス
タ21である。以下の説明中のBIU5内の各構成要素につい
ても同様)に入力された命令が上述のEPU3から割込みセ
ット命令であることが判明するので、コマンドデコード
回路22により転送データ保持レジスタ23に対するイネー
ブル信号を出力し、割込みセット命令に続けてEPU3から
偶数番地ブロックローカルバス1に出力された転送デー
タを転送データレジスタ23に保持する。
The instruction input to the command holding register 21 in this decoding (in this case, the command holding register 21 on the even address block local bus 1 side. The same applies to each component in the BIU 5 in the following description) Since the EPU3 determines that the instruction is an interrupt set instruction, the command decode circuit 22 outputs an enable signal to the transfer data holding register 23, and the transfer data output from the EPU3 to the even address block local bus 1 following the interrupt set instruction. Is held in the transfer data register 23.

同時に、コマンドデコード回路22で解読した割込みセ
ット命令中に示されている転送先EPU(EPU6)に対応す
る割込み信号発生フリップフロップ(この場合には、割
込み信号発生フリップフロップ26が該当する)をセット
する。
At the same time, an interrupt signal generation flip-flop (in this case, the interrupt signal generation flip-flop 26 corresponds) corresponding to the transfer destination EPU (EPU6) indicated in the interrupt set instruction decoded by the command decode circuit 22 is set. I do.

次に、この割込み信号発生フリップフロップ26の出力
により割込みセット信号線10をアクティブにし、EPU6に
対して偶数番地ブロックローカルバス1および奇数番地
ブロックローカルバス23には異存しない(独立した)割
込み信号を発行する。
Next, the interrupt set signal line 10 is activated by the output of the interrupt signal generating flip-flop 26, and the EPU 6 receives an interrupt signal that does not exist (independent) on the even address block local bus 1 and the odd address block local bus 23. Issue.

この割込み信号に基づいて、転送先EPUであるEPU6は
以下に示す処理を行う。
Based on this interrupt signal, the EPU 6 that is the transfer destination EPU performs the following processing.

まず、この割込み信号を割込み制御回路35によってEP
U間のデータ転送を示す割込み信号であると判断し、出
力アドレスレジスタ32に割込みリセット命令をセットす
る(割込み制御回路35EPU6内のバスインタフェース部以
外の部分(第3図には図示せず)を介して出力アドレス
レジスタ32に割込みリセット命令をセットする)。
First, this interrupt signal is sent to the EP by the interrupt control circuit 35.
Judge as an interrupt signal indicating data transfer between U, and set an interrupt reset instruction in the output address register 32 (a part (not shown in FIG. 3) other than the bus interface part in the interrupt control circuit 35EPU6) Set an interrupt reset instruction in the output address register 32 via the CPU).

自己(EPU6)のEPU番号の「2」が偶数であるという
奇/偶数番地部ローカルバス切換え制御回路31の判断に
基づいて、この割込みリセット命令が偶数番地ブロック
ローカルバス1に出力されると、BIU5は以下に示す処理
を行う。
When this interrupt reset instruction is output to the even address block local bus 1 based on the determination of the odd / even address local bus switching control circuit 31 that the EPU number “2” of its own (EPU6) is even, BIU5 performs the following processing.

まず、コマンド保持レジスタ21でこの割込みリセット
命令を受信する。
First, the command holding register 21 receives this interrupt reset command.

受信した割込みリセット命令をコマンドデコード回路
22で解読し、この解読に基づいて割込み信号発生フリッ
プフロップ26をリセットすると同時に偶数番地ブロック
ローカルバス1に対して転送データ保持レジスタ23に保
持されている転送データを出力する。
Command decode circuit for received interrupt reset instruction
At 22, the interrupt signal generating flip-flop 26 is reset based on the decoding, and at the same time, the transfer data held in the transfer data holding register 23 is output to the even address block local bus 1.

転送先EPUであるEPU6は、出力アドレスレジスタ32に
割込みリセット命令をセットしたのに続いて、上述のよ
うにしてBIU5から偶数番地ブロックローカルバス1に出
力された転送データを入力データレジスタ34に保持して
内部で処理を行う。
After setting the interrupt reset instruction in the output address register 32, the transfer destination EPU6 holds the transfer data output from the BIU5 to the even-numbered block local bus 1 in the input data register 34, as described above. And perform processing internally.

これによって、EPU3とEPU6との間のデータ転送が完了
する。
This completes the data transfer between EPU3 and EPU6.

なお、本実施例ではローカルバスが偶数番地ブロック
ローカルバス1および奇数番地ブロックローカルバス2
の2本である場合について述べたが、3本以上のローカ
ルバスを有する本発明の情報処理装置を実現することが
可能なことはいうまでもない。
In this embodiment, the local bus is an even-numbered block local bus 1 and an odd-numbered block local bus 2
However, it is needless to say that the information processing apparatus of the present invention having three or more local buses can be realized.

〔発明の効果〕〔The invention's effect〕

以上説明したように本発明は、転送元EPU内の転送手
段,BIU内の割込み手段,転送先EPU内の読出し手段およ
びBIU内の保持出力手段を設けることにより、EPU間のデ
ータ転送の際に主記憶装置を介する必要がなくなってデ
ータ転送の行程を6フェーズから4フェーズに短縮する
ことができ、1組のEPU群間のデータ転送だけでなく2
組以上のEPU群間で同時に行うデータ転送が可能にな
り、EPU間のデータ転送を高速化することができるとい
う効果がある。
As described above, the present invention provides a transfer unit in a transfer source EPU, an interrupt unit in a BIU, a read unit in a transfer destination EPU, and a holding output unit in a BIU, so that data transfer between EPUs can be performed. There is no need to go through the main storage device, and the data transfer process can be shortened from six phases to four phases.
Data transfer can be performed simultaneously among a set of EPUs or more, and the data transfer between EPUs can be speeded up.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明の一実施例の構成を示すブロック図、 第2図は第1図中のBIUの構成を示すブロック図、 第3図は第1図中のEPU内のバスインタフェース部の構
成を示すブロック図である。 図において、 1……偶数番地ブロックローカルバス、 2……奇数番地ブロックローカルバス、 3,4,6,7……EPU、 5……BIU、 8〜11……割込みセット信号線、 12……転送手段、 13……読出し手段、 14……割込み手段、 15……保持出力手段、 21……コマンド保持レジスタ、 22……コマンドデコード回路、 23……転送データ保持レジスタ、 24〜27……割込み信号発生フリップフロップ、 31……奇/偶数番地ブロックローカルバス切換え制御回
路、 32……出力アドレスレジスタ、 33……出力データレジスタ、 34……入力データレジスタ、 35……割込み制御回路である。
FIG. 1 is a block diagram showing a configuration of an embodiment of the present invention, FIG. 2 is a block diagram showing a configuration of a BIU in FIG. 1, and FIG. 3 is a block diagram of a bus interface unit in an EPU in FIG. FIG. 3 is a block diagram illustrating a configuration. In the figure, 1 ... Even address block local bus, 2 ... Odd address block local bus, 3,4,6,7 ... EPU, 5 ... BIU, 8 to 11 ... Interrupt set signal line, 12 ... Transfer means, 13 readout means, 14 interrupt means, 15 holding output means, 21 command holding register, 22 command decode circuit, 23 transfer data holding registers, 24 to 27 interrupt Signal generation flip-flop, 31 ... Odd / even address block local bus switching control circuit, 32 ... Output address register, 33 ... Output data register, 34 ... Input data register, 35 ... Interrupt control circuit.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−238651(JP,A) 特開 昭55−37635(JP,A) (58)調査した分野(Int.Cl.6,DB名) G06F 15/16────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-63-238651 (JP, A) JP-A-55-37635 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) G06F 15/16

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】複数のブロックに分割された主記憶装置,
主記憶装置のブロック毎に設けられた複数のローカルバ
ス,システムバスとローカルバスとの間のインタフェー
スを司るBIUおよび複数のEPUを有する情報処理装置にお
いて、 転送先EPUのEPU番号等に基づいて規定されるローカルバ
スを使用して転送先EPUを特定する割込みセット命令を
発行しそれに続いて同一のローカルバスを使用して転送
データを転送する転送元EPU内の転送手段と、 ローカルバスとは独立した割込み信号線を使用し転送先
EPUに対して前記転送手段により発行された割込みセッ
ト命令に基づく割込み信号を発行するBIU内の割込み手
段と、 この割込み手段からの割込み信号に基づいて割込みリセ
ット命令を発行しそれに続いて転送データを転送先EPU
のEPU番号等に基づいて規定されるローカルバスから読
み出す転送先EPU内の読出し手段と、 前記転送手段により発行された割込みセット命令の受信
に基づいて前記転送手段から転送された転送データを保
持し前記読出し手段により発行された割込みリセット命
令の受信に基づいて保持していた転送データを転送先EP
UのEPU番号等に基づいて規定されるローカルバスに出力
するBIU内の保持出力手段と を有することを特徴とする情報処理装置。
A main storage device divided into a plurality of blocks;
In the information processing device having multiple local buses, BIUs that control the interface between the system bus and the local bus provided for each block of the main storage device, and multiple EPUs, the rules are based on the EPU number of the transfer destination EPU, etc. The transfer means in the source EPU that issues an interrupt set instruction that specifies the transfer destination EPU using the local bus to be transferred, and then transfers the transfer data using the same local bus, is independent of the local bus Transfer destination using the interrupt signal line
An interrupt means in the BIU that issues an interrupt signal to the EPU based on the interrupt set instruction issued by the transfer means; and issues an interrupt reset instruction based on the interrupt signal from the interrupt means, and subsequently transfers the transfer data. Destination EPU
Reading means in a transfer destination EPU to be read from a local bus defined based on the EPU number and the like, and holding transfer data transferred from the transfer means based on reception of an interrupt set instruction issued by the transfer means. The transfer data held based on the reception of the interrupt reset instruction issued by the reading means is transferred to the transfer destination EP.
And a holding and outputting means in the BIU for outputting to a local bus defined based on an EPU number of the U or the like.
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