JPH07121483A - Shared memory access control circuit - Google Patents

Shared memory access control circuit

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Publication number
JPH07121483A
JPH07121483A JP5270156A JP27015693A JPH07121483A JP H07121483 A JPH07121483 A JP H07121483A JP 5270156 A JP5270156 A JP 5270156A JP 27015693 A JP27015693 A JP 27015693A JP H07121483 A JPH07121483 A JP H07121483A
Authority
JP
Japan
Prior art keywords
shared memory
cpu
access
control circuit
signal
Prior art date
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Pending
Application number
JP5270156A
Other languages
Japanese (ja)
Inventor
Tomoyoshi Shimogawara
知義 下川原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Engineering Ltd
Original Assignee
NEC Engineering Ltd
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Filing date
Publication date
Application filed by NEC Engineering Ltd filed Critical NEC Engineering Ltd
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Publication of JPH07121483A publication Critical patent/JPH07121483A/en
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Abstract

PURPOSE:To prevent read data from being damaged at the time of executing word access to a shared memory by efficiently executing the mediation control of usage right to the shared memory. CONSTITUTION:CPU1 and 2 are operated by clocks whose phases are mutually deviated. An address decoding circuit 7 decodes address data from CPU 1 and 2 and outputs a chip select signal corresponding to the respective CPU 1 and 2 to a control circuit 6. The control circuit 6 outputs an under usage signal and a stand-by signal which are exclusive for CPU 1 and 2 based on the chip select signal from the address decoding circuit 7. Buffers 4 and 5 respond to the under usage signal from the control circuit 6 and execute open control an access line between CPU 1 and 2 and the shared memory 3 to a CPU 1 side or the CPU 2 side. CPU 1 and 2 respond to the stand-by signal from the control circuit 6 so as to be a stand-by state.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は共有メモリアクセス制御
回路に関し、特に複数のCPUに共有される共有メモリ
に対する使用権の調停機能に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a shared memory access control circuit, and more particularly to an arbitration function for a right to use a shared memory shared by a plurality of CPUs.

【0002】[0002]

【従来の技術】従来、複数のCPUによる共有メモリの
使用権の調停は、図3に示すように、非同期または同期
のとれた同位相のクロックが夫々供給されるCPU1
1,12から共有メモリ13へのアクセスが同時アクセ
スとならないようにコントロール回路16によって調停
される。
2. Description of the Related Art Conventionally, as shown in FIG. 3, arbitration of a shared memory usage right by a plurality of CPUs is performed by a CPU 1 to which asynchronous or synchronized in-phase clocks are supplied, respectively.
The control circuit 16 arbitrates that the access from the shared memory 13 to the shared memory 13 is not simultaneous.

【0003】コントロール回路16には共有メモリ13
のアクセス状態を示す状態フラグ(図示せず)が設けら
れており、この状態フラグによって共有メモリ13にお
けるアクセス状態が分かるようになっている。
The control circuit 16 includes a shared memory 13
A status flag (not shown) indicating the access status is provided, and the access status in the shared memory 13 can be known by this status flag.

【0004】CPU11,12が共有メモリ13にアク
セスする場合、CPU11,12からコントロール回路
16に対して予めアクセス要求が出力される。コントロ
ール回路16ではCPU11,12からのアクセス要求
を受取ると、共有メモリ13が他のCPUによってアク
セスされていなければ、CPU11,12に対応する状
態フラグの内容をアクセス中に書換える。
When the CPUs 11 and 12 access the shared memory 13, the CPUs 11 and 12 output an access request in advance to the control circuit 16. Upon receiving the access request from the CPUs 11 and 12, the control circuit 16 rewrites the contents of the status flags corresponding to the CPUs 11 and 12 during the access unless the shared memory 13 is accessed by another CPU.

【0005】CPU11,12各々はコントロール回路
16の状態フラグの内容を確認し、自回路に対応する状
態フラグの内容がアクセス中であれば、共有メモリ13
にアクセスを行う。すなわち、状態フラグの内容に基づ
いて共有メモリ13へのアクセスの許可がコントロール
され、CPU11,12各々が同じタイミングで共有メ
モリ13にアクセスしないようにしている。
Each of the CPUs 11 and 12 confirms the content of the status flag of the control circuit 16, and if the content of the status flag corresponding to its own circuit is being accessed, the shared memory 13
To access. That is, permission of access to the shared memory 13 is controlled based on the content of the state flag so that the CPUs 11 and 12 do not access the shared memory 13 at the same timing.

【0006】尚、CPU11,12各々は共有メモリ1
3へのアクセスが許可されると、夫々バッファ14,1
5を介して共有メモリ13へのアクセスを行うようにな
っている。
Each of the CPUs 11 and 12 has a shared memory 1
3 is permitted, buffers 14 and 1 respectively
Access to the shared memory 13 is performed via 5.

【0007】[0007]

【発明が解決しようとする課題】上述した従来の共有メ
モリの使用権の調停方法では、共有メモリに対する使用
許可を得るまでの手順が複雑なので、共有メモリをアク
セスするまでのアクセス時間の効率が悪くなるという問
題がある。
In the above-described conventional shared memory use right arbitration method, since the procedure for obtaining the use permission for the shared memory is complicated, the access time for accessing the shared memory is inefficient. There is a problem of becoming.

【0008】また、CPUがバイトメモリ(各番地に8
ビットのデータを格納するメモリ)に対してワードアク
セスを行う場合、このバイトメモリに対して2度アクセ
スしなければならない。
In addition, the CPU has a byte memory (8 addresses at each address).
When performing word access to (a memory that stores bit data), this byte memory must be accessed twice.

【0009】そのため、バイトメモリに対して2度アク
セスを行う間に、他のCPUからバイトメモリに対する
アクセスが可能となるので、前後の読出しワードデータ
タイミングが狂い、読出されたデータが損なわれるとい
う問題もある。
Therefore, while the byte memory is accessed twice, another CPU can access the byte memory, which causes the read word data timing before and after to be incorrect and the read data to be damaged. There is also.

【0010】そこで、本発明の目的は上記問題点を解消
し、共有メモリに対する使用権の調停制御を効率よく行
うことができ、共有メモリに対してワードアクセスを行
ったときに読出されたデータが損なわれるのを防止する
ことができる共有メモリアクセス制御回路を提供するこ
とにある。
Therefore, an object of the present invention is to solve the above problems, to efficiently control the arbitration of the usage right to the shared memory, and to ensure that the data read when the shared memory is word-accessed. It is an object to provide a shared memory access control circuit that can prevent the damage.

【0011】[0011]

【課題を解決するための手段】本発明による共有メモリ
アクセス制御回路は、各々動作クロックの位相が異なる
複数の中央処理装置と、前記複数の中央処理装置に共有
される共有メモリとを含む情報処理装置の共有メモリア
クセス制御回路であって、前記複数の中央処理装置から
前記共有メモリへのアクセスアドレスをデコードして前
記複数の中央処理装置各々に対応するチップセレクト信
号を出力するデコード手段と、前記デコード手段からの
前記チップセレクト信号と前記共有メモリの使用中を示
す特定信号とを基に前記共有メモリへのアクセスを許可
する中央処理装置を選定する手段と、前記特定信号を出
力して前記共有メモリへのアクセスが許可された中央処
理装置と前記共有メモリとを接続する手段とを備えてい
る。
A shared memory access control circuit according to the present invention includes information processing including a plurality of central processing units each having a different operation clock phase and a shared memory shared by the plurality of central processing units. A shared memory access control circuit for the apparatus, which decodes an access address from the plurality of central processing units to the shared memory and outputs a chip select signal corresponding to each of the plurality of central processing units; Means for selecting a central processing unit that permits access to the shared memory based on the chip select signal from the decoding means and a specific signal indicating that the shared memory is being used; and the sharing by outputting the specific signal. It is provided with a central processing unit that is permitted to access the memory and means for connecting the shared memory.

【0012】本発明による他の共有メモリアクセス制御
回路は、上記の構成のほかに、前記共有メモリへのアク
セスが待たされる中央処理装置に待機信号を出力する手
段を具備している。
Another shared memory access control circuit according to the present invention comprises, in addition to the above configuration, means for outputting a standby signal to a central processing unit in which access to the shared memory is awaited.

【0013】[0013]

【実施例】次に、本発明の一実施例について図面を参照
して説明する。
An embodiment of the present invention will be described with reference to the drawings.

【0014】図1は本発明の一実施例の構成を示すブロ
ック図である。図において、CPU1,2には互いに9
0度(t/4)位相がずれたクロックが供給されてお
り、CPU1,2は夫々供給されるクロックによって動
作する。
FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. In FIG.
Clocks that are 0 degrees (t / 4) out of phase are supplied, and the CPUs 1 and 2 operate according to the supplied clocks.

【0015】よって、CPU1,2各々の動作タイミン
グはそのクロックの位相のずれの分だけずれている。
尚、CPU1,2各々にはメモリのリードライトサイク
ルが2ステートで終了するCPUが用いられている。
Therefore, the operation timings of the CPUs 1 and 2 are deviated by the amount of the phase shift of the clock.
A CPU whose memory read / write cycle ends in two states is used for each of the CPUs 1 and 2.

【0016】CPU1,2が共有メモリ3にアクセスす
る場合、アドレスデコード回路7はCPU1,2からの
アドレスデータ112,122をデコードし、CPU
1,2各々に対応するチップセレクト信号171,17
2をコントロール回路6に出力する。
When the CPUs 1 and 2 access the shared memory 3, the address decoding circuit 7 decodes the address data 112 and 122 from the CPUs 1 and 2,
Chip select signals 171 and 17 corresponding to 1 and 2 respectively
2 is output to the control circuit 6.

【0017】コントロール回路6はアドレスデコード回
路7からのチップセレクト信号171,172を基にC
PU1,2専用の使用中信号(BUSY信号の反転信
号)161,162と待機信号(READY信号の反転
信号)163,164とを出力する。
Based on the chip select signals 171 and 172 from the address decoding circuit 7, the control circuit 6 outputs C
In-use signals (inverted signal of BUSY signal) 161, 162 dedicated to PU1, 2 and standby signals (inverted signal of READY signal) 163, 164 are output.

【0018】使用中信号161,162はCPU1,2
が共有メモリ3にアクセスするときの使用権の切替えを
行うための信号であり、バッファ4,5に入力すること
でバッファ4,5を介するCPU1,2と共有メモリ3
との間のアクセスラインがCPU1側またはCPU2側
に開放制御される。これによって、CPU1,2と共有
メモリ3との間の接続及び切断が制御される。
Busy signals 161, 162 are CPUs 1, 2.
Is a signal for switching the right of use when the shared memory 3 is accessed. By inputting to the buffers 4 and 5, the CPUs 1 and 2 and the shared memory 3 via the buffers 4 and 5
The access line between and is controlled to be open to the CPU1 side or the CPU2 side. This controls connection and disconnection between the CPUs 1 and 2 and the shared memory 3.

【0019】待機信号163,164は共有メモリ3に
CPU1,2のうちのどちらかがアクセスしていた場合
に後からアクセスしにきたCPUを待機させるための制
御信号であり、CPU1,2に入力されることで夫々の
待機制御を行う。
The standby signals 163 and 164 are control signals for causing the CPU that comes later to access the shared memory 3 when either of the CPUs 1 and 2 is accessing the shared memory 3, and are input to the CPUs 1 and 2. By doing so, the respective standby control is performed.

【0020】図2は本発明の一実施例の動作を示すタイ
ミングチャートである。これら図1及び図2を用いて本
発明の一実施例によるCPU1,2の共有メモリ3への
アクセスにおける使用権の調停制御について説明する。
FIG. 2 is a timing chart showing the operation of one embodiment of the present invention. Arbitration control of the usage right in the access to the shared memory 3 by the CPUs 1 and 2 according to the embodiment of the present invention will be described with reference to FIGS. 1 and 2.

【0021】CPU1,2各々の動作タイミングは上述
した如く、クロックの位相のずれ分だけずれているた
め、CPU1,2が同じタイミングで動作することはな
い。
As described above, since the operation timings of the CPUs 1 and 2 are deviated by the deviation of the clock phase, the CPUs 1 and 2 do not operate at the same timing.

【0022】ここで、CPU1が先に共有メモリ3にア
クセス動作した場合、CPU1からアドレスデコード回
路7にアドレスデータ112が出力される。アドレスデ
コード回路7はCPU1からアドレスデータ112を受
取ると、CPU1に対応するチップセレクト信号171
をコントロール回路6に出力する。
When the CPU 1 first accesses the shared memory 3, the CPU 1 outputs the address data 112 to the address decoding circuit 7. When the address decoding circuit 7 receives the address data 112 from the CPU 1, it receives a chip select signal 171 corresponding to the CPU 1.
Is output to the control circuit 6.

【0023】CPU1に対応するチップセレクト信号1
71は通常“High”レベルが保たれているが、CP
U1がアドレスデータ112を出力している間、“Lo
w”レベルに固定される。
Chip select signal 1 corresponding to CPU 1
71 is normally kept at "High" level, but CP
While U1 is outputting the address data 112, "Lo
Fixed to w "level.

【0024】コントロール回路6ではCPU1側のクロ
ック111のT1 の立上りで、CPU1に対応するチッ
プセレクト信号171及びCPU2側の使用中信号16
2が共に“Low”レベルであれば、CPU1側の使用
中信号161を“High”レベルとする。
In the control circuit 6, the chip select signal 171 corresponding to the CPU 1 and the busy signal 16 on the CPU 2 side at the rising edge of T1 of the clock 111 on the CPU 1 side.
If both 2 are "Low" level, the busy signal 161 on the CPU1 side is set to "High" level.

【0025】すなわち、コントロール回路6ではCPU
1側のクロック162のT1 の立上りで、CPU1に対
応するチップセレクト信号171及びCPU2側の使用
中信号162の状態を確認する。
That is, in the control circuit 6, the CPU
At the rise of T1 of the clock 162 on the first side, the states of the chip select signal 171 corresponding to the CPU1 and the busy signal 162 on the CPU2 side are confirmed.

【0026】このとき、CPU1に対応するチップセレ
クト信号171及びCPU2側の使用中信号162が共
に“Low”レベルであるので、コントロール回路6で
は共有メモリ3に対して現在アクセスしているものがな
く、共有メモリ3に対するCPU1のアクセスが可能な
状態であると判断してCPU1側の使用中信号161を
“High”レベルとする。
At this time, since the chip select signal 171 corresponding to the CPU 1 and the busy signal 162 on the CPU 2 side are both at "Low" level, the control circuit 6 does not currently access the shared memory 3. Then, it is determined that the CPU 1 can access the shared memory 3, and the busy signal 161 on the CPU 1 side is set to the “High” level.

【0027】これにより、バッファ4ではCPU1側の
使用中信号161が“High”レベルに変化すると、
共有メモリ3のアクセスラインをCPU1側に開放制御
する。よって、CPU1から共有メモリ3へのアクセス
が可能となる。
As a result, when the busy signal 161 on the CPU 1 side changes to "High" level in the buffer 4,
The access line of the shared memory 3 is controlled to be released to the CPU 1 side. Therefore, the CPU 1 can access the shared memory 3.

【0028】次に、CPU1が共有メモリ3にアクセス
しているときにCPU2が共有メモリ3にアクセス動作
した場合、CPU2からアドレスデコード回路7にアド
レスデータ122が出力される。アドレスデコード回路
7はCPU2からアドレスデータ122を受取ると、C
PU2に対応するチップセレクト信号172をコントロ
ール回路6に出力する。
Next, when the CPU 2 accesses the shared memory 3 while the CPU 1 is accessing the shared memory 3, the CPU 2 outputs the address data 122 to the address decoding circuit 7. When the address decoding circuit 7 receives the address data 122 from the CPU 2,
The chip select signal 172 corresponding to PU2 is output to the control circuit 6.

【0029】CPU2に対応するチップセレクト信号1
72は通常“High”レベルが保たれているが、CP
U2がアドレスデータ122を出力している間、“Lo
w”レベルに固定される。
Chip select signal 1 corresponding to CPU 2
72 is normally kept at "High" level, but CP
While U2 is outputting the address data 122, "Lo
Fixed to w "level.

【0030】コントロール回路6ではCPU2側のクロ
ック121のT1 の立上りで、CPU2に対応するチッ
プセレクト信号172が“Low”レベルで、CPU1
側の使用中信号161が“High”レベルであるの
で、CPU2側の使用中信号162を“Low”レベル
のままとする。
In the control circuit 6, the chip select signal 172 corresponding to the CPU2 is at "Low" level at the rising of T1 of the clock 121 on the CPU2 side, and the CPU1
Since the busy signal 161 on the side is at the “High” level, the busy signal 162 on the CPU 2 side is kept at the “Low” level.

【0031】すなわち、コントロール回路6ではCPU
2側のクロック121のT1 の立上りで、CPU2に対
応するチップセレクト信号172及びCPU1側の使用
中信号161の状態を確認する。
That is, in the control circuit 6, the CPU
At the rise of T1 of the clock 121 on the second side, the states of the chip select signal 172 corresponding to the CPU2 and the busy signal 161 on the CPU1 side are confirmed.

【0032】このとき、CPU2に対応するチップセレ
クト信号172が“Low”レベルで、CPU1側の使
用中信号161が“High”レベルであるので、コン
トロール回路6では共有メモリ3に対してCPU1が現
在アクセス中であり、CPU2からのアクセスが不可能
な状態であると判断してCPU2側の使用中信号162
を“Low”レベルのままとする。
At this time, since the chip select signal 172 corresponding to the CPU2 is at the "Low" level and the busy signal 161 on the CPU1 side is at the "High" level, the CPU1 is currently in the shared memory 3 in the control circuit 6. It is being accessed, and it is determined that access from the CPU 2 is impossible, and a busy signal 162 on the CPU 2 side is determined.
Is kept at "Low" level.

【0033】また、コントロール回路6ではCPU2側
のクロック121のT1 の立下りで、CPU2に対応す
るチップセレクト信号172が“Low”レベルで、C
PU1側の使用中信号161が“High”レベルであ
るので、CPU2側の待機信号164を“High”レ
ベルとする。
Further, in the control circuit 6, at the falling edge of T1 of the clock 121 on the CPU2 side, the chip select signal 172 corresponding to the CPU2 is at "Low" level, and C
Since the busy signal 161 on the PU1 side is at the "High" level, the standby signal 164 on the CPU2 side is set to the "High" level.

【0034】すなわち、コントロール回路6ではCPU
2側のクロック121のT1 の立下りで、CPU2に対
応するチップセレクト信号172及びCPU1側の使用
中信号161の状態を確認する。
That is, in the control circuit 6, the CPU
At the falling edge of T1 of the clock 121 on the second side, the states of the chip select signal 172 corresponding to the CPU2 and the busy signal 161 on the CPU1 side are confirmed.

【0035】このとき、CPU2に対応するチップセレ
クト信号172が“Low”レベルで、CPU1側の使
用中信号161が“High”レベルであるので、コン
トロール回路6では共有メモリ3に対してCPU1が現
在アクセス中であり、CPU2からのアクセスが不可能
な状態であると判断してCPU2側の待機信号164を
“High”レベルとする。CPU2側の待機信号16
4が“High”レベルとなることによって、CPU2
は待機状態に入る。
At this time, since the chip select signal 172 corresponding to the CPU 2 is at the "Low" level and the busy signal 161 on the CPU 1 side is at the "High" level, the CPU 1 is currently in the shared memory 3 in the control circuit 6. The CPU 2 determines that the CPU 2 is in the process of accessing and is inaccessible from the CPU 2, and sets the standby signal 164 on the CPU 2 side to the “High” level. Standby signal 16 on the CPU2 side
4 becomes "High" level, so that CPU2
Enters the waiting state.

【0036】CPU1は共有メモリ3へのアクセス動作
を2ステートで終了すると、アドレスデコード回路7へ
のアドレスデータ112の出力を停止する。アドレスデ
コード回路7はCPU1からアドレスデータ112が入
力されなくなると、CPU1に対応するチップセレクト
信号171を“High”レベルとし、CPU1の共有
メモリ3へのアクセス動作が終了したことをコントロー
ル回路6に通知する。
When the CPU 1 completes the access operation to the shared memory 3 in two states, it stops outputting the address data 112 to the address decoding circuit 7. When the address data 112 is no longer input from the CPU 1, the address decode circuit 7 sets the chip select signal 171 corresponding to the CPU 1 to the “High” level, and notifies the control circuit 6 that the access operation to the shared memory 3 by the CPU 1 is completed. To do.

【0037】コントロール回路6ではCPU1側のクロ
ック111の立上りで、CPU1に対応するチップセレ
クト信号171が“High”レベルであれば、CPU
1側の使用中信号161を“Low”レベルとする。
In the control circuit 6, if the chip select signal 171 corresponding to the CPU1 is at the "High" level at the rising of the clock 111 on the CPU1 side, the CPU
The busy signal 161 on the first side is set to the “Low” level.

【0038】したがって、バッファ4はCPU1側の使
用中信号161が“Low”レベルに変化すると、共有
メモリ3のアクセスラインのCPU1側への開放制御を
停止する。これによって、CPU1から共有メモリ3へ
のアクセスが不可能となる。
Therefore, when the busy signal 161 on the CPU 1 side changes to "Low" level, the buffer 4 stops the control of opening the access line of the shared memory 3 to the CPU 1 side. As a result, the CPU 1 cannot access the shared memory 3.

【0039】この場合、コントロール回路6ではCPU
2側のクロック121の立上りで、CPU1側の使用中
信号161及びCPU2に対応するチップセレクト信号
172が共に“Low”レベルであるので、CPU2側
の使用中信号162を“High”レベルとする。
In this case, in the control circuit 6, the CPU
Since the busy signal 161 on the CPU1 side and the chip select signal 172 corresponding to the CPU2 are both at the "Low" level at the rise of the clock 121 on the second side, the busy signal 162 on the CPU2 side is set to the "High" level.

【0040】すなわち、コントロール回路6ではCPU
2側のクロック121の立上りで、CPU1側の使用中
信号161及びCPU2に対応するチップセレクト信号
172の状態を確認する。
That is, in the control circuit 6, the CPU
At the rising edge of the clock 121 on the second side, the states of the busy signal 161 on the CPU1 side and the chip select signal 172 corresponding to the CPU2 are confirmed.

【0041】このとき、CPU1側の使用中信号161
及びCPU2に対応するチップセレクト信号172が共
に“Low”レベルである。よって、コントロール回路
6では共有メモリ3に対して現在アクセスしているもの
がなく、共有メモリ3に対するCPU2のアクセスが可
能な状態であると判断してCPU2側の使用中信号16
2を“High”レベルとする。
At this time, the busy signal 161 on the CPU 1 side
Also, the chip select signals 172 corresponding to the CPU 2 are both at "Low" level. Therefore, the control circuit 6 judges that there is no access to the shared memory 3 at present and the CPU 2 can access the shared memory 3, and the busy signal 16 on the CPU 2 side is determined.
2 is set to the "High" level.

【0042】これにより、バッファ5ではCPU2側の
使用中信号162が“High”レベルに変化すると、
共有メモリ3のアクセスラインをCPU2側に開放制御
する。よって、CPU2から共有メモリ3へのアクセス
が可能となる。
As a result, in the buffer 5, when the busy signal 162 on the CPU 2 side changes to "High" level,
The access line of the shared memory 3 is controlled to be released to the CPU 2 side. Therefore, the CPU 2 can access the shared memory 3.

【0043】また、コントロール回路6ではCPU2側
のクロック121の立下りで、CPU1側の使用中信号
161及びCPU2に対応するチップセレクト信号17
2が共に“Low”レベルであるので、CPU2側の待
機信号164を“Low”レベルとする。
Further, in the control circuit 6, at the falling edge of the clock 121 on the CPU2 side, the busy signal 161 on the CPU1 side and the chip select signal 17 corresponding to the CPU2.
Since both 2 are at "Low" level, the standby signal 164 on the CPU2 side is set to "Low" level.

【0044】すなわち、コントロール回路6ではCPU
2側のクロック121の立下りで、CPU1側の使用中
信号161及びCPU2に対応するチップセレクト信号
172の状態を確認する。
That is, in the control circuit 6, the CPU
At the falling edge of the clock 121 on the second side, the states of the busy signal 161 on the CPU1 side and the chip select signal 172 corresponding to the CPU2 are confirmed.

【0045】このとき、CPU1側の使用中信号161
及びCPU2に対応するチップセレクト信号172が共
に“Low”レベルであるので、コントロール回路6で
は共有メモリ3に対して現在アクセスしているものがな
く、CPU2からのアクセスが可能な状態であると判断
してCPU2側の待機信号164を“Low”レベルと
する。
At this time, the busy signal 161 of the CPU 1 side
Since both the chip select signals 172 corresponding to the CPU 2 and the CPU 2 are at the “Low” level, it is determined that the control circuit 6 is not currently accessing the shared memory 3 and the CPU 2 can access the shared memory 3. Then, the standby signal 164 on the CPU 2 side is set to the "Low" level.

【0046】CPU2側の待機信号164が“Low”
レベルとなることによって、CPU2の待機状態が解除
される。待機状態が解除されたCPU2はバッファ5を
介して共有メモリ3に対するアクセスを行う。
The standby signal 164 on the CPU 2 side is "Low"
When the level becomes the level, the standby state of the CPU 2 is released. The CPU 2 whose standby state has been released accesses the shared memory 3 via the buffer 5.

【0047】CPU2は共有メモリ3へのアクセス動作
を2ステートで終了すると、アドレスデコード回路7へ
のアドレスデータ122の出力を停止する。アドレスデ
コード回路7はCPU2からアドレスデータ122が入
力されなくなると、CPU2に対応するチップセレクト
信号172を“High”レベルとし、CPU2の共有
メモリ3へのアクセス動作が終了したことをコントロー
ル回路6に通知する。
When the CPU 2 completes the access operation to the shared memory 3 in two states, it stops outputting the address data 122 to the address decoding circuit 7. When the address data 122 is no longer input from the CPU 2, the address decoding circuit 7 sets the chip select signal 172 corresponding to the CPU 2 to the “High” level, and notifies the control circuit 6 that the access operation to the shared memory 3 of the CPU 2 is completed. To do.

【0048】コントロール回路6ではCPU2側のクロ
ック121の立上りで、CPU2に対応するチップセレ
クト信号172が“High”レベルであれば、CPU
2側の使用中信号162を“Low”レベルとする。
In the control circuit 6, if the chip select signal 172 corresponding to the CPU2 is at the "High" level at the rising edge of the clock 121 on the CPU2 side, the CPU
The busy signal 162 on the second side is set to the “Low” level.

【0049】したがって、バッファ5はCPU2側の使
用中信号162が“Low”レベルに変化すると、共有
メモリ3のアクセスラインのCPU2側への開放制御を
停止する。これによって、CPU2から共有メモリ3へ
のアクセスが不可能となる。
Therefore, when the busy signal 162 on the CPU 2 side changes to "Low" level, the buffer 5 stops the control of opening the access line of the shared memory 3 to the CPU 2 side. As a result, the CPU 2 cannot access the shared memory 3.

【0050】上述した如く、CPU1,2間の共有メモ
リ3に対するアクセスにおける使用権の調停制御を行う
ことによって、従来共有メモリ3の使用権を取得するま
でに行っていた複雑な手順も必要なくなるので、共有メ
モリ3へのアクセス時間を短縮することができる。
As described above, the arbitration control of the usage right in the access to the shared memory 3 between the CPUs 1 and 2 eliminates the need for the complicated procedure which has been conventionally performed until the usage right of the shared memory 3 is acquired. The access time to the shared memory 3 can be shortened.

【0051】また、共有メモリ3がバイトメモリの場合
に、CPU1,2のうちの一方が仮に共有メモリ3に対
してワードアクセスを行っても、CPU1,2の一方の
動作が終了するまで、他方から共有メモリ3に対するア
クセスが行われることはない。
Further, when the shared memory 3 is a byte memory, even if one of the CPUs 1 and 2 makes a word access to the shared memory 3, the other one is executed until the operation of one of the CPUs 1 and 2 ends. Does not access the shared memory 3.

【0052】よって、ワードアクセスにおける前後の読
出しワードデータタイミングが狂うこともなくなるの
で、共有メモリ3に対してワードアクセスを行ったとき
に読出されたデータが損なわれるのを防止することがで
きる。
Therefore, the read word data timing before and after the word access is not disturbed, so that it is possible to prevent the read data from being damaged when the word access to the shared memory 3 is performed.

【0053】上述した動作は共用メモリ3が2個のCP
U1,2で共有されている場合の動作であるが、共有メ
モリ3が3個以上のCPUで共有される場合にもバッフ
ァ及びそれらのCPUに対応する信号線を付加すれば、
上記と同様の動作を行うことができる。
The above-described operation is performed by the shared memory 3 having two CPs.
The operation is in the case of being shared by U1 and U2, but even if the shared memory 3 is shared by three or more CPUs, if a buffer and signal lines corresponding to those CPUs are added,
The same operation as described above can be performed.

【0054】このように、各々位相が異なるクロックが
供給されるCPU1,2の間で共有される共有メモリ3
へのアクセスアドレス112,122をアドレスデコー
ド回路7でデコードしてCPU1,2各々に対応するチ
ップセレクト信号171,172を出力し、このチップ
セレクト信号171,172と共有メモリ3の使用中を
示す使用中信号161,162とを基に共有メモリ3へ
のアクセスを許可するCPU1,2を選定し、使用中信
号161,162を出力してバッファ4,5によってC
PU1,2と共有メモリ3とを接続することによって、
共有メモリ3に対する使用権の調停制御を効率よく行う
ことができ、共有メモリ3に対してワードアクセスを行
ったときに読出されたデータが損なわれるのを防止する
ことができる。
As described above, the shared memory 3 shared between the CPUs 1 and 2 to which the clocks having different phases are supplied.
The access addresses 112 and 122 to the CPU are decoded by the address decoding circuit 7 and the chip select signals 171 and 172 corresponding to the CPUs 1 and 2 are output. The chip select signals 171 and 172 and the use indicating that the shared memory 3 is in use are used. CPUs 1 and 2 that allow access to the shared memory 3 are selected based on the medium signals 161 and 162, the busy signals 161 and 162 are output, and C is set by the buffers 4 and 5.
By connecting the PU1 and PU2 with the shared memory 3,
The arbitration control of the usage right for the shared memory 3 can be efficiently performed, and the data read when the shared memory 3 is word-accessed can be prevented from being damaged.

【0055】[0055]

【発明の効果】以上説明したように本発明によれば、各
々動作クロックの位相が異なる複数の中央処理装置の間
で共有される共有メモリへのアクセスアドレスをデコー
ドして複数の中央処理装置各々に対応するチップセレク
ト信号を出力し、このチップセレクト信号と共有メモリ
の使用中を示す特定信号とを基に共有メモリへのアクセ
スを許可する中央処理装置を選定し、この特定信号を出
力して選定された中央処理装置と共有メモリとを接続す
ることによって、共有メモリに対する使用権の調停制御
を効率よく行うことができ、共有メモリに対してワード
アクセスを行ったときに読出されたデータが損なわれる
のを防止することができるという効果がある。
As described above, according to the present invention, an access address to a shared memory shared between a plurality of central processing units each having a different operation clock phase is decoded to decode each of the plurality of central processing units. Output a chip select signal corresponding to, and based on this chip select signal and a specific signal indicating that the shared memory is in use, select a central processing unit that permits access to the shared memory, and output this specific signal. By connecting the selected central processing unit and the shared memory, the arbitration control of the usage right for the shared memory can be efficiently performed, and the data read when the shared memory is word-accessed is damaged. There is an effect that it can be prevented.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の一実施例の構成を示すブロック図であ
る。
FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.

【図2】本発明の一実施例の動作を示すタイミングチャ
ートである。
FIG. 2 is a timing chart showing the operation of the embodiment of the present invention.

【図3】従来例の構成を示すブロック図である。FIG. 3 is a block diagram showing a configuration of a conventional example.

【符号の説明】[Explanation of symbols]

1,2 CPU 3 共有メモリ 4,5 バッファ 6 コントロール回路 7 アドレスデコード回路 1, 2 CPU 3 Shared memory 4, 5 Buffer 6 Control circuit 7 Address decode circuit

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 各々動作クロックの位相が異なる複数の
中央処理装置と、前記複数の中央処理装置に共有される
共有メモリとを含む情報処理装置の共有メモリアクセス
制御回路であって、前記複数の中央処理装置から前記共
有メモリへのアクセスアドレスをデコードして前記複数
の中央処理装置各々に対応するチップセレクト信号を出
力するデコード手段と、前記デコード手段からの前記チ
ップセレクト信号と前記共有メモリの使用中を示す特定
信号とを基に前記共有メモリへのアクセスを許可する中
央処理装置を選定する手段と、前記特定信号を出力して
前記共有メモリへのアクセスが許可された中央処理装置
と前記共有メモリとを接続する手段とを有することを特
徴とする共有メモリアクセス制御回路。
1. A shared memory access control circuit for an information processing apparatus, comprising: a plurality of central processing units each having a different operation clock phase; and a shared memory shared by the plurality of central processing units, Decoding means for decoding an access address from the central processing unit to the shared memory and outputting a chip select signal corresponding to each of the plurality of central processing units, and the chip select signal from the decoding means and use of the shared memory Means for selecting a central processing unit that permits access to the shared memory based on a specific signal indicating the inside; and the sharing with the central processing unit that outputs the specific signal and is permitted to access the shared memory A shared memory access control circuit having means for connecting to a memory.
【請求項2】 前記共有メモリへのアクセスが待たされ
る中央処理装置に待機信号を出力する手段を含むことを
特徴とする請求項1記載の共有メモリアクセス制御回
路。
2. The shared memory access control circuit according to claim 1, further comprising means for outputting a standby signal to a central processing unit in which access to the shared memory is kept waiting.
【請求項3】 前記共有メモリへのアクセスが許可され
た中央処理装置と前記共有メモリとを接続する手段は、
前記複数の中央処理装置各々に対応して設けられかつ前
記中央処理装置と前記共有メモリとを接続するための複
数のバッファと、前記特定信号を出力して前記共有メモ
リへのアクセスが許可された中央処理装置と前記共有メ
モリとを接続するよう前記複数のバッファを制御する手
段とを有することを特徴とする請求項1または請求項2
記載の共有メモリアクセス制御回路。
3. A means for connecting the shared memory to a central processing unit permitted to access the shared memory,
A plurality of buffers provided corresponding to each of the plurality of central processing units and for connecting the central processing unit and the shared memory, and outputting the specific signal, permitting access to the shared memory. 3. A means for controlling the plurality of buffers so as to connect the central processing unit and the shared memory to each other.
A shared memory access control circuit as described.
JP5270156A 1993-10-28 1993-10-28 Shared memory access control circuit Pending JPH07121483A (en)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008518311A (en) * 2004-10-25 2008-05-29 ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング Clock switching method for switching clocks in a multiprocessor system, a unit for switching clocks, and a system having a unit for switching clocks

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008518311A (en) * 2004-10-25 2008-05-29 ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング Clock switching method for switching clocks in a multiprocessor system, a unit for switching clocks, and a system having a unit for switching clocks
US7853819B2 (en) 2004-10-25 2010-12-14 Robert Bosch Gmbh Method and device for clock changeover in a multi-processor system

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Effective date: 19981124