JPH02307149A - Direct memory access control system - Google Patents

Direct memory access control system

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Publication number
JPH02307149A
JPH02307149A JP12857089A JP12857089A JPH02307149A JP H02307149 A JPH02307149 A JP H02307149A JP 12857089 A JP12857089 A JP 12857089A JP 12857089 A JP12857089 A JP 12857089A JP H02307149 A JPH02307149 A JP H02307149A
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JP
Japan
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address
data
input
memory
bus
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Application number
JP12857089A
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Japanese (ja)
Inventor
Takashi Inagawa
稲川 隆
Shigemi Adachi
茂美 足立
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

PURPOSE:To transfer data at a high speed by performing the transfer of data in a single machine cycle between a main memory and an input/output memory without latching the data to be transferred. CONSTITUTION:A computer system consists of a main memory 1, a direct mem ory access controller (DMAC) 2, the input/output devices (input/output memories) 3a - 3c, a processor MPU 4 such as microprocessor and an address latch 5. In such a constitution, a 1st address is sent to the memory 1 together with a 2nd address sent to the devices 3a - 3c respectively in a single machine cycle after discrimination of both addresses carried out via the control signal lines 7 and 8. Then the data are transferred in a single machine cycle between the addresses shown by the 1st and 2nd addresses. In such a way, the transfer of data is attained in a single machine cycle and therefore the data transfer speed is increased.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、直接メモリアクセス制御方式に関し。[Detailed description of the invention] [Industrial application field] The present invention relates to a direct memory access control method.

特に、メモリと入出力装置との間が共通バスに接続され
、メモリと入出力装置との間のデータ転送制御を行う直
接メモリアクセス制御方式に関するものである。
In particular, the present invention relates to a direct memory access control method in which a common bus is connected between a memory and an input/output device to control data transfer between the memory and the input/output device.

〔従来の技術〕[Conventional technology]

従来、コンピュータシステムにおいて、入出力装置とメ
モリとの間のデータ転送を高速に行うため、処理装置の
介入なく直接に記憶装置と人出力バッファメモリの間の
データ転送制御を行う制御装置として、直接メモリアク
セス制御装置(以下DMA制御装置と略称する)が用い
られている。
Conventionally, in computer systems, in order to perform high-speed data transfer between input/output devices and memory, direct control devices have been used as control devices that directly control data transfer between storage devices and human output buffer memories without the intervention of processing devices. A memory access control device (hereinafter abbreviated as DMA control device) is used.

この種のDMA制御装置は、処理装置の介入なく,独立
してデータ転送制御を行うので,データを高速にかつ大
量に処理する必要のある装置に用いられる。DMA制御
装置は,共通バス(データパス,アドレスバス)に接続
されたメモリと入出力装置(人出力バッファメモリ)と
の間のデータ転送を行うため、通常の構成では、データ
レジスタ,転送元アドレスレジスタ,および転送先アド
レスレジスタを備え、転送元アドレスレジスタで転送元
アドレスを指定して、転送元から転送データをデータレ
ジスタに取込み、次に転送先アドレスレジスタで転送先
アドレスを指定して、データレジスタから転送先に転送
データを転送する。
This type of DMA control device independently controls data transfer without the intervention of a processing device, and is therefore used in devices that need to process a large amount of data at high speed. The DMA control device transfers data between the memory connected to the common bus (data path, address bus) and the input/output device (human output buffer memory), so in a normal configuration, the data register, transfer source address The transfer source address register specifies the transfer source address, the transfer data is loaded from the transfer source into the data register, the transfer destination address is specified in the transfer destination address register, and the data is transferred. Transfer the transfer data from the register to the transfer destination.

このため、転送元アドレスレジスタで転送元アドレスを
指定して、転送元から転送データをデータレジスタに取
込むために、1マシンサイクルを要し、また、次の転送
先アドレスレジスタで転送先アドレスを指定して、デー
タレジスタから転送先に転送データを転送するために,
1マシンサイクルを要する。したがって、データ転送を
行うには、2マシンサイクルを要し、1マシンサイクル
で1ワードのデータ転送を行うことが不可能であった・ これに対して,更に,高速にデータ転送を行うため、例
えば、特開昭63−103351号公報に記載されてい
るように、副記憶装置(入出力メモリ)内にアドレス変
換回路を設け、DMA制御装置が送出するアドレスは、
主記憶装置に供給すると共に、当該アドレスをアドレス
変換回路でアドレス変換を行って副記憶装置に供給する
ことにより、同一アドレスで異なる複数アドレス(転送
元アドレス,転送先アドレス)を指定して、1マシンサ
イクルで、主記憶装置と副記憶装置のデータ転送を行う
ようにしたものがある。
Therefore, it takes one machine cycle to specify the transfer source address in the transfer source address register and import the transfer data from the transfer source into the data register, and also to specify the transfer destination address in the next transfer destination address register. To transfer data from the data register to the transfer destination by specifying the
It takes one machine cycle. Therefore, it takes two machine cycles to transfer data, making it impossible to transfer one word of data in one machine cycle.On the other hand, in order to transfer data even faster, For example, as described in Japanese Patent Application Laid-Open No. 63-103351, an address conversion circuit is provided in the secondary storage device (input/output memory), and the address sent by the DMA control device is
By supplying the address to the main memory, converting the address in an address conversion circuit, and supplying it to the secondary memory, the same address can specify multiple different addresses (transfer source address, transfer destination address). Some machines transfer data between the main memory and the secondary memory using machine cycles.

また、同一信号線(アドレスバス)に時系列にアドレス
データを出力するDMA制御装置を用いて、DMA制御
を行うものとしては、例えば、特開昭63−98755
号公報に記載されているDMA装置がある。このDMA
制御装置では、DMA制御装置が同一信号線に時系列で
出力するアドレスデータをセレクタにより、第1バスお
よび第2バスに分配し、第1バスと第2バスの間に接続
されたデータラッチ回路を制御することにより、第1バ
スに接続された第1メモリと第2バスに接続された第2
メモリとの間のデータ転送を行うDMA制御装置である
。このDMA制御装置によれば、DMA制御装置が出力
するアドレスを、セレクタを用いて、まず、第1バスに
出力し、第1メモリからのデータを一度バッファ(デー
タラッチ回路)に格納し、セレクタを切り換えた後、D
MA制御装置から第2バスにアドレスを出力し、バッフ
ァに格納したデータを第2メモリに書込み、第1メモリ
と第2メモリ間のデータ転送を行っている。
In addition, examples of devices that perform DMA control using a DMA control device that outputs address data in time series on the same signal line (address bus) include JP-A No. 63-98755.
There is a DMA device described in the above publication. This DMA
In the control device, the address data that the DMA control device outputs in time series on the same signal line is distributed to the first bus and the second bus by the selector, and the data latch circuit is connected between the first bus and the second bus. A first memory connected to the first bus and a second memory connected to the second bus
This is a DMA control device that transfers data to and from memory. According to this DMA control device, the address output by the DMA control device is first output to the first bus using the selector, data from the first memory is once stored in the buffer (data latch circuit), and After switching to D
The MA control device outputs an address to the second bus, writes the data stored in the buffer to the second memory, and performs data transfer between the first memory and the second memory.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

ところで、前述した従来のDMA制御装置において5次
のような問題点がある。例えば、前者のDMA制御装置
(特開昭63−103351号公報)においては、1ワ
ードのデータ転送が、1マシンサイクルで行うことがで
きるが、転送先の副記憶装置(入出力装置;入出カメモ
リ)の中に、アドレス変換回路を必要とし、また、デー
タ転送の開始の前に、アドレス変換回路に初期データを
セットしなければならず、例えば、複数台の副記憶装置
(入出力装置)を備える構成のシステムでは、オーバヘ
ッドが大きくなるという問題がある。
By the way, the conventional DMA control device described above has the following problems of the fifth order. For example, in the former DMA control device (Japanese Unexamined Patent Publication No. 63-103351), one word of data can be transferred in one machine cycle, but the transfer destination secondary storage device (input/output device; input/output memory ), an address conversion circuit is required, and initial data must be set in the address conversion circuit before data transfer starts. For example, if multiple secondary storage devices (input/output devices) A system with such a configuration has a problem in that the overhead becomes large.

また、後者のDMA装置(特開昭63−98755号公
報)は、第1メモリと第2メモリの間のデータ転送を、
第1バス系と第2バス系とで分離された系の間をデータ
ラッチ回路により結合して行うので、2回のマシンサイ
クルでデータ転送が行われることになり、途中バッファ
を用いるため転送時間がかかり、かつDMA制御回路が
複雑になるという問題がある。
Furthermore, the latter DMA device (Japanese Unexamined Patent Publication No. 63-98755) transfers data between the first memory and the second memory.
Since the systems separated by the first bus system and the second bus system are connected by a data latch circuit, data transfer is performed in two machine cycles, and since a buffer is used in the middle, the transfer time is There are problems in that the DMA control circuit is complicated.

本発明は、上記問題点を解決す、るためになされたもの
である。
The present invention has been made to solve the above problems.

本発明の目的は、1マシンサイクルの間に、メモリと入
出力装置の間のデータ転送を行うことが可能な直接メモ
リアクセス制御方式を提供することにある。
An object of the present invention is to provide a direct memory access control method that allows data transfer between a memory and an input/output device during one machine cycle.

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

〔課題を解決するための手段〕[Means to solve the problem]

上記目的を達成するため1本発明においては、メモリと
入出力装置とを共通のデータバスに接続し、メモリと入
出力装置との間のデータ転送制御を行う直接メモリアク
セス制御方式において、1マシンサイクルの間に、制御
信号線により区別して、メモリ側に第1アドレスを送出
すると共に、入出力装置側に第2アドレスを送出し、第
1アドレスが示す番地と第2アドレスが示す番地の間の
データ転送を1マシンサイクルの間に行うことを特徴と
する。
In order to achieve the above object, the present invention provides a direct memory access control method in which a memory and an input/output device are connected to a common data bus, and a data transfer control between the memory and the input/output device is controlled. During the cycle, a first address is sent to the memory side and a second address is sent to the input/output device side, distinguished by a control signal line, and between the address indicated by the first address and the address indicated by the second address. The data transfer is performed during one machine cycle.

〔作用〕[Effect]

前記手段によれば、メモリと入出力装置とを共通のデー
タバスに接続し、メモリと入出力装置との間のデータ転
送制御を行う直接メモリアクセス制御は、1マシンサイ
クルの間に、制御信号線により区別してメモリ側に第1
アドレスを送出すると共に、入出力装置側に第2アドレ
スを送出し、第1アドレスが示す番地と第2アドレスが
示す番地の間のデータ転送を1マシンサイクルの間に行
う。
According to the above means, the direct memory access control that connects the memory and the input/output device to a common data bus and controls the data transfer between the memory and the input/output device is performed by controlling the control signal during one machine cycle. The first one is on the memory side, distinguished by a line.
At the same time as sending the address, a second address is sent to the input/output device side, and data transfer between the address indicated by the first address and the address indicated by the second address is performed during one machine cycle.

これにより、メモリと入出力装置には、回路上の変更を
加えることなく、メモリと入出力装置との間のデータ転
送を1マシンサイクルで行うことができる。ここでの直
接メモリアクセス制御を行う直接メモリアクセス制御装
置は、1マシンサイクルの間に制御信号線により区別し
てメモリ側に第1アドレスデータを送出すると共に入出
力装置側に第2アドレスデータを送出する。第1アドレ
スデータと第2アジレスデータとを区別して送出するた
めの制御信号線の信号は、例えば、メモリ側を制御する
ローカル制御信号と、入出力装置側を制御するシステム
制御信号であり、これらの信号は個々に分けて出力され
、直接メモリアクセス制御装置が、メモリおよび入出力
装置(入出カメモリ)の2つの装置を同時に(1マシン
サイクルの間に)制御する。
Thereby, data transfer between the memory and the input/output device can be performed in one machine cycle without making any circuit changes to the memory and the input/output device. The direct memory access control device that performs direct memory access control sends first address data to the memory side and sends second address data to the input/output device side, distinguishing them by control signal lines during one machine cycle. do. The signals on the control signal line for distinguishing and transmitting the first address data and the second address data are, for example, a local control signal that controls the memory side and a system control signal that controls the input/output device side, These signals are output separately and the direct memory access controller controls two devices simultaneously (during one machine cycle): memory and input/output device (input/output memory).

直接メモリアクセス制御装置は、1マシンサイクルの間
に、例えば、メモリと入出力装置に異なる2つのアドレ
スを与えるため、制御信号線により区別して、第1アド
レスデータと第2アドレスデータを送出する。先に送出
される一方のアドレスデータ、例えば第1アドレスデー
タはアドレスラッチによりラッチしておき、後に送出さ
れる第2アドレスデータと共に、1マシンサイクルの間
は有効とする。このため、メモリ側と入出力装置側とで
分離して各々にアドレスを与えるため、メモリ側と入出
力装置側とで分離する位置にアドレスラッチを設ける。
A direct memory access control device, for example, sends out first address data and second address data by distinguishing them by a control signal line in order to give two different addresses to a memory and an input/output device during one machine cycle. One of the address data that is sent out first, for example, the first address data, is latched by an address latch and is valid for one machine cycle together with the second address data that is sent out later. Therefore, in order to provide separate addresses to the memory side and the input/output device side, an address latch is provided at a separate location between the memory side and the input/output device side.

例えば、メモリ側のローカルアドレスバスと入出力装置
側のシステムアドレスバスの間にアドレスラッチを設け
る。ローカルアドレスバスを延長して入出力装置に接続
する場合には、入出力装置内にアドレスラッチを設ける
For example, an address latch is provided between a local address bus on the memory side and a system address bus on the input/output device side. When extending the local address bus and connecting it to an input/output device, an address latch is provided in the input/output device.

また、直接メモリアクセス制御装置で、入出力装置側と
、メモリ側とを分離している場合には、直接メモリアク
セス制御装置の中にアドレスラッチを設ける。
Further, when the input/output device side and the memory side are separated in the direct memory access control device, an address latch is provided in the direct memory access control device.

このDMA制御方式によれば、1マシンサイクルでデー
タ転送が行えるため、高速のデータ転送が行えることに
なり、また、データ転送の処理制御も容易に行える。
According to this DMA control system, data transfer can be performed in one machine cycle, so high-speed data transfer can be performed, and processing control of data transfer can also be easily performed.

〔実施例〕〔Example〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。
Hereinafter, one embodiment of the present invention will be specifically described using the drawings.

なお、実施例を説明するための全回において、同一要素
のものは同一符号を付け、その繰り返しの説明は省略す
る。
Note that throughout the explanation of the embodiments, the same elements are given the same reference numerals, and repeated explanations thereof will be omitted.

第1図は、本発明の一実施例にかかる直接メモリアクセ
ス制御装置を有するコンピュータシステムの構成を示す
ブロック図である。第1図において、1はメインメモリ
、2は直接メモリアクセス制御装置(DMAC)である
、また、3a、3b。
FIG. 1 is a block diagram showing the configuration of a computer system having a direct memory access control device according to an embodiment of the present invention. In FIG. 1, 1 is a main memory, 2 is a direct memory access controller (DMAC), and 3a, 3b.

3cは入出カメモリ(人出カバソファメモリ)を含む入
出力装置、4はマイクロプロセッサ等の処理装置(MP
U)、5はアドレスラッチ、6は共通接続されるデータ
バス、7はローカル制御信号線、8はシステム制御信号
線、9はローカルアドレスバス、10はシステムアドレ
スバスである。
3c is an input/output device including an input/output memory (output cover memory), and 4 is a processing device such as a microprocessor (MP
U), 5 is an address latch, 6 is a commonly connected data bus, 7 is a local control signal line, 8 is a system control signal line, 9 is a local address bus, and 10 is a system address bus.

データバス6には、コンピュータシステムにおいてデー
タ転送を行う各装置が共通にバス接続される。すなわち
、メインメモリ1と、直接メモリアクセス制御装置(以
下、DMACと称する)2と、入出力袋W(以下、IO
メモリと称する)3a、3b、3cと、処理装置(以下
、MPUと称する)4とが共通にデータバス6に接続さ
れ、データバス6によって各装置の間でデータ転送が行
われる。ローカル制御信号線7は、メインメモリ1、M
PU4.およびDMAC2の間に共通に接続され、シス
テム制御信号線8は、DMAC2゜IOメモリ3a、I
Oメモリ3b、および工0メモリ3cの間に共通に接続
される。ローカルアドレスバス9は、メインメモリ1.
MPU4.DMAC2,およびアドレスラッチ5の間に
共通に接続され、システムアドレスバス10は、アドレ
スラッチ5.工0メモリ3a、IOメモリ3b、および
IOメモリ3Cの間に共通に接続される。DMAC2は
、アドレスラッチ5をアドレスラッチ制御信号線11の
制御信号で制御する。アドレスラッチ5には、スルーラ
ッチタイプのラッチ回路が用いられ、制御信号によって
は、スルー状態となり、アドレスデータがそのまま両方
向に通過する。
Each device that transfers data in the computer system is connected to the data bus 6 in common. That is, a main memory 1, a direct memory access control device (hereinafter referred to as DMAC) 2, and an input/output bag W (hereinafter referred to as IO
3a, 3b, and 3c (referred to as memories) and a processing unit (hereinafter referred to as MPU) 4 are commonly connected to a data bus 6, and data is transferred between each device via the data bus 6. The local control signal line 7 is connected to the main memory 1, M
PU4. and DMAC2, and the system control signal line 8 is connected between DMAC2゜IO memory 3a, I
It is commonly connected between the O memory 3b and the O memory 3c. Local address bus 9 connects main memory 1.
MPU4. A system address bus 10 is commonly connected between the DMAC 2 and the address latch 5. It is commonly connected between the IO memory 3a, the IO memory 3b, and the IO memory 3C. The DMAC 2 controls the address latch 5 with a control signal on an address latch control signal line 11. A through latch type latch circuit is used for the address latch 5, and depending on the control signal, it becomes a through state, and address data passes through in both directions as is.

第2図は、直接メモリアクセス制御装置の要部の構成を
示すブロック図である。直接メモリアクセス制御装置(
DMAC)2において、14はDMAC制御回路である
。DMAC制御回路14は、データバス6、ローカル制
御信号線7.およびシステム制御信号線8からのデータ
転送のための制御データを受けて、第1アドレス更新回
路13a、第2アドレス更新回路13b、第1アドレス
レジスタ12a、および第2アドレスレジスタ12bを
制御すると共に、アドレスラッチ制御線11に制御信号
を送出する。第1アドレスレジスタ12aまたは第シア
ドレスレジスタ12bからのアドレスデータは、セレク
タ15により選択されてローカルアドレスバス9へ出力
される。第1アドレスレジスタ12aには、第1アドレ
ス更新回路13aからの出力が供給され、また、第2ア
ドレスレジスタ12bには、第2アドレス更新回路13
bからの出力が供給される。
FIG. 2 is a block diagram showing the configuration of main parts of the direct memory access control device. Direct memory access controller (
In the DMAC) 2, 14 is a DMAC control circuit. The DMAC control circuit 14 includes a data bus 6, a local control signal line 7. and receives control data for data transfer from the system control signal line 8 to control the first address update circuit 13a, the second address update circuit 13b, the first address register 12a, and the second address register 12b, and A control signal is sent to the address latch control line 11. Address data from the first address register 12a or the first address register 12b is selected by the selector 15 and output to the local address bus 9. The first address register 12a is supplied with the output from the first address update circuit 13a, and the second address register 12b is supplied with the output from the second address update circuit 13a.
The output from b is supplied.

DMAC制御回路14には、ローカル制御信号線7およ
びシステム制御信号線8が接続されており、DMAC制
御回路14は、このローカル制御信号線7またはシステ
ム制御信号線8により、セレクタ15から送出するアド
レスデータを区別する制御信号を送出する。
A local control signal line 7 and a system control signal line 8 are connected to the DMAC control circuit 14, and the DMAC control circuit 14 receives the address sent from the selector 15 via the local control signal line 7 or the system control signal line 8. Sends control signals that distinguish data.

また、DMAC制御回路14から送出されるアドレスラ
ッチ制御信号線11の制御信号が、アサート中は、セレ
クタ15は第1アドレスレジスタ12aからの出力を選
択し、アドレスラッチ制御信号線11の制御信号がネゲ
ート中は、セレクタ15は第2アドレスレジスタ12b
の出力を選択する。アドレスラッチ5は、前述したよう
に、スルーラッチタイプのラッチ回路であり、アドレス
ラッチ制御信号線11の制御信号がアサート中は、ロー
カルアドレスバス9の内容をそのままスルーして、シス
テムアドレスバス10へ出力し、アドレスラッチ制御信
号線11の制御信号がアサートがらネゲートされた瞬間
に、ローカルアドレスバス9の出力を固定して、システ
ムアドレスバス10に出力し続ける。
Further, while the control signal on the address latch control signal line 11 sent from the DMAC control circuit 14 is asserted, the selector 15 selects the output from the first address register 12a, and the control signal on the address latch control signal line 11 is asserted. During negation, the selector 15 selects the second address register 12b.
Select the output of As mentioned above, the address latch 5 is a through-latch type latch circuit, and while the control signal of the address latch control signal line 11 is asserted, the contents of the local address bus 9 are passed through to the system address bus 10. At the moment when the control signal of the address latch control signal line 11 is asserted and then negated, the output of the local address bus 9 is fixed and continues to be output to the system address bus 10.

第3a図、第3b図、および第3c図は、直接メモリア
クセス制御によるデータ転送を説明するタイムチャート
である。
3a, 3b, and 3c are time charts illustrating data transfer by direct memory access control.

まず、第3a図を参照して、メインメモリ1がら工○メ
モリ3aにデータを転送する場合について説明する。こ
の場合、まず、MPU4が、データバス6およびローカ
ル制御信号線7を用いて、第1アドレスレジスタ12a
は、工○入出カメモリ3a内へデータを書込みたい番地
(転送先アドレス)をセットし、第2アドレスレジスタ
12bには。
First, the case of transferring data from the main memory 1 to the main memory 3a will be described with reference to FIG. 3a. In this case, first, the MPU 4 uses the data bus 6 and the local control signal line 7 to register the first address register 12a.
sets the address (transfer destination address) to which data is to be written in the input/output memory 3a, and sets it in the second address register 12b.

メインメモリ1からデータを読出したい番地(転送元ア
ドレス)をセットし、更に、DMAC制御回路14にデ
ータ転送の方向と転送バイト数をセットして、DMAC
2を起動する。
Set the address (transfer source address) from which you want to read data from the main memory 1, and further set the direction of data transfer and the number of bytes to be transferred in the DMAC control circuit 14.
Start 2.

DMAC24,、おイテは、DMAC制御回路14がア
ドレスラッチ制御信号線11の制御信号ADLACH−
Nをアサートし、セレクタ15を制御して。
In the DMAC 24, the DMAC control circuit 14 outputs the control signal ADLACH- of the address latch control signal line 11.
By asserting N and controlling selector 15.

ローカルアドレスバス9へのアドレス信号MAD−Pと
して、第1アドレスレジスタ12aの内容を出力する。
The contents of the first address register 12a are output as the address signal MAD-P to the local address bus 9.

次に、アドレスラッチ制御信号線11の制御信号をネゲ
ートすると、この時のローカルアドレスバス9のアドレ
ス信号が、アドレスラッチ5に固定される。したがって
、これ以降はシステムアドレスバス10のアドレス信号
AD−Pは、固定された第1アドレスレジスタ12aの
内容となっている。また、ローカルアドレスバス9に送
出されるアドレス信号MAD−Pは、この時のセレクタ
15の制御により、第2アドレスレジスタ12bの内容
に選択されており、これ以降のローカルアドレスバス9
へのアドレス信号MAD−Pとして、第2アドレスレジ
スタ12bの内容が出力される。
Next, when the control signal on the address latch control signal line 11 is negated, the address signal on the local address bus 9 at this time is fixed in the address latch 5. Therefore, from this point on, the address signal AD-P of the system address bus 10 has the fixed contents of the first address register 12a. Further, the address signal MAD-P sent to the local address bus 9 is selected as the content of the second address register 12b under the control of the selector 15 at this time, and the subsequent local address bus 9
The contents of the second address register 12b are output as the address signal MAD-P to the second address register 12b.

次に、ローカル制御信号線7において、ローカルアドレ
スバス9が示す番地のデータをデータバス6へ出力する
指示を行う線7aの信号MMEMR−Nをアサートする
。これにより、メインメモリ1は、第2アドレスレジス
タ12bが示す番地のデータをデータバス6の信号DT
−Pとして出方する。メインメモリlからデータが出力
されるのを待って、DMAC制御回、路14は、システ
ム制御信号線8において、システムアドレスバス1oが
示す■0メモリ3a〜3cの番地に、データバス6の値
を書き込む指示を行う線8aの信号MEMW−Nをアサ
ートする。これにより、システムアドレスバス10には
、アドレスラッチ5で固定した第1アドレスレジスタ1
2aの内容が出力されているので、この第1アドレスレ
ジスタ12aの内容(IOメモリ3a内の番地を示す内
容)によりデータ転送先の書込み動作が行われ、一定時
間後、データバス6の内容は、IOメモリ3a内に書き
込まれる。工○メモリ3aにデータが書き込まれた後、
1i7aの信号MMEMR−Nおよび線8aの信号ME
MW−Nをネゲートして、一連のデータ転送の制御を完
了し、1マシンサイクル中でデータ転送制御が行われる
Next, on the local control signal line 7, a signal MMEMR-N on the line 7a is asserted, which instructs to output the data at the address indicated by the local address bus 9 to the data bus 6. As a result, the main memory 1 transfers the data at the address indicated by the second address register 12b to the signal DT on the data bus 6.
- Appears as P. Waiting for the data to be output from the main memory 1, the DMAC control circuit 14 transfers the value of the data bus 6 to the address of the memory 3a to 3c indicated by the system address bus 1o on the system control signal line 8. The signal MEMW-N on line 8a which instructs writing is asserted. As a result, the system address bus 10 has the first address register 1 fixed by the address latch 5.
Since the contents of the data bus 2a have been output, a write operation to the data transfer destination is performed based on the contents of the first address register 12a (the contents indicating the address in the IO memory 3a), and after a certain period of time, the contents of the data bus 6 are , are written into the IO memory 3a. After the data has been written to the memory 3a,
1i7a signal MMEMR-N and line 8a signal ME
MW-N is negated to complete a series of data transfer controls, and data transfer control is performed within one machine cycle.

このようにして、第2アドレスレジスタ12bが示すメ
インメモリ1のアドレス(転送元)のデータが、第1ア
ドレスレジスタ12aが示すIOメモリ3aのアドレス
(転送先)に書き込まれる。
In this way, the data at the address (transfer source) of the main memory 1 indicated by the second address register 12b is written to the address (transfer destination) of the IO memory 3a indicated by the first address register 12a.

第3b図は、IOメモリ3aからメインメモリ1にデー
タを転送する場合のタイムチャートを示す図である。こ
の場合にも、同様にして、DMAC2によって、ローカ
ルアドレスバス9およびシステムアドレスバス10に送
出するアドレス信号を制御し、両アドレスバスに出力さ
れるアドレス信号を確定して、データ転送の制御を行う
。これにより、工0メモリ3aからのデータがメインメ
モリ1に転送される。この場合のデータ転送制御では、
第3b図のタイムチャートに示すように、IOメモリ3
aからのアドレス(転送元)およびメインメモリ1への
アドレス(転送先)をそれぞれのアドレスレジスタにセ
ットして確定した後、このシステムアドレスバス10が
示す番地の内容をデータバス6へ出力する指示を行う線
8bの制御信号MEMR−Nと、データバス6の内容を
ローカルアドレスバス9が示す番地へ書き込む指示を行
う線7bの制御信号MMEW−Nとを用いて、データ転
送の制御を行う。他の一連のデータ転送の制御は、前述
の場合のそれと同様である。
FIG. 3b is a diagram showing a time chart when data is transferred from the IO memory 3a to the main memory 1. In this case as well, the DMAC 2 controls the address signals sent to the local address bus 9 and the system address bus 10, determines the address signals output to both address buses, and controls data transfer. . As a result, data from the work memory 3a is transferred to the main memory 1. In this case, data transfer control is
As shown in the time chart of FIG. 3b, the IO memory 3
After setting and confirming the address from a (transfer source) and the address to main memory 1 (transfer destination) in their respective address registers, an instruction to output the contents of the address indicated by this system address bus 10 to the data bus 6. Data transfer is controlled using a control signal MEMR-N on a line 8b for performing the same operation, and a control signal MMEW-N on a line 7b for instructing writing of the contents of the data bus 6 to the address indicated by the local address bus 9. Control of the other series of data transfers is similar to that in the above case.

また、第3c図は、MPU4がメインメモリ1または工
0メモリ3a〜3cからデータを呼び出す場合のタイム
チャートである。この場合のMPU4の動作においては
、第3c図に示すように、DMAC2がアドレスラッチ
制御信号(A D L ACH−N)11をアサートし
つづけ、更に、DMAC2がローカル制御信号$917
の信号をシステム制御信号線8へそのまま出力し、また
、アドレスラッチ5がスルー状態となっている。このた
め、MPU4は、ローカルアドレスバス9およびシステ
ムアドレスバス10のアドレスバスへ出力する番地を変
えるだけで、メインメモリ1からも、工0メモリ3a〜
3cからも、同じ手続きでデータを読み出すことができ
る。また、MPU4から、メインメモリ1.または工0
メモリ3 a = cへのデータ書き込みについても同
様に行える。
Further, FIG. 3c is a time chart when the MPU 4 calls data from the main memory 1 or the memory memories 3a to 3c. In the operation of the MPU 4 in this case, as shown in FIG.
The signal is output as is to the system control signal line 8, and the address latch 5 is in a through state. Therefore, by simply changing the addresses output to the local address bus 9 and the system address bus 10, the MPU 4 can also output data from the main memory 1 to the memory 3a to
Data can also be read from 3c using the same procedure. Also, from the MPU 4, the main memory 1. or labor 0
Data writing to the memory 3a=c can be performed in the same manner.

次に、本発明にかかる実施例の他のシステム構成の例を
説明する。
Next, an example of another system configuration of the embodiment according to the present invention will be explained.

第4図は、本発明の第2の実施例にかかるコンピュータ
システムの構成を示すブロック図である。
FIG. 4 is a block diagram showing the configuration of a computer system according to a second embodiment of the present invention.

第4図のシステム構成において、メインメモリ1゜MP
U4と、データバス6に接続される入出力装置である入
出カメモリ17a 、 17b 、 17cには、それ
ぞれにアドレスラッチ18a 、 18b 、 18c
が設けられる。これらの各アドレスラッチ18a 、 
18b 。
In the system configuration shown in Figure 4, the main memory is 1゜MP.
The input/output memories 17a, 17b, and 17c, which are input/output devices connected to U4 and the data bus 6, have address latches 18a, 18b, and 18c, respectively.
is provided. Each of these address latches 18a,
18b.

18cは、第1図におけるシステム構成におけるアドレ
スラッチ5に対応するものである。これらの各アドレス
ラッチ18a 、 18b 、 18cを制御するため
、アドレスラッチ制御線11が、それぞれに人出カメモ
リ17 a y 17 b ? 17 cへ共通に接続
され、制御信号が共通に供給される。このシステム構成
の場合、これらのアドレスラッチ18a 、 18b 
、 18cにアドレスデータを与える信号線は、ローカ
ルアドレスバス9となる。このため、システムアドレス
バスは用いられず、各々の入出カメモリ17a。
18c corresponds to the address latch 5 in the system configuration shown in FIG. In order to control each of these address latches 18a, 18b, 18c, the address latch control line 11 is connected to the attendance memory 17a, 18b, 17b, respectively. 17c and commonly supplied with control signals. In this system configuration, these address latches 18a, 18b
, 18c serves as a local address bus 9. Therefore, the system address bus is not used, and each input/output memory 17a.

17b、17cのアドレスラッチラッチ18a 、 1
8b 。
17b, 17c address latch latch 18a, 1
8b.

18cには、ローカルアドレスバス9が接続されている
。DMAC2は、第1図に示したものと同様な構成(第
2図)のものを用いる。このようなシステム構成では、
特に、アドレスバスをローカルアドレスバス9とシステ
ムアドレスバス10とに分離して構成しなくても良いの
で、また、アドレスラッチ18a 、 18b 、 1
8cは、スルーラッチタイプのラッチ回路を用いる必要
はないので、システム構成の上で有利となる場合がある
A local address bus 9 is connected to 18c. The DMAC 2 has a configuration similar to that shown in FIG. 1 (FIG. 2). In such a system configuration,
In particular, since the address bus does not have to be configured separately into the local address bus 9 and the system address bus 10, the address latches 18a, 18b, 1
8c does not require the use of a through-latch type latch circuit, so it may be advantageous in terms of system configuration.

第5図は、本発明の第3の実施例にかかるコンピュータ
システムの構成を示すブロック図である。
FIG. 5 is a block diagram showing the configuration of a computer system according to a third embodiment of the present invention.

第5図において、メインメモリ1.MPU4.入出カメ
モリ3a、3b、3cは、それぞれ第1図に示したもの
と同様である。データバス6、ローカル制御信号線7.
システム制御信号線8.ローカルアドレスバス9.およ
びシステムアドレスバス10との接続関係も、第1図に
示したシステム構成と同様である。この第5図のシステ
ム構成においては、アドレスラッチは、DMAC20に
含む構成とする。すなわち、第1の実施例(第1図)ア
ドレスラッチ5を除き、DMAC20から直接にシステ
ムアドレスバス10へのアドレス信号を出力する構成と
する。第6図に、DMAC20のブロック図を示す。
In FIG. 5, main memory 1. MPU4. The input/output memories 3a, 3b, and 3c are the same as those shown in FIG. 1, respectively. Data bus 6, local control signal line 7.
System control signal line8. Local address bus9. The connection relationship with the system address bus 10 is also the same as the system configuration shown in FIG. In the system configuration shown in FIG. 5, the address latch is included in the DMAC 20. That is, in the first embodiment (FIG. 1), except for the address latch 5, the DMAC 20 outputs an address signal directly to the system address bus 10. FIG. 6 shows a block diagram of the DMAC 20.

第6図は、直接メモリアクセス制御装置の他の構成例を
示す要部のブロック図である6直接メモリアクセス制御
装! (DMAC)20において、DMAC制御回路1
4、第1アドレス更新回路13a。
FIG. 6 is a block diagram of the main parts showing another example of the configuration of the direct memory access control device. (DMAC) 20, DMAC control circuit 1
4. First address update circuit 13a.

第2アドレス更新回路13b、第1アドレスレジスタ1
2a、および第2アドレスレジスタ12bは、第2図に
おけるそれと同様なものである。ここで、セレクタ(1
51第2図)はなく、第2アドレスレジスタ12bは直
接にローカルアドレスバス9に接続され、第1アドレス
レジスタ12aは直接にシステムアドレスバス10に接
続される。
Second address update circuit 13b, first address register 1
2a and the second address register 12b are similar to those in FIG. Here, selector (1
51 (FIG. 2), the second address register 12b is connected directly to the local address bus 9, and the first address register 12a is connected directly to the system address bus 10.

第7図および第8図は、第5図のシステム構成において
、直接メモリアクセス制御によるデータ転送を説明する
タイムチャートである。
7 and 8 are time charts illustrating data transfer by direct memory access control in the system configuration of FIG. 5.

第7図は、メインメモリ1からIO入出カメモリ3aヘ
データを転送する場合のタイムチャートであり、また、
第8図は、IO入出カメモリ3aからメインメモリ1八
データを転送する場合のタイムチャートである。これら
の各々の場合におけるデータ転送の制御動作は、第3a
図および第3b図における場合の動作と同様なものであ
り、詳細な説明は省略する。DMAC20がらは、ロー
カルアドレスバス9およびシステムアドレスバス10に
対する信号線が分離して構成されており、DMAC制御
回路14の制御は簡単なものとなる。
FIG. 7 is a time chart when data is transferred from the main memory 1 to the IO input/output memory 3a, and
FIG. 8 is a time chart for transferring 18 data from the main memory 18 from the IO input/output memory 3a. The control operations for data transfer in each of these cases are described in Section 3a.
The operation is similar to that in the case shown in FIG. 3 and FIG. 3b, and detailed explanation will be omitted. The DMAC 20 is configured such that the signal lines for the local address bus 9 and the system address bus 10 are separated, and the control of the DMAC control circuit 14 is simplified.

以上、説明した本実施例の要点をまとめれば、次によう
になる。すなわち、 (1)メインメモリと、1台以上の入出カメモリと、D
MACから成るコンピュータシステムに用いる直接メモ
リアクセス制御によるデータ転送である。
The main points of this embodiment described above can be summarized as follows. That is, (1) main memory, one or more input/output memories, and D
This is data transfer using direct memory access control used in a computer system consisting of a MAC.

(2)メインメモリ、入出カメモリがデータバスを介し
て接続され、入出カメモリとDMACがシステム制御信
号で接続され、入出カメモリとDMACがシステム制御
信号で接続され、メインメモリとDMACがローカル制
御信号で接続され、メインメモリとDMACはローカル
アドレスバスで接続され、入出カメモリとDMACはシ
ステムアドレスバスで接続される。
(2) Main memory and input/output memory are connected via a data bus, input/output memory and DMAC are connected by system control signals, input/output memory and DMAC are connected by system control signals, and main memory and DMAC are connected by local control signals. The main memory and DMAC are connected by a local address bus, and the input/output memory and DMAC are connected by a system address bus.

(3)DMACが、1マシンサイクルの間に、第1アド
レスをシステムアドレスバスに出力すると共に、第2ア
ドレスをローカルアドレスバスに出力し、メインメモリ
と工0入出カメモリ間のデータバスを通じて、第1アド
レスが示す番地と第2アドレスが示す番地の間のデータ
転送を、1マシンサイクルのうちに行なう。
(3) During one machine cycle, the DMAC outputs the first address to the system address bus, outputs the second address to the local address bus, and sends the second address to the system address bus through the data bus between the main memory and the factory input/output memory. Data transfer between the address indicated by the first address and the address indicated by the second address is performed within one machine cycle.

(4)DMACから1マシンサイクルの間に出力するア
ドレス出力方法は、DMACから直接にシステムアドレ
スバスに第1アドレスを出力し、また、ローカルアドレ
スバスに第2アドレスを出力する(第5図)、この場合
には、DMACに接続される信号線(アドレスバス信号
線)の数が増加するが、DMACの回路構成および制御
回路が簡易なものとなり、信頼性が向上する。
(4) The method of outputting an address from the DMAC during one machine cycle is to output the first address directly from the DMAC to the system address bus, and also output the second address to the local address bus (Figure 5). In this case, the number of signal lines (address bus signal lines) connected to the DMAC increases, but the circuit configuration and control circuit of the DMAC are simplified and reliability is improved.

(5)また、DMACから1マシンサイクルの間に出力
するアドレス出力方法は、ローカルアドレスバスとシス
テムアドレスバスとの間を分離し、その間をスルーラッ
チタイプで接続することで。
(5) Also, the method of outputting an address from the DMAC during one machine cycle is to separate the local address bus and system address bus and connect them using a through-latch type.

DMACからは順次に第1アドレスと第2アドレスを送
出する(第1図)、この場合には、DMACに接続され
る信号線の数は、特別に増加することなく、増加する信
号線は、アドレスラッチ制御信号線の1本の増加にとど
まる。゛例えば、LSIでDMACを構成するには、ピ
ン数の大幅な増加がなく、経済性に優れている。
The DMAC sequentially sends out the first address and the second address (Fig. 1). In this case, the number of signal lines connected to the DMAC does not particularly increase, and the increased signal lines are The number of address latch control signal lines increases by only one. For example, constructing a DMAC using an LSI does not require a significant increase in the number of pins, which is highly economical.

(6)DMA制御によるデータ転送を行わない場合は、
アドレスラッチをスルー状態とし、また、DMACを介
して通過させて、ローカル制御信号をシステム制御信号
へ出力することにより、ローカルアドレスバス、ローカ
ル制御信号、データバスに接続されるMPUからは、メ
インメモリと入出カメモリを同じようにアクセスできる
。この場合には、メインメモリ、入出カメモリに変更を
加える必要がなく1通常構成のメインメモリ、入呂カメ
モリをそのまま使用できる。
(6) If data transfer is not performed using DMA control,
By setting the address latch in a through state and outputting the local control signal to the system control signal by passing it through the DMAC, the MPU connected to the local address bus, local control signal, and data bus can access the main memory. and input/output memory can be accessed in the same way. In this case, there is no need to make any changes to the main memory and input/output memory, and the main memory and input/output memory of the normal configuration can be used as they are.

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく5その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
The present invention has been specifically explained above based on examples, but
It goes without saying that the present invention is not limited to the embodiments described above, and can be modified in various ways without departing from the spirit thereof.

〔発明の効果〕〔Effect of the invention〕

以上、説明したように、本発明によれば、直接メモリア
クセス制御によるデータ転送において、転送するデータ
をラッチすることなく、1マシンサイクルの間にメイン
メモリと入出カメモリ間のデータ転送を行ない、データ
転送を高速に行うことができる。また、メインメモリ、
入出カメモリとも格別の機能を追加する必要がなく、通
常構成のメインメモリ、入出カメモリを用いてシステム
構成することができ、低コストとなる。
As described above, according to the present invention, in data transfer by direct memory access control, data is transferred between the main memory and the input/output memory during one machine cycle without latching the data to be transferred. Transfer can be performed at high speed. In addition, main memory
There is no need to add special functions to the input/output memory, and the system can be configured using the normally configured main memory and input/output memory, resulting in low cost.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は、本発明の一実施例にかかる直接メモリアクセ
ス制御装置を有するコンピュータシステムの構成を示す
ブロック図である。 第2図は、直接メモリアクセス制御装置の要部の構成を
示すブロック図である。 第3a図、第3b図、および第3c図は、直接メモリア
クセス制御によるデータ転送を説明するタイミングチャ
ートである。 第4図は1本発明の第2の実施例にかかるコンピュータ
システムの構成を示すブロック図である。 第5図は、本発明の第3の実施例にかかるコンピュータ
システムの構成を示すブロック図である。 第6図は、直接メモリアクセス制御装置の他の構成例を
示す要部のブロック図である。 第7図および第8図は、第5図のシステム構成において
、直接メモリアクセス制御によるデータ転送を説明する
タイミングチャートである。 1・・・メインメモリ、2・・・直接メモリアクセス制
御装置(DMAC) 、 3 a 、 3 b 、 3
 c−入出力装置(入出カメモリ)、4・・・マイクロ
プロセッサ等の処理装置(MPU)、5・・・アドレス
ラッチ、6・・・データバス、7・・・ローカル制御信
号線、8・・・システム制御信号線、9・・・ローカル
アドレバス、10・・・システムアドレスバス、11・
・・アドレスラッチ制御信号線、12a・・・第1アド
レスレジスタ、12b・・・第2アドレスレジスタ、1
3a・・・第1アドレス更新回路、13b・・・第2ア
ドレス更新回路、14・・・DMAC制御回路、15−
・・セレクタ、 17a 、 17b 、 17c・・
・入出力装置(入出カメモリ) 、 18a、 18b
、 18C・・・アドレスラッチ、20・・・直接メモ
リアクセス制御装置(DMAC)。
FIG. 1 is a block diagram showing the configuration of a computer system having a direct memory access control device according to an embodiment of the present invention. FIG. 2 is a block diagram showing the configuration of main parts of the direct memory access control device. 3a, 3b, and 3c are timing charts illustrating data transfer by direct memory access control. FIG. 4 is a block diagram showing the configuration of a computer system according to a second embodiment of the present invention. FIG. 5 is a block diagram showing the configuration of a computer system according to a third embodiment of the present invention. FIG. 6 is a block diagram of main parts showing another example of the configuration of the direct memory access control device. 7 and 8 are timing charts illustrating data transfer by direct memory access control in the system configuration of FIG. 5. 1... Main memory, 2... Direct memory access control device (DMAC), 3 a, 3 b, 3
c- input/output device (input/output memory), 4... processing unit (MPU) such as a microprocessor, 5... address latch, 6... data bus, 7... local control signal line, 8...・System control signal line, 9... Local address bus, 10... System address bus, 11.
...address latch control signal line, 12a...first address register, 12b...second address register, 1
3a... First address update circuit, 13b... Second address update circuit, 14... DMAC control circuit, 15-
...Selector, 17a, 17b, 17c...
・I/O device (input/output memory), 18a, 18b
, 18C... address latch, 20... direct memory access control device (DMAC).

Claims (1)

【特許請求の範囲】 1、メモリと入出力装置とを共通のデータバスに接続し
、メモリと入出力装置との間のデータ転送制御を行う直
接メモリアクセス制御方式において、1マシンサイクル
の間に、制御信号線により区別して、メモリ側に第1ア
ドレスを送出すると共に、入出力装置側に第2アドレス
を送出し、第1アドレスが示す番地と第2アドレスが示
す番地の間のデータ転送を1マシンサイクルの間に行う
ことを特徴とする直接メモリアクセス制御方式。 2、メモリと、入出力装置と、メモリと入出力装置とを
共通接続するデータバスと、メモリ側にアドレスデータ
を供給する第1アドレスバスと、入出力装置側にアドレ
スデータを供給する第2アドレスバスと、第1アドレス
バスと第2アドレスバスとの間に接続されたアドレスラ
ッチと、1マシンサイクルの間に制御信号線により区別
してメモリ側に第1アドレスデータを送出すると共に入
出力装置側に第2アドレスデータを送出する直接メモリ
アクセス制御装置とを備え、入出力装置に対して与える
転送元または転送先の第2アドレスデータを制御信号線
により前記アドレスラッチでラッチして、第2アドレス
バスに送出し、メモリと入出力装置との間で1マシンサ
イクルの間に、第1アドレスデータで示す番地と第2ア
ドレスデータで示す番地の間のデータ転送制御を行うこ
とを特徴とする直接メモリアクセス制御方式。 3、メモリと、入出力装置と、メモリと入出力装置とを
共通接続するデータバスと、メモリ側にアドレスデータ
を供給する第1アドレスバスと、入出力装置側にアドレ
スデータを供給する第2アドレスバスと、第1アドレス
バスと第2アドレスバスとに接続され、1マシンサイク
ルの間に、制御信号線により区別して第1アドレスバス
に第1アドレスデータを送出すると共に、第2アドレス
バスに第2アドレスデータを送出する直接メモリアクセ
ス制御装置とを備え、メモリと入出力装置との間で1マ
シンサイクルの間に、第1アドレスデータで示す番地と
第2アドレスデータで示す番地の間のデータ転送制御を
行うことを特徴とする直接メモリアクセス制御方式。 4、メモリと、入出力装置と、メモリと入出力装置とを
共通接続するデータバスと、メモリ側にアドレスデータ
を供給する第1アドレスバスと、メモリおよび入出力装
置にアドレスデータを供給する共通のアドレスバスと、
該アドレスバスに接続される各入出力装置内に設けられ
てアドレスデータをラッチするアドレスラッチと、1マ
シンサイクルの間に制御信号線により区別してメモリ側
に第1アドレスデータを送出すると共に入出力装置側に
第2アドレスデータを送出する直接メモリアクセス制御
装置とを備え、入出力装置に対して与える転送元または
転送先の第2アドレスデータを制御信号線により前記ア
ドレスラッチでラッチして各入出力装置に供給して、メ
モリと入出力装置との間で1マシンサイクルの間に、第
1アドレスデータで示す番地と第2アドレスデータで示
す番地の間のデータ転送制御を行うことを特徴とする直
接メモリアクセス制御方式。 5、入出力装置は、1台以上が備えられ、共通のデータ
バスに接続されると共に入出力装置側のアドレスバスに
共通に接続された入出力メモリを含むことを特徴とする
前記請求項1乃至請求項4に記載の直接メモリアクセス
制御方式。
[Claims] 1. In a direct memory access control method that connects memory and an input/output device to a common data bus and controls data transfer between the memory and the input/output device, , a first address is sent to the memory side, and a second address is sent to the input/output device side, separated by a control signal line, and data transfer between the address indicated by the first address and the address indicated by the second address is performed. A direct memory access control method that is characterized by being performed during one machine cycle. 2. A memory, an input/output device, a data bus that commonly connects the memory and the input/output device, a first address bus that supplies address data to the memory side, and a second address bus that supplies address data to the input/output device side. An address bus, an address latch connected between the first address bus and the second address bus, and an input/output device that sends the first address data to the memory side by distinguishing it by a control signal line during one machine cycle. and a direct memory access control device that sends out second address data on the side, and latches the second address data of the transfer source or the transfer destination given to the input/output device by the control signal line in the address latch. data transfer control between the address indicated by the first address data and the address indicated by the second address data during one machine cycle between the memory and the input/output device. Direct memory access control method. 3. A memory, an input/output device, a data bus that commonly connects the memory and the input/output device, a first address bus that supplies address data to the memory side, and a second address bus that supplies address data to the input/output device side. It is connected to an address bus, a first address bus, and a second address bus, and during one machine cycle, the first address data is sent to the first address bus while being distinguished by a control signal line, and the first address data is sent to the second address bus. and a direct memory access control device that sends out second address data, and between the address indicated by the first address data and the address indicated by the second address data, between the memory and the input/output device during one machine cycle. A direct memory access control method characterized by controlling data transfer. 4. A memory, an input/output device, a data bus that commonly connects the memory and the input/output device, a first address bus that supplies address data to the memory side, and a common bus that supplies address data to the memory and the input/output device. address bus and
An address latch is provided in each input/output device connected to the address bus to latch address data, and an address latch is provided in each input/output device connected to the address bus, and the first address data is sent to the memory side by a control signal line during one machine cycle, and the input/output The device side is equipped with a direct memory access control device that sends out second address data, and the second address data of the transfer source or transfer destination given to the input/output device is latched by the address latch via the control signal line, and each input/output device is It is characterized in that it is supplied to an output device to control data transfer between an address indicated by the first address data and an address indicated by the second address data during one machine cycle between the memory and the input/output device. direct memory access control method. 5. The above-mentioned claim 1, wherein one or more input/output devices are provided and are connected to a common data bus and include an input/output memory commonly connected to an address bus on the input/output device side. A direct memory access control method according to claim 4.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5343427A (en) * 1991-11-14 1994-08-30 Kabushiki Kaisha Toshiba Data transfer device

Cited By (1)

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US5343427A (en) * 1991-11-14 1994-08-30 Kabushiki Kaisha Toshiba Data transfer device

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