JPS6083164A - Bus control system - Google Patents

Bus control system

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Publication number
JPS6083164A
JPS6083164A JP19149183A JP19149183A JPS6083164A JP S6083164 A JPS6083164 A JP S6083164A JP 19149183 A JP19149183 A JP 19149183A JP 19149183 A JP19149183 A JP 19149183A JP S6083164 A JPS6083164 A JP S6083164A
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JP
Japan
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bus
signal line
arithmetic processing
output
operation mode
Prior art date
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Pending
Application number
JP19149183A
Other languages
Japanese (ja)
Inventor
Yoshimi Tachibana
立花 祥臣
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NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
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Publication of JPS6083164A publication Critical patent/JPS6083164A/en
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/364Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines

Abstract

PURPOSE:To shorten the access time and to improve the performance of a bus control system for an information processor which uses a common bus, by providing a signal which switches an operation mode between an arithmetic processor and a bus control part. CONSTITUTION:An arithmetic processor 3 has two modes for a common bus 1, and the selection between both modes is informed to a bus control part 21 by the signal of an operation mode signal line 100. Then the switching is carried out for control of the bus using right. When the reading is ended with data given from a main memory 2 of an input/output controller 4 in a certain mode, it is possible to accept the next bus using right. In this case, signals are transmitted among bus using right request signal lines 41 and 51 as well as bus using right answer signal lines 42 and 52 of input/output controllers 4 and 5, a bus using right request signal line 31 and a bus using right answer signal line 32, respectively. Thus a desired operation mode is set. Then it is possible to operate the bus 1 as if it has artificially two buses.

Description

【発明の詳細な説明】 発明の属する技術分野 本発明は情報処理装置における共通バス制御方式に関す
る。
DETAILED DESCRIPTION OF THE INVENTION TECHNICAL FIELD The present invention relates to a common bus control system in an information processing device.

従来技術 従来の共通バスを用いた情報処理装置のバス制御方式に
ついて第1図および第3図を用いて説明する。第1図を
参照すると、従来の共通バス制御方式では、共通バス1
.主記憶装置2.演算処理装置3および入出力制御装置
4および5で構成され、前記主記憶装置は共通バスの使
用栴を制御するバス制御部21を有している。アドレス
、データおよび制御信号等の情報は共通バス1を介して
各装置間で転送される。また、共通バス使用権を制御す
るため、前記演算処理装置、入出力制御装置とバス制御
部との間は各々独立したバス使用権要求信号線31.4
1および51で接続され、バス制御回路21でいずれか
1つの要求信号が受信けられ、バス使用権応答信号線3
2.42’l:たは52を介してバス使用権が割当てら
れたことを知らせる。
BACKGROUND OF THE INVENTION A conventional bus control system for an information processing apparatus using a common bus will be described with reference to FIGS. 1 and 3. Referring to Figure 1, in the conventional common bus control method, the common bus 1
.. Main storage device 2. It is composed of an arithmetic processing unit 3 and input/output control units 4 and 5, and the main memory has a bus control unit 21 that controls the use of a common bus. Information such as addresses, data, and control signals are transferred between each device via the common bus 1. Furthermore, in order to control the right to use the common bus, separate bus right request signal lines 31.4 are provided between the arithmetic processing unit, the input/output control device, and the bus control unit.
1 and 51, the bus control circuit 21 receives one of the request signals, and the bus control circuit 21 receives the bus use right response signal line 3.
2.42'l: or 52 to notify that the right to use the bus has been assigned.

第3図は当該共通バスによる主記憶装置からのデータ読
出し動作のタイムチャートを示し゛たものである。仮に
共通バスがクロック同期で制御されている場合、図に示
すように時間Toで入出力制御装置4がバス使用権要求
信号線41に要求信号全出力する。バス制御部21は他
のバス使用権要求信号線31および51に要求信号が出
力されていないので、時間T1で前記入出力制御装置4
にバス使用権応答信号線42を介してバス使用権が割当
てられたことを通知するとともに前記バス制御部21の
ビジーレジスタをセットする。バス使用権を得た入出力
制御装置4は時間T2でバス使用権要求信号線41をリ
セットするとともに主記憶装置2に対する読出し動作に
必要な信号を共通バス1に出力する。前記主記憶装置2
は共通バス1上の信号を受信し時間T3から胱出し動作
を実行し、時間T4で読出しデータを共通バス1に出力
する。前記バス制御回路21は胱出し動作が終了すると
時間T5で先にセットしたビジーレジスタをリセットし
次のバス使用権割当てを行う。
FIG. 3 shows a time chart of the data read operation from the main memory device using the common bus. If the common bus is controlled in clock synchronization, the input/output control device 4 outputs all request signals to the bus right request signal line 41 at time To as shown in the figure. Since no request signal is output to the other bus use right request signal lines 31 and 51, the bus control unit 21 outputs a request signal to the input/output control device 4 at time T1.
It notifies the bus controller 21 that the bus usage right has been assigned via the bus usage right response signal line 42, and also sets the busy register of the bus control unit 21. The input/output control device 4, which has obtained the right to use the bus, resets the bus right request signal line 41 at time T2 and outputs a signal necessary for a read operation to the main storage device 2 to the common bus 1. The main storage device 2
receives the signal on the common bus 1, executes the bladder removal operation from time T3, and outputs read data to the common bus 1 at time T4. When the bladder removal operation is completed, the bus control circuit 21 resets the previously set busy register at time T5 and allocates the next bus usage right.

次に時間T7からTHの間では、演算処理装置3がバス
使用権要求信号31を出力してバス使用権応答信号32
でバス使用権が割当てられた場合の主記憶装置2からデ
ータ読出しが行なわれる。
Next, between time T7 and TH, the arithmetic processing unit 3 outputs the bus right request signal 31 and the bus right response signal 32.
Data is read from the main memory device 2 when the right to use the bus is assigned in .

この場合の共通バスによる動作は前述の入出力制御装置
4による時間Ill oからT5までのタイムチャート
と全く同じである。このときバス使用栴狭求信号31を
出力してから読出しデータが共通/(ス1に出力される
までのアクセスタイムTA1はクロックサイクルt−I
Tとすると4Tとなる。
The operation by the common bus in this case is exactly the same as the time chart from time Illo to T5 by the input/output control device 4 described above. At this time, the access time TA1 from the output of the bus use narrowing signal 31 until the read data is output to the common/(S1) is the clock cycle t-I.
If it is T, it becomes 4T.

今、仮に演算処理装置3と主記憶装置2との間で専用の
バスがある場合を仮定すると第3図に汗したタイムチャ
ートの時間T7からT8で行っているバス使用権制御の
だめの時間は不要となシ消算処理装置3から見たアクセ
スタイムT’AIは2Tでよい。
Now, assuming that there is a dedicated bus between the arithmetic processing unit 3 and the main storage device 2, the time required for controlling the right to use the bus from time T7 to T8 in the time chart shown in Figure 3 is The access time T'AI seen from the unnecessary data processing device 3 may be 2T.

一般に情報処理装置における演算処理装置から見たアク
セスタイムは当該情報処理装置の性能にとって重要であ
る。ところが上述のような共通)(スを使用する情報処
理装置ではバス使用権制御C時間がアクセスタイムに含
まれるため演算処理装置から見たアクセスタイムが遅く
なると゛いう欠虚がある〇 発明の目的 本発明の目的は演算処理装置に対するアクセスタイムを
短縮し高性能な情報処理装置を実′現すまためのバス制
御方式を提供することにある。
Generally, the access time seen from the arithmetic processing unit in an information processing device is important for the performance of the information processing device. However, in an information processing device that uses a bus (common to the above), there is a deficiency in that the access time seen from the arithmetic processing device becomes slow because the bus usage right control time C is included in the access time.Purpose of the Invention SUMMARY OF THE INVENTION An object of the present invention is to provide a bus control method for shortening the access time to an arithmetic processing unit and realizing a high-performance information processing device.

発明の構成 本発明によるバス制御方式は、主記憶装置および演算処
理装置および入出力制御装置などが接Uされる共通バス
を有する情報処理装置において、演算処理装置のアクセ
スタイムを短縮させることが目的である。共通バスを用
いる当該情報処理装置のバス制御は一般的にまずバス使
用権要求の発生・次にバス使用権の判定および応答とい
う制御の稜に本来処理すべき情報が共通バスに出力され
る0従って、すべてのバス動作においてこのバス使用権
判定の時間が必要となシ性能上好ましくない0本発明で
はこれを解決するために演算処理装置からバス制御部に
対し前記の一般的な動作モードとは異なるモードで動作
することを示す動作モードを信号を設けることによって
、当該動作モード信号が有効時において共通バスに接続
されたどの処理装置からもバス使用権要求がない場合に
、前記演算処理装置に応答信号を出力することによシ、
当該演算処理装置がバス使用権要求と同時に所定の信号
を共通バスに出力して動作することを可能としたもので
ある@ 発明の実施例 次に本発明の一実施例を第2図および第4図を用いて詳
細に説明する。
Structure of the Invention The purpose of the bus control method according to the present invention is to shorten the access time of the arithmetic processing unit in an information processing device having a common bus to which a main storage device, an arithmetic processing unit, an input/output control device, etc. are connected. It is. Bus control of an information processing device that uses a common bus generally involves first generating a bus usage right request, then determining and responding to the bus usage right, and then outputting the information to be processed to the common bus. Therefore, all bus operations require time to determine the right to use the bus, which is undesirable in terms of performance.In order to solve this problem, the present invention provides the above-mentioned general operation mode from the arithmetic processing unit to the bus control unit. By providing an operation mode signal indicating that the arithmetic processing unit operates in a different mode, when the operation mode signal is valid and there is no request for bus usage rights from any processing unit connected to the common bus, the arithmetic processing unit By outputting a response signal to
Embodiments of the Invention Next, an embodiment of the present invention is shown in FIGS. This will be explained in detail using FIG.

第2図を参照すると、本発明の一実施例は、共通バス1
、バス制御部21を有する主記憶装置2、演算処理装置
3および入出力制御製置4および5、演算処理装置3か
ら主記憶装置2内のバス制御部21に与える前記演算処
理装置3の共通バス1に関する動作モード信号を伝送す
る動作モード信号線100、バス使用権要求信号線31
.41および51およびバス使用権応答信号線32.4
2および52から構成されている。
Referring to FIG. 2, one embodiment of the present invention provides a common bus 1
, a main storage device 2 having a bus control section 21, an arithmetic processing device 3 and input/output control devices 4 and 5, and a common connection between the arithmetic processing device 3 and the bus control section 21 in the main storage device 2. An operation mode signal line 100 that transmits an operation mode signal related to bus 1, and a bus usage right request signal line 31
.. 41 and 51 and bus right response signal line 32.4
2 and 52.

本発明の一実施例において前記演算処理装置3は共通バ
ス1に関して2つの動作モードを有し・各々のモードを
第1の動作モードおよび第2の動作モードと呼称する。
In one embodiment of the present invention, the arithmetic processing unit 3 has two operating modes with respect to the common bus 1, and each mode is referred to as a first operating mode and a second operating mode.

どちらの動作モードで共通バス1を使用するかは前記動
作モード信号線100の信号によシ前記パス制御部21
に通知され、バス使用権制御の切換えが行なわれる。
The path control unit 21 determines in which operation mode the common bus 1 is used depending on the signal on the operation mode signal line 100.
is notified, and the bus usage right control is switched.

第1の動作モードは前記動作モード信号線100が論理
tIO”の場合であシ、これは従来のバス制御方式で説
明した第3図のタイムチャートにおける時間Illフか
らT12までの動作と全く同じである。
The first operation mode is when the operation mode signal line 100 is at logic tIO'', and this is exactly the same as the operation from time Illf to T12 in the time chart of FIG. 3 explained in the conventional bus control method. It is.

一方、第2の動作モードは前記動作モード信号線100
が論理11”の場合である。第4図のタイムチャートに
おいて、時間T4で動作モード信号100が論理″1”
に変化しておシ演算処理装置3が共通バスを第2の動作
モードで使用することをバス制御部21に通知している
。時間T1で受付けられた入出力制御装置4の主記憶装
置2からのデータ読出し動作が終了すると時間T5で前
記バス制御部21内のビジーレジスタがリセットされ、
次のバス使用権受付けが可能になる。このとき時間Ts
において入出力制御装置4および5のバス使用権要求信
号41および5工が出力されていないので前記バス制御
部21は、演算処理装置3からバス使用権要求信号線3
1に信号が出力されていなくてもバス使用権応答信号線
32を時間T6で出力し、前記演算処理装置3に共通バ
ス1が現在使用可能状態にあることを通知する。それに
呼応して演算処理装置3は時間1゛7でバス使用権要求
信号31を出力するとともに、共通バスlに主記憶装置
2にアクセスするだめの信号を出力する。バス制御部2
1は前記バス使用権要求信号#i!31の信号を時間T
8で受付は先に出力したバス使用権応答信号線32をリ
セットするとともに、ビジーレジスタをセットする。こ
れと並行して主記憶装置2は前記演算処理装置3から共
通バス1に出力された信号を受信し、時間T8からデー
タ読出し動作を開始し時間T9で読出しデータを共通バ
スlに出力する。このときのバス使用権要求信号31を
出力してから読出しデータが共通バス1に出力されるま
でのアクセスタイムTA2はクロックサイクルで2Tで
ある。従って、第3図に示した従来のバス制御方式のア
クセスタイムTA1はクロックサイクルで4Tであった
ので本発明の第2の動作モードではアクセスタイムが大
幅に短縮される。
On the other hand, in the second operation mode, the operation mode signal line 100
is the case where the logic is 11". In the time chart of FIG. 4, the operation mode signal 100 becomes the logic "1" at time T4.
The operation processing unit 3 notifies the bus control unit 21 that the common bus will be used in the second operation mode. When the data read operation from the main storage device 2 of the input/output control device 4 that was accepted at time T1 is completed, the busy register in the bus control section 21 is reset at time T5,
The next bus usage right can be accepted. At this time time Ts
Since the bus right request signals 41 and 5 of the input/output control devices 4 and 5 are not outputted at , the bus control section 21 transmits the bus right request signal line 3 from the arithmetic processing device 3 to the bus right request signal line 3.
Even if no signal is output to the common bus 1, the bus usage right response signal line 32 is output at time T6 to notify the arithmetic processing unit 3 that the common bus 1 is currently available for use. In response, the arithmetic processing unit 3 outputs a bus usage right request signal 31 at time 1'7, and also outputs a signal for accessing the main storage device 2 to the common bus l. Bus control section 2
1 is the bus usage right request signal #i! 31 signal at time T
At step 8, the reception resets the previously output bus right response signal line 32 and sets the busy register. In parallel with this, the main memory device 2 receives the signal output from the arithmetic processing device 3 to the common bus 1, starts a data read operation at time T8, and outputs the read data to the common bus 1 at time T9. At this time, the access time TA2 from when the bus right request signal 31 is output until the read data is output to the common bus 1 is 2T in clock cycles. Therefore, since the access time TA1 of the conventional bus control method shown in FIG. 3 was 4T in clock cycles, the access time is significantly shortened in the second operation mode of the present invention.

また、動作モード信号i!31100が論理″1”の第
2の動作モードでかつ、演算処理装置3に対してバス使
用権応答信号線32が出力された状態において・前記演
算処理装置3のバス使用権要求信号線31よシ先に入出
力制御装置4tたは5からバス使用権要求信号線41ま
たは51が出力された場合、バス制御部21は前記要求
信号線41または51を受付け、先に出力しているバス
使用権応答信号線32をリセットし、演算処理装置3に
共通バスがビジー状態になったことを通知する。
In addition, the operation mode signal i! 31100 is in the second operation mode with logic "1" and the bus right response signal line 32 is output to the arithmetic processing unit 3. When the bus use right request signal line 41 or 51 is output from the input/output control device 4t or 5 first, the bus control unit 21 accepts the request signal line 41 or 51 and uses the bus that was output earlier. It resets the right response signal line 32 and notifies the arithmetic processing unit 3 that the common bus has become busy.

さらに、演算処理装置3が第2の動作モードでかつ、バ
ス使用権応答信号線32が論理u1”の状態で、バス使
用権要求信号線31とバス使用格要求信号線41または
51が同時に出力された場合1バス制御部21は前記バ
ス使用権要求信号線31を受付は演算処理装置3に対し
て出力されていた前記バス使用権応答信号線32をリセ
ットするとともにビジーレジスタをセットする。この結
果前記バス使用m要求信号線41または51はビジーレ
ジスタがリセットされるまで受付けられないO 第5図を参照すると、バス制御を実現するだめのバス制
御部は第2の動作モードのバス使用権応答信号32を出
力するためレジスタ200.動作モードレジスタ201
.第1の動作モードのバス使用権応答信号32を出力す
るためのレジスタ202、入出力制御装置のバス使用権
応答信号42および52を出力するだめのレジスタ20
3および204.ビジーレジスタ205および論理グー
)300−313および400から構成されている。
Further, when the arithmetic processing unit 3 is in the second operation mode and the bus right response signal line 32 is in the logic u1'' state, the bus right request signal line 31 and the bus right request signal line 41 or 51 are output simultaneously. 1 When the bus control unit 21 accepts the bus usage right request signal line 31, it resets the bus usage right response signal line 32 that was output to the arithmetic processing unit 3 and sets the busy register. As a result, the bus use request signal line 41 or 51 is not accepted until the busy register is reset. Register 200 for outputting response signal 32. Operation mode register 201
.. A register 202 for outputting the bus right response signal 32 in the first operation mode, and a register 20 for outputting the bus right response signals 42 and 52 of the input/output control device.
3 and 204. It consists of a busy register 205 and logic registers 300-313 and 400.

まず前述の第1の動作の場合、動作モード信号100線
が論理″″0”であるからレジスタ200および201
の出力は論理u1”となシ、バス使用権応答信号線32
の状態はレジスタ202の状態によって決まる。例えば
バス使用権要求信号線41および51が論理セo”でバ
ス使用権要求信号線31が論理a1”でバス使用権制御
を行うと、論理グー) 307,308および309の
出力は論理u1”、uO”およびuO”となる。これを
バス制御クロック線CLKIを介したクロックで各々の
レジスタにセットすると、レジスタ202が論理パ1”
とな)バス使用権応答信号線32に信号が出力されると
同時にオアグー) 400の出力が論理″1”となる。
First, in the case of the first operation described above, since the operation mode signal 100 line is logic "0", registers 200 and 201
The output is logic u1”, bus right response signal line 32
The state of is determined by the state of register 202. For example, if the bus right request signal lines 41 and 51 are at the logic ``o'' and the bus right request signal line 31 is at the logic a1'' to control the bus right, the outputs of the bus right request signal lines 307, 308, and 309 are the logic ``u1''. , uO'' and uO''. When these are set in each register using the clock via the bus control clock line CLKI, the register 202 becomes the logical
At the same time that a signal is output to the bus right response signal line 32, the output of the bus 400 becomes logic "1".

論理ゲート313を介してバス制御クロックCLKIの
逆送りロックCLK2でビジーレジスタ205がセット
されビジー状態が保持される。ビジーレジスタ205の
出力、IJBsYが論理uOpp となりビジー状態が
解除されるまでバス使用権要求信号線の信号受付は抑止
される。
The busy register 205 is set by the reverse lock CLK2 of the bus control clock CLKI via the logic gate 313, and the busy state is maintained. The output of the busy register 205, IJBsY, becomes logic uOpp, and signal reception on the bus right request signal line is inhibited until the busy state is released.

従ってレジスタ202はバス制御クロック1cLK+の
次のクロックで論理″IO”となシバス使用権応答信号
線32の信号はバス制御クロック線CLKIのクロック
1周期間だけ出力されることになる。
Therefore, the register 202 becomes logic "IO" at the next clock of the bus control clock 1cLK+, and the signal on the bus use right response signal line 32 is output for one clock period of the bus control clock line CLKI.

動作サイクルが終了するとビジーリセット信号線RAT
が論理″0”となりクロック線CLK2のクロックによ
シピジーレジスタ205が論理“′0”にセットされビ
ジーが解除される。
When the operation cycle ends, the busy reset signal line RAT
becomes logic "0", and the clock of the clock line CLK2 sets the shipping register 205 to logic "0", and the busy state is released.

次に第2の動作モードの場合、動作モード信号線100
が論理″′1”であるからレジスタ201の出力は論理
″0”となる。従ってバス使用権応答信号線32はレジ
スタ200の状態によって決定される。今、ビジーレジ
スタ205がリセットされ信号線BSYが論理町−にな
りたとき、バス使用権要求信号線31.41および51
が論理″IO”であれば論理ゲート30’6の出力は論
理aO”となる。バス制御クロック線CLK1のクロッ
クによシレジスタ200がセットされバス使用権応答信
号線32が論理u1”となル共通バスが使用可能な状態
にあることを示す。その後バス使用権要求信号線31が
論理部1″ となると論理ゲート30oの出力は論理a
 □ mとな)バス使用権要求信号線41および51の
信号を抑止する。
Next, in the case of the second operation mode, the operation mode signal line 100
Since is the logic "'1", the output of the register 201 becomes the logic "0". Therefore, the bus right response signal line 32 is determined by the state of the register 200. Now, when the busy register 205 is reset and the signal line BSY becomes logical -, the bus right request signal lines 31, 41 and 51
If the logic is "IO", the output of the logic gate 30'6 becomes the logic "aO". The clock of the bus control clock line CLK1 sets the register 200, and the bus right response signal line 32 becomes the logic "u1". Indicates that the common bus is available. After that, when the bus right request signal line 31 becomes logic part 1'', the output of logic gate 30o becomes logic a.
□ m) Suppress the signals on the bus right request signal lines 41 and 51.

これは第2の動作モードでバス使用権要求信号線31と
バス使用権要求信号線41または51が競合した場合に
、前記要求信号線31の信号を優先させるためである。
This is to give priority to the signal on the request signal line 31 when there is a conflict between the bus right request signal line 31 and the bus right request signal line 41 or 51 in the second operation mode.

また論理ゲート3o3の出力が論理′Io”となシ論理
グー)306の出力は論理η−に変化する。バス制御ク
ロック線CLKIのクロックで各々のレジスタがセット
されるとレジスタ200の出力は論理萌1”となりバス
使用権応答信号線32はリセットされる。またレジスタ
202の出力が論理町”となるためビジーレジスタ20
5がクロック線CK2のクロックによりセットされ、バ
ス制御回路はビジー状態になる。
Furthermore, when the output of the logic gate 3o3 becomes the logic 'Io', the output of the logic gate 306 changes to the logic η-.When each register is set by the clock of the bus control clock line CLKI, the output of the register 200 becomes the logic 1'', and the bus right response signal line 32 is reset. In addition, since the output of the register 202 becomes "logical town", the busy register 202
5 is set by the clock on the clock line CK2, and the bus control circuit becomes busy.

以上説明したように制御することにょシ演q−処理装置
は共通バスを第1の動作モードまたは第2の動作モード
で使用することができる。すなわち前記演算処理装置に
とって1つの共通バスが擬似的に2つのバスが存在する
かのように異ったモードで動作することができる。しか
も本発明の第2の動作モードを用いると演算処理装置か
ら見たアクセスタイムが短縮されシステム性能が向上す
るという利点がある。
For controlling purposes as described above, the q-processor may use the common bus in either a first mode of operation or a second mode of operation. That is, for the arithmetic processing unit, one common bus can operate in different modes as if there were two pseudo buses. Moreover, the use of the second operation mode of the present invention has the advantage that the access time seen from the arithmetic processing unit is shortened and system performance is improved.

発明の効果 本発明には共通バスを使用する情報処理装の−において
、演算処理装置とバス制御部との間に動作モードを切換
える信号を設けることによシ、演舞。
Effects of the Invention The present invention provides an advantageous effect by providing a signal for switching the operation mode between the arithmetic processing unit and the bus control unit in an information processing device using a common bus.

処理装置が主記憶装置に対して読出し動作を行うときア
クセスタイムを短縮し、システム性能を向上できるとい
う効果がある。
This has the effect of shortening the access time when the processing device performs a read operation to the main storage device and improving system performance.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来の共通バス制御方式を示す図、第2図は本
発明の一実施例を示す図、第3図は共通バスの第1の動
作モードを示すタイミングチャート、第4図は共通バス
の第2の動作モードを示すタイミングチャート、および
第5図は一実施例のバス制御部の構成を示す図である。 第1図から第5図において、1・・・共湧バス、2 ・
;・・主記憶装置、3 ・・・演算処理装置、4,5・
・・・・入出力制御装置、21・・ バス制御部、31
゜41 、51・・・・・・バス使用権要求信号線、3
2,42゜52・・・・・・バス使用権応答信号線、1
00−−−・動作モード信号線、200〜205・・・
・・・フリップフロップ、300〜313,400・・
・・・・論理ゲート。
FIG. 1 is a diagram showing a conventional common bus control method, FIG. 2 is a diagram showing an embodiment of the present invention, FIG. 3 is a timing chart showing the first operation mode of the common bus, and FIG. 4 is a diagram showing a common bus control method. A timing chart showing the second operation mode of the bus and FIG. 5 are diagrams showing the configuration of the bus control section of one embodiment. In Figures 1 to 5, 1...Kyoyu bus, 2.
;・Main storage device, 3...Arithmetic processing unit, 4,5・
...Input/output control device, 21... Bus control section, 31
゜41, 51... Bus usage right request signal line, 3
2,42゜52... Bus usage right response signal line, 1
00----Operation mode signal line, 200-205...
...Flip-flop, 300-313,400...
...Logic gate.

Claims (1)

【特許請求の範囲】 主記憶装置と、 演算処理装置と、 複数の入出力制御装置と、 前記主記憶装置、前記演算処理装置、および複数の入出
力制御装置とを接続する共通バスと、前記複数の入出力
制御装置および前記演算処理装置の少なくと、一つから
前記共通バスを介して与えられるバス使用権要求に応答
してバス使用権の割当を示す応答信号を発生する応答信
号発生手段と、 この応答信号発生手段からの信号に応答して所定の信号
を共通バスに出力するモードを示す第1モード信号を発
生する第1モード信号発生手段と、前記複数の入出力制
御装置および前記演算処理装置のすべてがバス使用権要
求を発生しないことに応答して前記応答信号を前記演算
処理装置に出力する第2のモードを示す第2のモード信
号発生手段と、 この第2のモード信号発生手段からのモードに応答して
バス使用権とともに所定の信号を共通バスに出力する第
2のモード実行手段とを含むことを特徴とするバス制御
方式。
[Scope of Claims] A main storage device, an arithmetic processing unit, a plurality of input/output control devices, a common bus connecting the main storage device, the arithmetic processing device, and the plurality of input/output control devices; response signal generating means for generating a response signal indicating allocation of bus usage rights in response to a bus usage rights request given from at least one of the plurality of input/output control devices and the arithmetic processing units via the common bus; a first mode signal generating means for generating a first mode signal indicating a mode in which a predetermined signal is output to the common bus in response to a signal from the response signal generating means; the plurality of input/output control devices; a second mode signal generating means indicative of a second mode for outputting the response signal to the arithmetic processing units in response to the fact that all of the arithmetic processing units do not issue a bus usage right request; 1. A bus control system comprising second mode execution means for outputting a predetermined signal to a common bus along with bus usage rights in response to the mode from the generation means.
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