JP2005323159A - 画像システム - Google Patents

Abstract

【課題】 PCI Expressシステムを有効活用することで、画像処理ユニットに汎用性・融通性を持たせた画像システムを提供する。
【解決手段】 PCI Express規格の高速シリアルインタフェースシステムの木構造におけるエンドポイントに位置するデバイスとして、少なくとも、複数の独立した画像処理ユニット５，６をPCI Express規格の高速シリアルインタフェース４ｃ，４ｄにより接続する。この際、標準的で同一の画像処理機能を有する複数の画像処理ユニット５，６とすれば、当該画像システムで必要とする画像処理内容に応じて必要な数の画像処理ユニットを用いることで、高画質処理等が必要な場合でも並列的処理により処理速度を維持することができる。このためにも、画像処理ユニット５，６としては標準的な汎用品でよいため、安価で汎用性・融通性にある画像システムを構築できる。
【選択図】 図１５

Description

本発明は、各種画像データを扱い各種の処理を行うスキャナ、プリンタ或いはこれらを備えるデジタル複写機、複合機（ＭＦＰ）等の画像システムに関する。

一般に、画像データその他のデータを扱う機器・システムでは、デバイス間のインタフェースにＰＣＩバスが使用されている。しかし、パラレル方式のＰＣＩバスでは、レーシングやスキューなどの問題があり、高速・高画質の画像機器に使用するには、転送レートが低い段階にきており、最近では、ＰＣＩバスのようなパラレル方式のインタフェースに代えて、高速シリアルインタフェースの使用が検討されている。従来、一般的に広く用いられているシリアルインタフェースとしてIEEE1394やUSB等の規格があるが、ＰＣＩと比較した場合は転送レートが不足しており、さらにスケーラブルなバス幅確保が困難等の不具合がある。このため、他の高速シリアルインタフェースとして、ＰＣＩバス方式の後継規格に当るPCI Express（登録商標）なるインタフェースの使用が検討されている（非特許文献１参照）。

"PCI Express 規格の概要"Interface誌、July’2003 里見尚志

ところが、スキャナ、プリンタ、デジタル複写機、ＭＦＰ等の画像システムで用いられるＤＳＰ等の画像処理ユニットに着目した場合、インタフェース等に関係なく、これらの画像システムの最高能力に合わせてその画像処理機能が設計された単一の画像処理ユニットが用いられている。このため、画像システムの仕様が変更になれば、画像処理ユニット自体もその仕様を変更しなくてはならず、汎用性・融通性に欠け、或いは、画像処理内容等によっては過剰な画像処理機能となって無駄を生ずる等の不都合がある。

本発明の目的は、高速シリアルインタフェースであるPCI Expressシステムを有効活用することで、画像処理ユニットに汎用性・融通性を持たせた画像システムを提供することである。

請求項１記載の発明は、木構造によるデータ通信網としてポイントツーポイントで送受信独立の通信チャネルが確立されるPCI Express規格の高速シリアルインタフェースシステムを用いる画像システムであって、前記木構造におけるエンドポイントに位置するデバイスとして、少なくとも、複数の独立した画像処理ユニットがPCI Express規格の高速シリアルインタフェースにより接続されている。

請求項２記載の発明は、請求項１記載の画像システムにおいて、前記木構造におけるエンドポイントに位置する他のデバイスとして、画像データを取り込むスキャナと画像データに基づき印刷出力するプリンタとの一方又は両方がPCI Express規格の高速シリアルインタフェースにより接続されている。

請求項３記載の発明は、請求項１又は２記載の画像システムにおいて、前記複数の画像処理ユニット、スキャナ及びプリンタは、PCI Express規格のスイッチに対するエンドポイントとしてPCI Express規格の高速シリアルインタフェースにより接続されている。

請求項４記載の発明は、請求項１ないし３の何れか一記載の画像システムにおいて、前記複数の画像処理ユニットは、標準的で同一の画像処理機能を有する画像処理ユニットである。

請求項５記載の発明は、請求項４記載の画像システムにおいて、前記複数の画像処理ユニットを、画像処理内容に応じて、並列的又は選択的に稼動させる。

請求項６記載の発明は、請求項５記載の画像システムにおいて、前記画像処理内容が、相対的に広幅用紙を対象とする場合には、前記複数の画像処理ユニットを並列的に稼動させる。

請求項７記載の発明は、請求項５記載の画像システムにおいて、前記画像処理内容が、相対的に画像密度が高解像度の場合には、前記複数の画像処理ユニットを並列的に稼動させる。

請求項８記載の発明は、請求項６又は７記載の画像システムにおいて、前記複数の画像処理ユニットを、主走査方向で分割した各々の割り当て分の画像データについて、並列的に稼動させる。

請求項９記載の発明は、請求項１ないし３の何れか一記載の画像システムにおいて、前記複数の画像処理ユニットは、各々異なる画像処理機能が割付けられた画像処理ユニットであり、対象となる画像データをこれらの画像処理ユニットを用いてPCI Express規格の高速シリアルインタフェースシステムによりパイプライン状に処理させる。

本発明によれば、PCI Express規格の高速シリアルインタフェースシステムの木構造におけるエンドポイントに位置するデバイスとして、少なくとも、複数の独立した画像処理ユニットがPCI Express規格の高速シリアルインタフェースにより接続されているので、高速シリアル通信、スケーラビリティ、プロトコルの自由度大なるPCI Express規格の高速シリアルインタフェースシステムの特徴を活かしつつ、特に、PCI Express規格のスイッチを用いた場合の拡張性なる特徴を活かしつつ、複数の画像処理ユニットに並列的又は選択的な稼動、或いは、パイプライン状の画像処理を行わせることで当該画像システムの狙いとする画像処理機能を無駄なく発揮させることができ、よって、画像処理ユニットを当該画像システムの最高能力に合わせて設計する必要がなく、画像処理ユニットに汎用性・融通性を持たせた画像システムを提供することができる。

特に、標準的で同一の画像処理機能を有する複数の画像処理ユニットを用いる場合には、当該画像システムで必要とする画像処理内容に応じて必要な数の画像処理ユニットを用いることで、高画質処理等が必要な場合でも並列的処理により処理速度を維持することができ、このためにも、画像処理ユニットとしては標準的な汎用品でよいため、高価で融通性に欠ける唯一の画像処理ユニットを用いる場合に比して、安価で汎用性・融通性にある画像システムを構築することができる。加えて、特に高画質処理等を要しない画像処理時には、全てを用いず一部の画像処理ユニットのみを選択的に稼動させることにより、全体の消費電力を抑える等、柔軟な対応が可能となる。

また、各々異なる画像処理機能が割付けられた複数の画像処理ユニットを用意し、対象となる画像データをこれらの画像処理ユニットを用いてPCI Express規格の高速シリアルインタフェースシステムにより連続的に画像データを流してパイプライン状に効率的に処理させることにより、画像処理ユニットを当該画像システムの最高能力に合わせて設計することなく、所望の画像処理を柔軟かつ高速に行わせることができる。

本発明を実施するための最良の形態について図面を参照して説明する。

［PCI Express規格の概要］
まず、本実施の形態は高速シリアルバスの一つであるPCI Express（登録商標）を利用するものであり、本実施の形態の前提として当該PCI Express規格の概要について、非特許文献１の一部抜粋により説明する。ここに、高速シリアルバスとは、１本の伝送路を用いてシリアル（直列）伝送により高速（１００Ｍｂｐｓ程度以上）にデータをやり取りすることができるインタフェースを意味する。

PCI Expressは、PCIの後継規格としてコンピュータ全般に通用する標準拡張バスとして規格化されたバスであり、概略的には、低電圧差動信号伝送、ポイントツーポイントで送受信独立の通信チャネル、パケット化されたスプリットトランザクション、リンク構成の違いによる高いスケーラビリティなどの特徴を持つ。

図１に既存のPCIシステム、図２にPCI Expressシステムの各々の構成例を示す。既存のPCIシステムにあっては、ＣＰＵ１００やＡＧＰグラフィックス１０１やメモリ１０２が接続されたホストブリッジ１０３に対して、PCI-X（PCIの上位互換規格）デバイス１０４ａ，１０４ｂがPCI-Xブリッジ１０５ａを介して接続されたり、PCI-Xデバイス１０４ｃ，１０４ｄが接続されたPCI-Xブリッジ１０５ｂやPCIバススロット１０６が接続されたPCIブリッジ１０７がPCI-Xブリッジ１０５ｃを介して接続されたりしたツリー構造（木構造）とされている。

これに対して、PCI Expressシステムにあっては、ＣＰＵ１１０やメモリ１１１が接続されたルートコンプレックス１１２に対して、PCI Expressグラフィックス１１３がPCI Express１１４ａにより接続され、また、エンドポイント１１５ａやレガシーエンドポイント１１６ａがPCI Express１１４ｂにより接続されたスイッチ１１７ａがPCI Express１１４ｃにより接続され、さらには、エンドポイント１１５ｂやレガシーエンドポイント１１６ｂがPCI Express１１４ｄにより接続されたスイッチ１１７ｂやPCIバススロット１１８が接続されたPCIブリッジ１１９がPCI Express１１４ｅにより接続されたスイッチ１１７ｃがPCI Express１１４ｆにより接続されたツリー構造（木構造）とされている。

実際に想定されるPCI Expressプラットホーム例を図３に示す。図示例は、ディスクトップ／モバイルへの適用例を示し、ＣＰＵ１２１がＣＰＵホストバス１２２により接続され、メモリ１２３が接続されたメモリハブ１２４（ルートコンプレックスに相当する）に対して、例えば、グラフィックス１２５がｘ１６のPCI Express１２６ａにより接続され、また、変換機能を有するＩ／Ｏハブ１２７がPCI Express１２６ｂにより接続されている。このＩ／Ｏハブ１２７には、例えば、Serial ATA１２８によりメモリ１２９が接続され、LPC１３０によりローカルＩ／Ｏ１３１が接続され、USB 2.0１３２やPCIバススロット１３３が接続されている。さらには、Ｉ／Ｏハブ１２７には、PCI Express１２６ｃによりスイッチ１３４が接続され、このスイッチ１３４には、各々、PCI Express１２６ｄ，１２６ｅ，１２６ｆによりモバイルドック１３５、ギガビットイーサネット（イーサネットは登録商標）１３６、アドインカード１３７が接続されている。

即ち、PCI Expressシステムでは、従来のPCI，PCI-X，AGPといったバスがPCI Expressで置き換わり、既存のPCI／PCI-Xデバイスを接続するためにブリッジが使用される。チップセット間の接続もPCI Express接続となり、IEEE1394，Serial ATA，USB 2.0などの既存のバスはＩ／ＯハブによりPCI Expressに接続される。

［PCI Expressの構成要素］
Ａ．ポート（Port）／レーン（Lane）／リンク（Link）
図４に物理層の構造を示す。ポートは、物理的には同一半導体内にあり、リンクを形成するトランスミッタ／レシーバの集合で、論理的にはコンポーネント間を１対１で接続（ポイント・ツー・ポイント）するインタフェースを意味する。転送レートは、例えば片方向２．５Ｇｂｐｓとされている（将来的には、５Ｇｂｐｓや１０Ｇｂｐｓが想定されている）。レーンは、例えば０．８Ｖの差動信号ペアのセットで、送信側の信号ペア（２本）、受信側の信号ペア（２本）からなる。リンクは、２つのポートとその間を結ぶレーンの集まりであり、コンポーネント間のデュアルシンプレックス通信バスである。「ｘＮリンク」はＮ本のレーンから構成され、現在の規格では、Ｎ＝１，２，４，８，１６，３２が定義されている。図示例は、ｘ４リンク例である。例えば、図５に示すように、デバイスＡ，Ｂ間を結ぶこのレーン幅Ｎを可変することにより、スケーラブルなバンド幅を構成することが可能となる。

Ｂ．ルートコンプレックス（Root Complex）
ルートコンプレックス１１２は、Ｉ／Ｏ構造の最上位に位置し、ＣＰＵやメモリサブシステムをＩ／Ｏに接続する。ブロック図などでは、図３に示すように、「メモリハブ」と記述されることが多い。ルートコンプレックス１１２（又は、１２４）は、１つ以上のPCI Expressポート（ルートポート）（図２中では、ルートコンプレックス１１２中の四角で示す）を持ち、各々のポートは独立したＩ／Ｏ階層ドメインを形成する。Ｉ／Ｏ階層ドメインは、単純なエンドポイントである場合（例えば、図２中のエンドポイント１１５ａ側の例）や、多数のスイッチやエンドポイントから形成される場合（例えば、図２中のエンドポイント１１５ｂやスイッチ１１７ｂ，１１５ｃ側の例）がある。

Ｃ．エンドポイント（End Point）
エンドポイント１１５は、タイプ００ｈのコンフィグレーション空間ヘッダを持つデバイス（具体的には、ブリッジ以外のデバイス）で、レガシーエンドポイントとPCI Expressエンドポイントとに分けられる。両者の大きな違いは、PCI ExpressエンドポイントはＢＡＲ（ベースアドレスレジスタ）で基本的にＩ／Ｏポートリソースを要求せず、このためＩ／Ｏリクエストを要求しない。また、PCI Expressエンドポイントは、ロックリクエストもサポートしていない。

Ｄ．スイッチ（Switch）
スイッチ１１７（又は、１３４）は、２つ以上のポートを結合し、ポート間でのパケットルーティングを行う。コンフィグレーションソフトウェアからは、当該スイッチは、図６に示すように、仮想PCI-PCIブリッジ１４１の集合体として認識される。図中、両矢印はPCI Expressリンク１１４（又は、１２６）を示し、１４２ａ〜１４２ｄはポートを示す。このうち、ポート１４２ａはルートコンプレックスに近い方のアップストリームポートであり、ポート１４２ｂ〜１４２ｄはルートコンプレックスから遠い方のダウンストリームポートである。

Ｅ．PCI Express１１４ｅ−PCIブリッジ１１９
PCI ExpressからPCI／PCI-Xへの接続を提供する。これにより、既存のPCI／PCI-XデバイスをPCI Expressシステム上で使用することができる。

［階層アーキテクチャ］
従来のＰＣＩのアーキテクチャは、図７（ａ）に示すように、プロトコルとシグナリングが密接に関連する構造であり階層という考え方はなかったが、PCI Expressでは、図７（ｂ）に示すように、一般的な通信プロトコルやInfiniBandのように、独立した階層構造とされ、各層に分けて仕様が定義されている。即ち、最上位のソフトウェア層１５１、最下位の機構（メカニカル）部１５２間に、トランザクション層１５３、データリンク層１５４、物理層１５５を持つ構造とされている。これにより、各層のモジュール性が確保され、スケーラビリティを持たせることやモジュールの再利用が可能となる。例えば、新たな信号コーディング方式や伝送媒体を採用する場合、物理層を変更するだけでデータリンク層やトランザクション層は変更せずに対応できる。

PCI Expressのアーキテクチャの中心となるのは、トランザクション層１５３、データリンク層１５４、物理層１５５であり、各々図８を参照して説明する以下のような役割を持つ。

Ａ．トランザクション層１５３
トランザクション層１５３は、最上位に位置し、トランザクションレイヤパケット（ＴＬＰ）の組み立て、分解機能を持つ。トランザクションレイヤパケット（ＴＬＰ）は、リード／ライト、各種イベントといったトランザクションの伝達に用いられる。また、トランザクション層１５３は、トランザクションレイヤパケット（ＴＬＰ）のためのクレジットを用いたフロー制御を行う。各層１５３〜１５５におけるトランザクションレイヤパケット（ＴＬＰ）の概要を図９に示す（詳細は、後述する）。

Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、エラー検出／訂正（再送）によりトランザクションレイヤパケット（ＴＬＰ）のデータ完全性を保証することと、リンク管理である。データリンク層１５４間では、リンク管理やフロー制御のためのパケットのやり取りを行う。このパケットは、トランザクションレイヤパケット（ＴＬＰ）と区別するために、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれる。

Ｃ．物理層１５５
物理層１５５は、ドライバ、入力バッファ、パラレル−シリアル／シリアル−パラレル変換器、ＰＬＬ、インピーダンス整合回路といったインタフェース動作に必要な回路を含んでいる。また、論理的な機能としてインタフェースの初期化・保守の機能を持つ。物理層１５５は、データリンク層１５４／トランザクション層１５３を実際のリンクで使用される信号技術から独立させる役目も持っている。

なお、PCI Expressのハードウェア構成上、エンベデッド・クロックという技術を採用しており、クロック信号はなく、クロックのタイミングはデータ信号中に埋め込まれており、受信側でデータ信号のクロスポイントを基にクロックを抽出する方式とされている。

［コンフィグレーション空間］
PCI Expressは、従来のPCIと同様にコンフィグレーション空間を持つが、その大きさは従来のPCIが２５６バイトであるのに対して、図１０に示すように、４０９６バイトへと拡張されている。これにより、多数のデバイス固有レジスタセットを必要とするデバイス（ホストブリッジなど）に対しても、将来的に十分な空間が確保されている。PCI Expressでは、コンフィグレーション空間へのアクセスは、フラットなメモリ空間へのアクセス（コンフィグレーションリード／ライト）で行われ、バス／デバイス／機能／レジスタ番号はメモリアドレスにマップされている。

当該空間の先頭２５６バイトは、PCIコンフィグレーション空間として、ＢＩＯＳや従来のＯＳからＩ／Ｏポートを使用した方法でもアクセスできる。従来のアクセスをPCI Expressでのアクセスに変換する機能は、ホストブリッジ上に実装される。００ｈから３ＦｈまではPCI2.3互換のコンフィグレーションヘッダとなっている。これにより、PCI Expressで拡張された機能以外であれば、従来のＯＳやソフトウェアをそのまま使用することができる。即ち、PCI Expressにおけるソフトウェア層は、既存のPCIと互換性を保ったロード・ストア・アーキテクチャ（プロセッサが直接Ｉ／Ｏレジスタをアクセスする方式）を継承している。しかし、PCI Expressで拡張された機能（例えば、同期転送やＲＡＳ（Reliability,Availability and Serviceability）などの機能）を使用するには、４ＫバイトのPCI Express拡張空間にアクセスできるようにする必要がある。

なお、PCI Expressとしては様々なフォームファクタ（形状）が考えられるが、具体化している例としては、アドインカード、プラグインカード（NEWCARD）、Mini PCI Expressなどがある。

［PCI Express のアーキテクチャの詳細］
PCI Express のアーキテクチャの中心となっているトランザクション層１５３、データリンク層１５４、物理層１５５について、各々詳細に説明する。

Ａ．トランザクション層１５３
トランザクション層１５３の主な役割は、前述したように、上位のソフトウェア層１５１と下位のデータリンク層１５４との間でトランザクションレイヤパケット（ＴＬＰ）の組み立てと分解を行うことである。

ａ．アドレス空間とトランザクションタイプ
PCI Expressでは、従来のPCIでサポートされていたメモリ空間（メモリ空間とのデータ転送用）、Ｉ／Ｏ空間（Ｉ／Ｏ空間とのデータ転送用）、コンフィグレーション空間（デバイスのコンフィグレーションとセットアップ用）に加えて、メッセージ空間（PCI Expressデバイス間のインバンドでのイベント通知や一般的なメッセージ送信（交換）用…割り込み要求や確認は、メッセージを「仮想ワイヤ」として使用することにより伝達される）が追加され、４つのアドレス空間が定義されている。各々の空間に対してトランザクションタイプが定義されている（メモリ空間、Ｉ／Ｏ空間、コンフィグレーション空間は、リード／ライト、メッセージ空間は基本（ベンダ定義含む））。

ｂ．トランザクションレイヤパケット（ＴＬＰ）
PCI Expressは、パケット単位で通信を行う。図９に示したトランザクションレイヤパケット（ＴＬＰ）のフォーマットにおいて、ヘッダのヘッダ長は３ＤＷ（ＤＷはダブルワードの略；合計１２バイト）又は４ＤＷ（１６バイト）で、トランザクションレイヤパケット（ＴＬＰ）のフォーマット（ヘッダ長とペイロードの有無）、トランザクションタイプ、トラフィッククラス（ＴＣ）、アトリビュートやペイロード長などの情報が含まれる。パケット内の最大ペイロード長は１０２４ＤＷ（４０９６バイト）である。

ＥＣＲＣは、エンドツーエンドのデータ完全性を保証するためのもので、トランザクションレイヤパケット（ＴＬＰ）部分の３２ビットＣＲＣである。これは、スイッチ内部などでトランザクションレイヤパケット（ＴＬＰ）にエラーが発生した場合、ＬＣＲＣ（リンクＣＲＣ）ではエラーを検出できないためである（エラーとなったＴＬＰでＬＣＲＣが再計算されるため）。

リクエストは、完了パケットが不要なものと必要なものとがある。

ｃ．トラフィッククラス（ＴＣ）と仮想チャネル（ＶＣ）
上位のソフトウェアは、トラフィッククラス（ＴＣ）を使用することによりトラフィックの差別化（優先度をつける）を行うことができる。例えば、映像データをネットワークのデータよりも優先して転送する、といったことが可能となる。トラフィッククラス（ＴＣ）はＴＣ０からＴＣ７まで８つある。

仮想チャネル（ＶＣ：Vertual Channel）は、各々独立した仮想通信バス（同一のリンクを共用する複数の独立したデータ・フロー・バッファを使用するメカニズム）で、各々がリソース（バッファやキュー）を持ち、図１１に示すように、独立したフロー制御を行う。これにより、１つの仮想チャネルのバッファが満杯の状態（full）になっても、他の仮想チャネルの転送を行うことができる。つまり、物理的には１つのリンクを仮想的な複数のチャネルに分けることで、有効に使用することができる。例えば、図１１中に示すように、スイッチを経由してルートのリンクが複数のデバイスに分かれる場合、各デバイスのトラフィックの優先度を制御することができる。ＶＣ０は必須で、コストパフォーマンスのトレードオフに応じてその他の仮想チャネル（ＶＣ１〜ＶＣ７）が実装される。図１１中の実線矢印は、デフォルト仮想チャネル（ＶＣ０）を示し、破線矢印はその他の仮想チャネル（ＶＣ１〜ＶＣ７）を示している。

トランザクション層内では、トラフィッククラス（ＴＣ）が仮想チャネル（ＶＣ）にマッピングされる。１つの仮想チャネル（ＶＣ）に対して１つ又は複数のトラフィッククラス（ＴＣ）をマッピングできる（仮想チャネル（ＶＣ）の数が少ない場合）。単純な例では、各トラフィッククラス（ＴＣ）から各仮想チャネル（ＶＣ）に１対１、全てのトラフィッククラス（ＴＣ）を仮想チャネルＶＣ０にマッピングする、といったことが考えられる。ＴＣ０−ＶＣ０のマッピングは、必須／固定で、それ以外のマッピングは上位のソフトウェアから制御される。ソフトウェアはトラフィッククラス（ＴＣ）を利用することで、トランザクションの優先度を制御することが可能となる。

ｄ．フロー制御
受信バッファのオーバフローを避け、伝送順序を確立するためにフロー制御（ＦＣ：Flow Control）が行われる。フロー制御は、リンク間のポイントツーポイントで行われ、エンドツーエンドではない。従って、フロー制御により最終的な相手（コンプリータ）にパケットが届いたことを確認することはできない。

PCI Expressのフロー制御は、クレジット・ベースで行われる（データ転送を始める前に、受け取り側のバッファの空き状況を確認し、オーバフロー、アンダフローが発生しないメカニズム）。即ち、受信側はリンク初期化時にバッファ容量（クレジット値）を送信側に通知し、送信側はクレジット値と送信するパケットの長さとを比較し、一定の残りがある場合のみパケットを送信する。このクレジットには６種類ある。

フロー制御の情報交換はデータリンク層のデータリンクレイヤパケット（ＤＬＬＰ）を使用して行われる。フロー制御はトランザクションレイヤパケット（ＴＬＰ）のみに適用され、データリンクレイヤパケット（ＤＬＬＰ）には適用されない（ＤＬＬＰは常時送受信可能）。

Ｂ．データリンク層１５４
データリンク層１５４の主な役割は、前述したように、リンク上の２つのコンポーネント間での信頼性の高いトランザクションレイヤパケット（ＴＬＰ）交換機能を提供することである。

ａ．トランザクションレイヤパケット（ＴＬＰ）の扱い
トランザクション層１５３から受け取ったトランザクションレイヤパケット（ＴＬＰ）に対しては、先頭に２バイトのシーケンス番号、末尾に４バイトのリンクＣＲＣ（ＬＣＲＣ）を付加して、物理層１５５に渡す（図９参照）。トランザクションレイヤパケット（ＴＬＰ）は、リトライバッファに保管され、相手から受信確認（ＡＣＫ）が届くまで再送される。トランザクションレイヤパケット（ＴＬＰ）の送信に失敗が続いた場合は、リンク異常であると判断して物理層１５５に対してリンクの再トレーニングを要求する。リンクのトレーニングが失敗した場合、データリンク層１５４の状態はインアクティブに遷移する。

物理層１５５から受け取ったトランザクションレイヤパケット（ＴＬＰ）は、シーケンス番号とリンクＣＲＣ（ＬＣＲＣ）が検査され、正常であればトランザクション層１５３に渡され、エラーがあった場合は再送を要求する。

ｂ．データリンクレイヤパケット（ＤＬＬＰ）
データリンク層１５４が生成するパケットは、データリンクレイヤパケット（ＤＬＬＰ）と呼ばれ、データリンク層１５４間でやり取りされる。データリンクレイヤパケット（ＤＬＬＰ）には、
・Ack／Nak：ＴＬＰの受信確認、リトライ（再送）
・InitFC1／InitFC2／UpdateFC：フロー制御の初期化とアップデート
・電源管理のためのＤＬＬＰ
なる種類がある。

図１２に示すように、データリンクレイヤパケット（ＤＬＬＰ）の長さは６バイトで、種類を示すＤＬＬＰタイプ（１バイト）、ＤＬＬＰの種類で固有の情報（３バイト）、ＣＲＣ（２バイト）から構成される。

Ｃ．物理層−論理サブブロック１５６
図８中に示す物理層１５５の論理サブブロック１５６での主な役割は、データリンク層１５４から受け取ったパケットを電気サブブロック１５７で送信できる形式に変換することである。また、物理層１５５を制御／管理する機能も有する。

ａ．データ符号化とパラレル−シリアル変換
PCI Expressは、連続した“０”や“１”が続かないように（長い期間、クロス・ポイントが存在しない状態が続かないようにするため）、データ符号化に８Ｂ／１０Ｂ変換を用いる。変換されたデータは、図１３中に示すように、シリアル変換され、ＬＳＢからレーン上に送信される。ここに、レーンが複数ある場合は（図１３はｘ４リンクの場合を例示している）、符号化の前にデータがバイト単位で各レーンに割り振られる。この場合、一見パラレル・バスのようにみえるが、レーン毎に独立した転送を行うので、パラレル・バスで問題となるスキューが大幅に緩和される。

ｂ．電源管理とリンクステート
リンクの消費電力を低く抑えるために、表１に示すように、Ｌ０／Ｌ０ｓ／Ｌ１／Ｌ２というリンクステートが定義されている。

Ｌ０が通常モードで、Ｌ０ｓからＬ２へと低消費電力となるが、Ｌ０への復帰にも時間がかかるようになる。図１４に示すように、ソフトウェアによる電源管理に加えて、アクティブステート電源管理を積極的に行うことにより、消費電力を極力小さくすることが可能となる。

Ｄ．物理層−電気サブブロック１５７
物理層１５５の電気サブブロック１５７での主な役割は、論理サブブロック１５６でシリアル化されたデータをレーン上に送信することと、レーン上のデータを受信して論理サブブロック１５６に渡すことである。

ａ．ＡＣカップリング
リンクの送信側では、ＡＣカップリング用のコンデンサが実装される。これにより、送信側と受信側のＤＣコモンモード電圧が同一である必要がなくなる。このため、送信側と受信側で異なる設計、半導体プロセス、電源電圧を使用することが可能となる。

ｂ．デエンファシス
PCI Expressでは、前述したように、８Ｂ／１０Ｂエンコーディングによってできるだけ連続した“０”や“１”が続かないように処理されるが、連続した“０”や“１”が続くこともある（最大５回）。この場合、送信側はデエンファシス転送を行わなければならないことが規定されている。同一極性のビットが連続する場合は、２つ目のビットからは差動電圧レベル（振幅）を３．５±０．５ｄＢ落とすことで、受信側で受け取る信号のノイズ・マージンを稼ぐ必要がある。これを、デエンファシスという。伝送路の周波数依存性減衰のため、変化するビットの場合は高周波成分が多く、減衰により受信側の波形が小さくなるが、変化しないビットの場合は高周波成分が少なく、相対的に受信側の波形が大きくなる。このため、受信側での波形を一定とするためにデエンファシスを行う。

［画像システム］
本実施の形態のスキャナ、プリンタ、デジタル複写機、ＭＦＰ等の画像システムは、そのデバイス間のインタフェースに前述したようなPCI Express規格の高速シリアルバスを利用して構成されている。

図１５は本実施の形態の画像システムの構成例を示す概略ブロック図である。ここに、本実施の形態では、画像データを取り込むスキャナ１と画像データに基づき印刷出力するプリンタ２とを備える画像システムへの適用例として説明する。これらのスキャナ１やプリンタ２を各々単独デバイスとして備えるシステム構成の画像システムであっても、スキャナ１やプリンタ２を一体に備えるデジタル複写機、さらにはＭＦＰ等のような画像システムであってもよい。また、プリンタ２としては、例えば高速印刷可能なレーザプリンタ等が用いられるが、印刷方式を特に問うものではない。また、スキャナ１とプリンタ２との一方のみを備えるスキャナやプリンタなる画像システムの場合にも適用可能である。

これらのスキャナ１やプリンタ２は、PCI Express規格のスイッチ３に対して、各々PCI Express規格の高速シリアルインタフェース４ａ，４ｂを介してエンドポイントデバイスとして接続されている。

加えて、本実施の形態では、複数、例えば２個の画像処理ユニット５，６がエンドポイントデバイスの一つとして用意され、スイッチ３に対して、各々PCI Express規格の高速シリアルインタフェース４ｃ，４ｄを介してエンドポイントデバイスとして接続されている。ここに、本実施の形態では、これらの画像処理ユニット５，６は例えばＤＳＰ（デジタルシグナルプロセッサ）等により構成されたデバイスであるが、何れも特に高度な画像処理機能を持たせたものではなく、標準的で全て同一の画像処理機能を持たせた汎用品が用いられている。

なお、特に図示しないが、スイッチ３に対してPCI Expressシステムにおける木構造の上流側ポートには、ＣＰＵやシステムメモリが接続されたルートコンプレックスが接続されている。

このような画像システムの構成によれば、図１５中に矢印で示すように、スキャナ１で原稿から読み取った画像データを高速シリアルインタフェース４ａ、スイッチ３、高速シリアルインタフェース４ｃ，４ｄを介して画像処理ユニット５，６に高速で転送させ、その画像データに対する画像処理を分担させて同時に並列的に実行させることができる。そして、これらの画像処理ユニット５，６により同時に並列的に画像処理された画像データを高速シリアルインタフェース４ｃ，４ｄ、スイッチ３、高速シリアルインタフェース４ｂを介してプリンタ２に高速で転送させ、画像処理後の画像データを合成することで、記録紙上に印刷出力させることができる。この場合、図示例では、画像処理ユニットを２個としているが、必要とする画像処理内容に応じてその数を増減すればよく、画像処理ユニットの個数を増減させても、PCI Expressシステムにおけるスイッチ３の拡張性により容易に対応し得る。

つまり、本実施の形態のように、標準的で同一の画像処理機能を有する複数の画像処理ユニット５，６，…を用いる場合には、当該画像システムで必要とする画像処理内容に応じて必要な数の画像処理ユニットを用いることで、高画質処理等が必要な場合でも並列的処理により処理速度を維持することができる。

より具体的な例を挙げると、要求される画像処理内容として、例えば、スキャナ１で読み取る原稿が相対的に広幅用紙の場合には、１個の画像処理ユニット５又は６では処理機能が不十分となってしまうが、当該スキャナ１により読み取られる原稿を、図１５中に併せて示すように、当該原稿の主走査方向で２分割し、その右半分の画像データは画像処理ユニット５に割当て、左半分の画像データは画像処理ユニット６に割当てて、同時に並列的に画像処理させることにより、個々の画像処理ユニット５，６では画像データ量を実質的に半分に緩和して処理させることができ、よって、高画質処理等が必要な場合でも並列的処理により処理速度を維持することができる。これは、特に図示しないが、画像処理内容として、相対的に高解像度な画像密度の画像処理が要求される場合にも、同様であり、１個の画像処理ユニット５又は６では処理機能が不十分となってしまうが、当該スキャナ１により読み取られる原稿を、当該原稿の主走査方向で２分割し、その右半分の画像データは画像処理ユニット５に割当て、左半分の画像データは画像処理ユニット６に割当てて、同時に並列的に画像処理させることにより、個々の画像処理ユニット５，６では画像密度を実質的に半分に緩和して処理させることができ、よって、高画質処理等が必要な場合でも並列的処理により処理速度を維持することができる。

一方、要求される画像処理内容として、例えば、スキャナ１で読み取る原稿が通常幅以下（相対的に）の用紙の場合には、１個の画像処理ユニット５又は６で画像処理機能が十分であるため、例えば、画像処理ユニット５のみ稼動させ、画像処理ユニット６は図１６中に破線で示すように稼動させない、というように画像処理内容によって選択的に稼動させることもできる。この場合、画像処理ユニット６については省電力状態とすることで、全体の消費電力を抑えることもできる。これは、画像処理内容として、通常の解像度なる画像密度（相対的に）の画像処理が要求される場合にも、同様であり、１個の画像処理ユニット５又は６で画像処理機能が十分であるため、例えば、画像処理ユニット５のみ稼動させ、画像処理ユニット６は稼動させない、というように選択的に稼動させることもできる。この場合、画像処理ユニット６については省電力状態とすることで、全体の消費電力を抑えることもできる。

図１７は、本実施の形態の別の画像システムの構成例を示す概略ブロック図である。基本的には、図１５に示した画像システムの構成例に準ずるが、本実施の形態では、複数、例えば、３個の画像処理ユニット１１，１２，１３がエンドポイントデバイスの一つとして用意され、スイッチ３に対して、各々PCI Express規格の高速シリアルインタフェース４ｅ，４ｆ，４ｇを介してエンドポイントデバイスとして接続されている。ここに、本実施の形態では、これらの画像処理ユニット１１，１２，１３は例えばＤＳＰ（デジタルシグナルプロセッサ）等により構成されたデバイスであるが、何れも特に高度な画像処理機能を持たせたものではなく、かつ、図１７中に併せて示すように各々異なる画像処理機能（画像処理Ａ，Ｂ，Ｃ）が割付けられた画像処理ユニットが用いられている。例えば、画像処理Ａが基本画像処理、画像処理Ｂが画像回転処理、…等の如くである。

このような画像システムによれば、図１７中に矢印で示すように、スキャナ１で原稿から読み取った画像データを高速シリアルインタフェース４ａ，スイッチ３、高速シリアルインタフェース４ｅを介して画像処理ユニット１１に高速で転送させ、当該画像処理ユニット１１で画像処理Ａを実行させ、さらに、画像処理Ａが施された画像データを画像処理ユニット１１から高速シリアルインタフェース４ｅ，スイッチ３、高速シリアルインタフェース４ｆを介して画像処理ユニット１２に高速で転送させ、当該画像処理ユニット１２で画像処理Ｂを実行させ、さらに、画像処理Ｂが施された画像データを画像処理ユニット１２から高速シリアルインタフェース４ｆ，スイッチ３、高速シリアルインタフェース４ｇを介して画像処理ユニット１３に高速で転送させ、当該画像処理ユニット１２で画像処理Ｃを実行させる、という如く、画像データを各画像処理ユニット１１，１２，１３にパイプライン状に連続的に流して効率的に処理させることができる。そして、画像処理ユニット１３により最終的に画像処理された画像データを高速シリアルインタフェース４ｇ、スイッチ３、高速シリアルインタフェース４ｂを介してプリンタ２に高速で転送させることで、必要な画像処理後の画像データを記録紙上に印刷出力させることができる。この場合、図示例では、画像処理ユニットを３個としているが、必要とする画像処理内容に応じてその数を増減すればよく、画像処理ユニットの個数を増減させても、PCI Expressシステムにおけるスイッチ３の拡張性により容易に対応し得る。例えば、画像処理Ａ，Ｃが当初から用意されていた画像処理機能であり、後から新規な画像処理として画像処理Ｂが必要となった場合でも、画像処理ユニット１２をスイッチ３に追加接続してシステム構成することにより、融通性の高い対応が可能となる。

既存PCIシステムの構成例を示すブロック図である。 PCI Expressシステムの構成例を示すブロック図である。 デスクトップ／モバイルでのPCI Expressプラットホームの構成例を示すブロック図である。 ｘ４の場合の物理層の構造例を示す模式図である。 デバイス間のレーン接続例を示す模式図である。 スイッチの論理的構造例を示すブロック図である。 （ａ）は既存のPCIのアーキテクチャを示すブロック図、（ｂ）はPCI Expressのアーキテクチャを示すブロック図である。 PCI Expressの階層構造を示すブロック図である。 トランザクションレイヤパケットのフォーマット例を示す説明図である。 PCI Expressのコンフィグレーション空間を示す説明図である。 仮想チャネルの概念を説明するための模式図である。 データリンクレイヤパケットのフォーマット例を示す説明図である。 ｘ４リンクでのバイトストライピング例を示す模式図である。 アクティブステート電源管理の制御例を示すタイムチャートである。 本発明の一実施の形態の画像システムの構成例を示す概略ブロック図である。 その稼動状態／非稼動状態例を示す概略ブロック図である。 本発明の別の実施の形態の画像システムの構成例を示す概略ブロック図である。

符号の説明

１ スキャナ
２ プリンタ
３ スイッチ
４ 高速シリアルインタフェース
５，６ 画像処理ユニット
１１，１２，１３ 画像処理ユニット

Claims (9)

1. 木構造によるデータ通信網としてポイントツーポイントで送受信独立の通信チャネルが確立されるPCI Express規格の高速シリアルインタフェースシステムを用いる画像システムであって、
   前記木構造におけるエンドポイントに位置するデバイスとして、少なくとも、複数の独立した画像処理ユニットがPCI Express規格の高速シリアルインタフェースにより接続されている、画像システム。
2. 前記木構造におけるエンドポイントに位置する他のデバイスとして、画像データを取り込むスキャナと画像データに基づき印刷出力するプリンタとの一方又は両方がPCI Express規格の高速シリアルインタフェースにより接続されている、請求項１記載の画像システム。
3. 前記複数の画像処理ユニット、スキャナ及びプリンタは、PCI Express規格のスイッチに対するエンドポイントとしてPCI Express規格の高速シリアルインタフェースにより接続されている、請求項１又は２記載の画像システム。
4. 前記複数の画像処理ユニットは、標準的で同一の画像処理機能を有する画像処理ユニットである、請求項１ないし３の何れか一記載の画像システム。
5. 前記複数の画像処理ユニットを、画像処理内容に応じて、並列的又は選択的に稼動させる、請求項４記載の画像システム。
6. 前記画像処理内容が、相対的に広幅用紙を対象とする場合には、前記複数の画像処理ユニットを並列的に稼動させる、請求項５記載の画像システム。
7. 前記画像処理内容が、相対的に画像密度が高解像度の場合には、前記複数の画像処理ユニットを並列的に稼動させる、請求項５記載の画像システム。
8. 前記複数の画像処理ユニットを、主走査方向で分割した各々の割り当て分の画像データについて、並列的に稼動させる、請求項６又は７記載の画像システム。
9. 前記複数の画像処理ユニットは、各々異なる画像処理機能が割付けられた画像処理ユニットであり、対象となる画像データをこれらの画像処理ユニットを用いてPCI Express規格の高速シリアルインタフェースシステムによりパイプライン状に処理させる、請求項１ないし３の何れか一記載の画像システム。
   

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