JP2016224700A - 情報処理装置及びデータ転送方法 - Google Patents

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Abstract

【課題】 複数のチップを用いて、コストを低く抑えつつ、処理速度を向上させた情報処理装置、処理チップ、及びデータ転送方法を提供する。【解決手段】 画像処理チップ１２０は、データと該データに付随する第１アドレス情報をコントローラチップ１１０から受信する第１の内部通信部１２２と、アドレス変換情報に基づいて、第１の内部通信部１２２によりコントローラチップ１１０から受信したデータに付随する第１アドレス情報を第２アドレス情報に変換して内部バス１２８に出力するアドレス変換手段と、を備える。アドレス変換手段は、第１アドレス情報がアドレス変換情報により自チップ用として設定されているアドレス領域に対応するものである場合、第１アドレス情報を自チップ内のアドレス先に変換して第２アドレス情報とする。【選択図】 図１

Description

本発明は、マルチチップを有する情報処理装置及びデータ転送方法に関する。
近年、データ処理の高速化・複雑化に対応するために、ＣＰＵの高性能化や電気回路の大規模化が進んでいる。電気回路を大規模化する方法としては、半導体プロセスの微細化による高集積化により１つのチップに搭載可能な回路を増やす方法や、複数チップに回路を分割して構成する方法が知られている。
複数チップに回路を分割し、並列に処理を行うことで処理速度を向上させる場合は、チップ間でデータ転送を高速に転送することが求められる。そこで、高速シリアルインターフェース規格であるＰＣＩ Ｅｘｐｒｅｓｓインターフェースを用いて、複数の画像処理ユニットを接続し、画像処理の並列化を実現する方法が提案されている（特許文献１）。
特開２００５−３２３１５９公報
しかしながら、特許文献１では、ポイント・ツー・ポイントで接続のＰＣＩ Ｅｘｐｒｅｓｓインターフェースに、複数の画像処理ユニットを接続するために、ＰＣＩ Ｅｘｐｒｅｓｓスイッチを追加する必要があり、コストがかかるという課題があった。
本発明は、上述した事情に鑑み、コストを低く抑えつつ、処理速度を向上させることを課題とする。
上記の課題を解決するための本発明の情報処理装置は、少なくとも直列に接続された第１チップ、第２チップ、及び第３チップを有し、前記第２チップは、データと該データに付随する第１アドレス情報を前記第１チップから受信する受信手段と、設定されたアドレス変換情報に基づいて、前記受信手段により前記第１チップから受信したデータに付随する第１アドレス情報を第２アドレス情報に変換して、前記受信したデータと共に内部バスに出力するアドレス変換手段と、前記内部バスを介して受信した前記データと前記第２アドレス情報とを前記第３チップに送信する送信手段と、を備え、前記アドレス変換手段は、前記第１アドレス情報が前記アドレス変換情報により自チップ用として設定されているアドレス領域に対応するものである場合、前記第１アドレス情報を自チップ内のアドレス先に変換して第２アドレス情報とする。
本発明によれば、複数のチップを用いて、コストを低く抑えつつ、処理速度を向上させることができるという効果を奏する。
実施形態１に係る画像処理装置の構成例を示すブロック図である。 実施形態１に係る内部通信部の構成例を示すブロック図である。 実施形態１に係るメモリ空間のマッピングを示した図である。 実施形態１に係るアドレス変換方法を示した図である。 実施形態１に係るアドレス変換のフローを示した図である。 実施形態１に係るメモリ空間のマッピングを示した図である。 実施形態１に係る画像処理装置の起動時のフローを示した図である。
発明を実施するための最良の形態を実施形態により説明する。
（実施形態１）
本実施形態１では、情報処理装置の一例として画像処理装置を例に挙げて説明する。情報処理装置は、画像処理装置に限定されるものではなく、複数のチップを有し、チップ間でデータ転送を行うものであればよい。画像処理装置としては、プリンタ、スキャナ、プリント機能及びスキャン機能を有する複合プリンタ、複写機、プロッタ等が挙げられる。本実施形態では、画像処理装置において、コントローラチップから複数の画像処理チップへ、アドレス変換を行いながらデータ転送を行う方法を例に挙げて説明する。
図１は、本実施形態に係る画像処理装置の構成を示すブロック図である。
画像処理装置１００は、コントローラチップ１１０と、画像処理チップ１２０と、画像処理チップ１３０と、を有する。また、画像処理装置１００は、ホストインターフェース１９１を介してホストＰＣ１９０と接続可能である。なお、画像処理装置１００とホストＰＣ１９０は、ネットワークを介して接続されていてもよい。
ホストＰＣ１９０は、画像処理装置の外部装置であり、印刷データ等の各種データを、ホストインターフェース１９１を介して送信可能である。
画像処理装置１００は、ホストＰＣから印刷データを受信し、受信した印刷データに基づいて被記録媒体（用紙）に印刷をすることができる。
コントローラチップ１１０と画像処理チップ１２０は、内部インターフェース１８１により接続されている。また、画像処理チップ１２０と画像処理チップ１３０は、内部インターフェース１８２により接続されている。なお、本実施形態では、内部インターフェース１８１及び内部インターフェース１８２は、ポイント・ツー・ポイント接続のＰＣＩ Ｅｘｐｒｅｓｓとする。図１に示すように、画像処理装置１００は、コントローラチップ１１０と、画像処理チップ１２０と、画像処理チップ１３０と、が直列に接続されている。
コントローラチップ１１０は、ＣＰＵ１１１と、ホスト通信部１１２と、内部通信部１１３と、ＲＡＭコントローラ部１１４と、ＲＯＭコントローラ部１１６と、端子制御部１１９と、を有し、これらはチップ内部の基幹バス１１８により接続されている。
ＣＰＵ１１１は、ＲＯＭ１１７に格納されたプログラムに従ってコントローラチップ１１０の制御を行う。
ホスト通信部１１２は、ホストインターフェース１９１を介してホストＰＣと通信を行う。例えば、ホストＰＣ１９０から印刷データの送受信や、画像処理装置１００の制御の指示を受信する。内部通信部１１３は、内部インターフェース１８１を介して、画像処理チップ１２０とのデータ送受信や制御のための通信を行う。
ＲＡＭコントローラ部１１４は、コントローラチップ１１０外に設けられたＲＡＭ１１５とシステムバスを介して接続されており、ＲＡＭ１１５への読み書きを制御する。ＲＡＭ１１５は、処理中の画像データ等の一時的なデータを格納する記憶手段である。本実施形態では、ＲＡＭ１１５は、ＤＲＡＭである。
ＲＯＭコントローラ部１１６は、コントローラチップ１１０外に設けられたＲＯＭ１１７とシステムバスを介して接続されており、ＲＯＭ１１７からの読み出しを制御する。ＲＯＭ１１７は、ＣＰＵ１１１が実行するプログラム、及び後述する画像処理チップ１２０のＣＰＵ１２１や画像処理チップ１３０のＣＰＵ１３１が実行するプログラムが格納されている。
基幹バス１１８は、コントローラチップ１１０の内部バスであり、コントローラチップ１１０内の各構成要素に対してデータを転送することを可能とする。
端子制御部１１９は、後述する画像処理チップ１２０のＣＰＵ１２１と、画像処理チップ１３０のＣＰＵ１３１のリセットを制御する。
また、ホスト通信部１１２と、内部通信部１１３と、ＲＡＭコントローラ部１１４と、ＲＯＭコントローラ部１１６、端子制御部１１９、内部通信部１１３は、それぞれに予めアドレスが割り当てられている。そして、割り当てられたアドレスに基づいて、転送されたデータが自身に対するものか否かを識別する識別部を有している。例えば、ＣＰＵ１１１が所定のアドレスへのデータの書き込み転送要求を基幹バス１１８に発行した場合、いずれかが自分への転送と識別し、書き込み転送要求のアドレスと、アドレスと対応するデータを取得する。
画像処理チップ１２０は、ＣＰＵ１２１と、第１の通信部１２２と、第２の通信部１２３と、ＲＡＭコントローラ部１２４と、印刷制御部１２６と、リセット制御部１２９と、を有し、これらは基幹バス１２８により接続されている。
ＣＰＵ１２１は、プログラムに従って画像処理チップ１２０の制御を行う。
第１の内部通信部１２２は、内部インターフェース１８１を介して、コントローラチップ１１０との通信を行う。第２の内部通信部１２３は、内部インターフェース１８２を介して、画像処理チップ１３０との通信を行う。
ＲＡＭコントローラ部１２４は、画像処理チップ１２０外に設けられたＲＡＭ１２５とシステムバスを介して接続されており、ＲＡＭ１２５の読み書きを制御する。ＲＡＭ１２５は、処理中の画像データ等の一時的なデータを格納する記憶手段である。
印刷制御部１２６は、印刷部１２７の制御を行う。印刷部１２７は、印刷データに基づいて、紙等のメディアにインクやトナー等を付着させることにより印刷物を生成する。
基幹バス１２８は、画像処理チップ１２０の内部バスであり、画像処理チップ１２０内の各構成要素に対してデータを転送することを可能とする。
画像処理チップ１３０は、ＣＰＵ１３１と、第１の通信部１３２と、第２の通信部１３３と、ＲＡＭコントローラ部１３４と、印刷制御部１３６と、リセット制御部１３９と、を有し、これらは基幹バス１３８により接続されている。
ＣＰＵ１３１は、プログラムに従って画像処理チップ１３０の制御を行う。
第１の内部通信部１３２は、内部インターフェース１８２を介して、画像処理チップ１２０との通信を行う。
ＲＡＭコントローラ部１３４は、画像処理チップ１３０外に設けられたＲＡＭ１３５とシステムバスを介して接続されており、ＲＡＭ１３５の読み書きを制御する。ＲＡＭ１３５は、処理中の画像データ等の一時的なデータを格納する記憶手段である。
印刷制御部１３６は、印刷部１３７の制御を行う。印刷部１３７は、印刷データに基づいて、紙等のメディアにインクやトナー等を付着させることにより印刷物を生成する。
なお、画像処理チップ１３０の第２の内部通信部１３３には、接続チップが存在しない点が画像処理チップ１２０と異なる。
基幹バス１３８は、画像処理チップ１２０の内部バスであり、画像処理チップ１２０内の各構成要素に対してデータを転送することを可能とする。
なお、本実施形態では、コントローラチップ１１０と、画像処理チップ（１２０、１３０）を異なる構成として記載したが、直列に接続されるチップは、全て同じ構成からなるものとしてもよい。この場合は、例えば、コントローラチップ１１０と画像処理チップ（１２０、１３０）が備える機能を包含したチップを用いればよい。
ここで、本実施形態に係る画像処理装置は、プリンタであり、印刷部１２７と印刷部１３７はそれぞれがプリントヘッドの一部を構成するものである。印刷部１２７と印刷部１３７は、データに基づいて互いに異なる処理をしており、例えば、異なる色に対する処理をしているものとしてもよいし、同じ色の画像において異なる領域に対する処理をしているものとしてもよい、これらに限定されるものではない。このように、本実施形態では、画像処理チップ１２０と画像処理チップ１３０は、それぞれ異なる画像処理をするチップである。図２は、実施形態１に係る各チップの内部通信部の構成例を示すブロック図である。
図２（ａ）を用いて、コントローラチップ１１０の内部通信部１１３の構成及び画像処理チップ１２０の第１の内部通信部１２２の構成を説明する。
コントローラチップ１１０の内部通信部１１３は、基幹バス通信部２１１と、伝送部２１２と、受信用アドレス変換部２１３と、内部通信レジスタ部２１４とを有する。内部通信レジスタ部２１４の内部には、変換元開始アドレス・レジスタ２１５と、変換元終了アドレス・レジスタ２１６と、変換先開始アドレス・レジスタ２１７とを有する。
画像処理チップ１２０の第１の内部通信部１２２の構成は、コントローラチップ１１０の内部通信部１１３の構成と同等である。具体的には、内部通信部１２２は、基幹バス通信部２２１と、伝送部２２２と、受信用アドレス変換部２２３と、内部通信レジスタ部２２４とを有する。内部通信レジスタ部２２４の内部には、変換元開始アドレス・レジスタ２２５と、変換元終了アドレス・レジスタ２２６と、変換先開始アドレス・レジスタ２２７とを有する。
そして、内部通信部１１３の伝送部２１２と第１の内部通信部１２２の伝送部２２２とが、インターフェース１８１を介して接続されている。
ここで、コントローラチップ１１０から画像処理チップ１２０へのデータ転送について説明する。基幹バス通信部２１１は、コントローラチップ１１０の基幹バス１１８から取得したデータを伝送部２１２に対して転送する。このとき、基幹バス１１８から取得したデータは、アドレス情報を伴っており（アドレス情報が付随しており）、アドレス情報とデータはそのまま伝送部２３２へ伝達される。そして、データとアドレス情報は、インターフェース１８１を介して伝送部２１２から画像処理チップ１２０の伝送部２２２へ伝達され、伝送部２２２から受信用アドレス変換部２２３にアドレス情報が伝達される。
受信用アドレス変換部２２３は、伝達されたアドレス情報の特定の領域を別のアドレス領域へ変換する動作を行う。受信用アドレス変換部２２３では、内部通信レジスタ部２２４にある変換元開始アドレス・レジスタ２２５のアドレス設定と、変換元終了アドレス・レジスタ２２６のアドレス設定を用いて、入力されたアドレスが、変換すべき領域かを判定する。変換すべき領域であった場合には、変換先開始アドレス・レジスタ２２７の設定値に従って、変換すべき領域のアドレス情報を別のアドレス情報に変換する。詳細は後述するが、このように各チップは、レジスタを複数有することで、複数のアドレス空間を変換することが可能となる。なお、内部通信レジスタ部２２４にある各レジスタには、インターフェース１８１および基幹バス１２８のいずれからもアクセス可能である。
受信用アドレス変換部２２３は、アドレス情報を変換すると、変換済みのアドレス情報とデータを出力し、基幹バス通信部２２１へデータを転送する。基幹バス通信部２２１は、変換済みのアドレス情報とデータを基幹バス１２８を介して次のチップへ転送する。
上述した構成とすることにより、コントローラチップ１１０から伝送されたデータは、画像処理チップ１２０の所望のアドレス領域へ転送することができる。なお、コントローラチップ１１０の受信用アドレス変換部２１３および内部通信レジスタ部２１４はそれぞれ、画像処理チップ１２０の第１の内部通信部１２２の受信用アドレス変換部２２３および内部通信レジスタ部２２４と同一である。
図２（ｂ）を用いて、画像処理チップ１２０の第２の内部通信部１２３の構成及び画像処理チップ１３０の第１の内部通信部１３２の構成を説明する。
画像処理チップ１２０の第２の内部通信部１２３は、基幹バス通信部２３１と、伝送部２３２と、受信用アドレス変換部２３３と、内部通信レジスタ部２３４とを有する。内部通信レジスタ部２３４の内部には、変換元開始アドレス・レジスタ２３５と、変換元終了アドレス・レジスタ２３６と、変換先開始アドレス・レジスタ２３７とを有する。
画像処理チップ１３０の第１の内部通信部１３２の構成は、画像処理チップ１２０の第１の内部通信部１２２の構成と同等である。具体的には、内部通信部１３２は、基幹バス通信部２４１と、伝送部２４２と、受信用アドレス変換部２４３と、内部通信レジスタ部２４４とを有する。内部通信レジスタ部２４４の内部には、変換元開始アドレス・レジスタ２４５と、変換元終了アドレス・レジスタ２４６と、変換先開始アドレス・レジスタ２４７とを有する。
そして、第２の内部通信部１２３の伝送部２３２と第１の内部通信部１３２の伝送部２４２とが、インターフェース１８２を介して接続されている。
さらに、画像処理チップ１２０の第２の内部通信部１２３は、上で説明したコントローラチップ１１０と第２の内部通信部１１３と同一の構成である。また、画像処理チップ１３０の第１の内部通信部１３２は、上述の画像処理チップ１２０の第１の内部通信部１２２と同一である。
図３〜図５を用いて、実施形態１のメモリ空間のマッピング、アドレス変換方法について説明する。
図３は、実施形態１における、メモリ空間のマッピングを表した図である。図３の各チップ（１１０，１２０，１３０）のメモリ空間は、各チップの基幹バス（１１８、１２８、１３８）におけるアドレスマップを示している。
コントローラチップ１１０の基幹バス１１８のメモリ空間のうち、０ｘ８０００＿００００から０ｘ８Ｃ００＿００００の領域が、内部通信部１１３に予め割当てられている。また、コントローラチップ１１０の基幹バス１１８のメモリ空間のうち０ｘ９０００＿００００から０ｘ９０ＦＦ＿ＦＦＦＦの領域がコントローラチップ１１０の内部回路用レジスタに予め割当てられている。なお、内部回路とは、ホスト通信部１１２、内部通信部１１３、ＲＡＭコントローラ部１１４、ＲＯＭコントローラ部１１６、及び端子制御部１１９である。０ｘＦ０００＿００００から０ｘＦＦＦＦ＿ＦＦＦＦの領域がＲＯＭコントローラ部１１６に予め割当てられている。ここで、コントローラチップ１１０のＰＣＩ Ｅｘｐｒｅｓｓのメモリ空間は、詳細は後述するが、画像処理チップ１２０及び画像処理チップ１３０用に割当てられている。
画像処理チップ１２０の基幹バス１２８のメモリ空間のうち、０ｘ８０００＿００００から０ｘ８Ｃ００＿００００の領域が、第２の内部通信部１２３に予め割当てられている。また、画像処理チップ１２０の基幹バス１２８のメモリ空間のうち０ｘ９０００＿００００から０ｘ９０ＦＦ＿ＦＦＦＦの領域が画像処理チップ１２０の内部回路用レジスタに予め割当てられている。そして、０ｘ００００＿００００から０ｘ３ＦＦＦ＿ＦＦＦＦの領域がＲＡＭコントローラ部１２４に予め割当てられている。
画像処理チップ１３０の基幹バス１３８のメモリ空間のうち、０ｘ８０００＿００００から０ｘ８Ｃ００＿００００の領域が、第２の内部通信部１３３に予め割当てられている。また、画像処理チップ１３０の基幹バス１３８のメモリ空間のうち０ｘ９０００＿００００から０ｘ９０ＦＦ＿ＦＦＦＦの領域が画像処理チップ１３０の内部回路用レジスタに予め割当てられている。そして、０ｘ００００＿００００からの０ｘ３ＦＦＦ＿ＦＦＦＦ領域がＲＡＭコントローラ部１３４に予め割当てられている。
上述した構成からなる各チップは、転送先に応じて、所定のメモリ空間に対してアクセスし、所定のデータを転送する。そして、各チップは、データを受信すると、第１の内部通信部（１２２，１３２）において、アドレス情報から自身用の空間に対する転送なのか、自身以降のチップ用の空間に対する転送なのかを判定する。具体的には、アドレス情報と、チップの内部通信レジスタ部に予め設定された変換情報に基づいて、アドレス情報の変換（書き換え）を行う。
コントローラチップ１１０の基幹バス１１８のメモリ空間のうち、０ｘＦ０００＿００００から０ｘＦＦＦＦ＿ＦＦＦＦの領域が、ＲＯＭ１１７へのアクセスと識別される。例えば、ＣＰＵ１１１が０ｘＦ０００＿００００へデータの読み込み転送要求を基幹バス１１８に発行した場合、ＲＯＭコントローラ部１１６は自分への転送と識別し、読み込み転送要求のアドレスを取得し、ＲＯＭ１１７からデータの読み込みをする。
コントローラチップ１１０の基幹バス１１８のメモリ空間のうち、０ｘ８０００＿００００から０ｘ８Ｃ００＿００００の領域が、内部通信部１１３へのアクセスと識別される。例えば、ＣＰＵ１１１が０ｘ８４００＿００００へデータの書き込み転送要求を基幹バス１１８に発行した場合、内部通信部１１３は自分への転送と識別し、書き込み転送要求のアドレスと、アドレスと対応するデータを取得する。
取得したアドレスとデータは、内部通信部１１３内の基幹バス通信部２１１から伝送部２１２へ転送され、さらにインターフェース１８１を介して画像処理チップ１２０へ伝達される。ここでのアドレスは、０ｘ８４００＿００００であり、基幹バス１１８と同じである。このアドレスとデータは、画像処理チップ１２０の第１の内部通信部１２２の伝送部２２２から受信用アドレス変換部２２３へ転送される。
受信用アドレス変換部２２３は、内部通信レジスタ部２２４に格納されたレジスタ設定に基づいて、転送されてきたアドレスを変換する。そして、転送されてきたデータを、変換したアドレスと共に受信用アドレス変換部２２３から基幹バス通信部２２１へ転送する。基幹バス通信部２２１から基幹バス１２８へ書き込み転送要求が発行され、コントローラチップ１１０から画像処理チップ１２０への転送が完了する。図４は、実施形態１に係る受信用アドレス変換部におけるアドレス変換方法を示している。ここでは、画像処理チップ１２０の第１の内部通信部１２２における内部通信レジスタ部２２４のレジスタ構成と、受信用アドレス変換部２２３におけるアドレス変換方法について説明する。
図４（ａ）は、０ｘ８０００＿００００から０ｘ８０ＦＦ＿ＦＦＦＦの１６ＭＢの空間のアドレス変換の設定の例を示している。変換元開始アドレス・レジスタ２２５には、変換元の開始アドレス０ｘ８０００＿００００が設定され、変換元終了アドレス・レジスタ２２６には、変換元の終了アドレス０ｘ８０ＦＦ＿ＦＦＦＦが設定されている。また、変換先アドレス・レジスタ２２７には、変換先の開始アドレス０ｘ９０００＿００００が設定されている。これらの設定により、０ｘ８０００＿００００から０ｘ８０ＦＦ＿ＦＦＦＦの１６ＭＢの空間は、０ｘ９０００＿００００から０ｘ９０ＦＦ＿ＦＦＦＦへ変換される。なお、画像処理チップ１２０のレジスタに対する変換先のアドレスの設定は、ＣＰＵ１１１もしくはＣＰＵ１２１が転送データに対する処理内容に応じて設定する。図５のフローチャートは、受信用アドレス変換部２２３が実行するアドレスを変換するフローを示している。
ステップＳ５０１では、入力されたアドレスを取得する。
ステップＳ５０２では、Ｓ５０１で取得されたアドレスが、内部通信レジスタ部２２４に設定されたアドレス変換領域に該当するか判定する。下記条件を満たしている場合、変換領域に該当すると判定する。
（変換元開始アドレス）≦（取得したアドレス）≦（変換元終了アドレス）
変換領域に該当していると判定した場合は（Ｓ５０２でＹｅｓ）、アドレスの変換を行う（Ｓ５０３）。アドレスの変換方法は、下記式の通りである。
（取得したアドレス）−（変換元開始アドレス）＋（変換先開始アドレス）
Ｓ５０２で変換領域に該当していないと判定した場合は（Ｓ５０２でＮｏ）、Ｓ５０４へ進み、取得したアドレスに対して変換すること無く処理を終了させる。
図４（ｂ）は、０ｘ８１００＿００００から０ｘ８１ＦＦ＿ＦＦＦＦの１６ＭＢの空間のアドレス変換の設定の例を示している。変換元開始アドレス・レジスタ２２５には、変換元の開始アドレス０ｘ８１００＿００００が設定され、変換元終了アドレス・レジスタ２２６には、変換元の終了アドレス０ｘ８１ＦＦ＿ＦＦＦＦが設定されている。また、変換先アドレス・レジスタ２２７には、変換先の開始アドレス０ｘ８１００＿００００が設定されている。これらの設定により、０ｘ８１００＿００００から０ｘ８１ＦＦ＿ＦＦＦＦの１６ＭＢの空間は、事実上変換がされない。
図４（ｃ）は、０ｘ８４００＿００００から０ｘ８７ＦＦ＿ＦＦＦＦの６４ＭＢの空間のアドレス変換の設定の例を示している。変換元開始アドレス・レジスタ２２５には、変換元の開始アドレス０ｘ８４００＿００００が設定され、変換元終了アドレス・レジスタ２２６には、変換元の終了アドレス０ｘ８７ＦＦ＿ＦＦＦＦが設定されている。また、変換先アドレス・レジスタ２２７には、変換先の開始アドレス０ｘ００００＿００００が設定されている。これらの設定により、０ｘ８４００＿００００から０ｘ８７ＦＦ＿ＦＦＦＦの６４ＭＢの空間は、０ｘ００００＿００００から０ｘ８１ＦＦ＿ＦＦＦＦへ変換される。
図４（ｄ）は、０ｘ８８００＿００００から０ｘ８ＢＦＦ＿ＦＦＦＦの６４ＭＢの空間のアドレス変換の設定の例を示している。変換元開始アドレス・レジスタ２２５には、変換元の開始アドレス０ｘ８８００＿００００が設定され、変換元終了アドレス・レジスタ２２６には、変換元の終了アドレス０ｘ８ＢＦＦ＿ＦＦＦＦが設定されている。また、変換先アドレス・レジスタ２２７には、変換先の開始アドレス０ｘ８８００＿００００が設定されている。これらの設定により、０ｘ８８００＿００００から０ｘ８ＢＦＦ＿ＦＦＦＦの６４ＭＢの空間は、事実上変換がされない。
次に、画像処理チップ１３０の第１の内部通信部１３２における内部通信レジスタ部２４４のレジスタ構成と、受信用アドレス変換部２４３におけるアドレス変換方法について説明する。
図４（ａ’）は、０ｘ８１００＿００００から０ｘ８１ＦＦ＿ＦＦＦＦの１６ＭＢの空間のアドレス変換の設定の例を示している。変換元開始アドレス・レジスタ２４５には、変換元の開始アドレス０ｘ８１００＿００００が設定され、変換元終了アドレス・レジスタ２４６には、変換元の終了アドレス０ｘ８１ＦＦ＿ＦＦＦＦが設定されている。また、変換先アドレス・レジスタ２４７には、変換先の開始アドレス０ｘ９０００＿００００が設定されている。これらの設定により、０ｘ８１００＿００００から０ｘ８１ＦＦ＿ＦＦＦＦの１６ＭＢの空間は、０ｘ９０００＿００００から０ｘ９０ＦＦ＿ＦＦＦＦへ変換される。
図４（ｂ’）は、０ｘ８８００＿００００から０ｘ８ＢＦＦ＿ＦＦＦＦの６４ＭＢの空間のアドレス変換の設定の例を示している。変換元開始アドレス・レジスタ２４５には、変換元の開始アドレス０ｘ８８００＿００００が設定され、変換元終了アドレス・レジスタ２４６には、変換元の終了アドレス０ｘ８ＢＦＦ＿ＦＦＦＦが設定されている。また、変換先アドレス・レジスタ２４７には、変換先の開始アドレス０ｘ００００＿００００が設定されている。これらの設定により、０ｘ８８００＿００００から０ｘ８ＢＦＦ＿ＦＦＦＦの６４ＭＢの空間は、０ｘ００００＿００００から０ｘ９０ＦＦ＿ＦＦＦＦへ変換される。
上述したように、各チップの内部通信レジスタ部には、変換元開始アドレス・レジスタのアドレス情報、変換元終了アドレス・レジスタのアドレス情報、変換先開始アドレス・レジスタのアドレス情報のように、アドレス変換情報が保存されている。
図３及び図４を用いて、内部通信レジスタ部の設定によってアドレスが変換される様子を説明する。図４に示すように、画像処理チップ１２０の内部通信レジスタ部２２４には、基幹バス１２８のメモリ空間のうち４つの領域に対して、それぞれアドレス変換に関する情報が設定されている。なお、図４（ａ）の設定は図３の変換領域（ａ）に対応し、図４（ｂ）の設定は図３の変換領域（ｂ）に対応し、図４（ｃ）の設定は図３の変換領域（ｃ）に対応し、図４（ｄ）の設定は図３の変換領域（ｄ）に対応している。
まず、コントローラチップ１１０から画像処理チップ１２０へデータ転送する経路について説明する。上述した通り、図４（ａ）のアドレス変換の設定は、図３の変換領域（ａ）に対応している。コントローラチップ１１０のアドレス０ｘ８０００＿００１０へのデータ転送が発生すると、伝送部２１２は、アドレス情報と共にデータをインターフェース１８１を介して０ｘ８０００＿００１０への転送として画像処理チップ１２０へ転送する。画像処理チップで１２０では、受信用アドレス変換部２２３がアドレス０ｘ８０００＿００１０は変換領域であると判定し、０ｘ９０００＿００１０に変換する。これにより、コントローラチップ１１０から画像処理チップ１２０のアドレス０ｘ９０００＿００１０へデータが転送される。
また、図４（ｃ）のアドレス変換の設定は、図３の変換領域（ｃ）に対応している。コントローラチップ１１０のアドレス０ｘ８４００＿００１０へのデータ転送が発生すると、伝送部２１２は、アドレス情報と共にデータをインターフェース１８１を介して０ｘ８０００＿００１０への転送として画像処理チップ１２０へ転送する。画像処理チップで１２０では、受信用アドレス変換部２２３がアドレス０ｘ８４００＿００１０は変換領域であると判定し、０ｘ００００＿００１０に変換する。すなわち、アドレス０ｘ８４００＿００１０は、内部通信レジスタ部２２４において自チップ用（画像処理チップ１２０用）として設定されているアドレス領域に対応しており、自チップ内のアドレス先０ｘ００００＿００１０に変換する。そして、基幹バス通信部２２１、基幹バス１２８を介して、ＲＡＭコントローラ部１２４へ転送される。そして、ＲＡＭコントローラ部１２４は、そのデータをＲＡＭ１２５に保存する。ＲＡＭ１２５に保存されたデータは、ＲＡＭコントローラ部１２４を介して読み出され、画像処理チップ１２０の印刷制御部１２６等により所定の処理が実行されて、印刷部１２７へ送信される。すなわち、０ｘ００００＿００１０に変換されて、基幹バス通信部２２１を介して基幹バス１２８に転送されたアドレス情報は、ＲＡＭコントローラ部１２４が自身に対応するものであることを識別する。
次に、コントローラチップ１１０から画像処理チップ１２０を介して画像処理チップ１３０へ転送する経路について説明する。
ここで、図４に示すように、画像処理チップ１３０の内部通信レジスタ部２４４には、基幹バス１３８のメモリ空間のうち２つの領域に対して、それぞれアドレス変換に関する情報が設定されている。この設定は、画像処理チップ１２０から受信したデータ転送のアドレスを画像処理チップ１３０の受信用アドレス変換部２４３でアドレス変換する際に使用される。図４（ａ’）の設定は図３の変換領域（ａ’）に対応し、図４（ｂ’）の設定は図３の変換領域（ｂ’）に対応している。ここでは、変換領域（ｂ）及び変換領域（ａ’）を用いたデータ転送経路について説明する。コントローラチップ１１０のアドレス０ｘ８１００＿００２０へのデータ転送が発生すると、伝送部２１２は、アドレス情報と共にデータをインターフェース１８１を介して０ｘ８１００＿００２０への転送として画像処理チップ１２０へ転送する。
画像処理チップ１２０では、受信用アドレス変換部２２３がアドレス０ｘ８１００＿００２０は変換領域と判定し、０ｘ８１００＿００２０に変換する。０ｘ８１００＿００２０へ転送されたデータは、基幹バス１２８、第２の内部通信部１２３、及びインターフェース１８２を介して、画像処理チップ１３０へ到達する。
画像処理チップで１３０では、受信用アドレス変換部２４３がアドレス０ｘ８１００＿００２０は変換領域と判定し、０ｘ９１００＿００２０に変換する。０ｘ９１００＿００２０へ転送されたデータは、基幹バス１３８を介して画像処理チップ１３０のアドレス０ｘ９１００＿００２０へ転送される。上述した経路をたどることで、コントローラチップ１１０から画像処理チップ１３０のアドレス０ｘ９０００＿００２０へデータを転送することができる。
同様に、図３で示しているコントローラチップ１１０から画像処理チップ１３０のアドレス０ｘ００００＿００００への転送も画像処理チップ１２０の変換領域（ｄ）と画像処理チップ１３０の変換領域（ｂ’）を介して実施することが可能となる。そして、０ｘ００００＿００００へ転送されたデータは、基幹バス１３８を介して、ＲＡＭコントローラ部１３４へ転送される。ＲＡＭコントローラ部１３４は、そのデータをＲＡＭ１３５に保存する。ＲＡＭ１３５に保存されたデータは、ＲＡＭコントローラ部１３４を介して読み出され、画像処理チップ１３０の印刷制御部１３６等により所定の処理が実行されて、印刷部１３７へ送信される。
本実施形態では、複数チップを直列接続したマルチチップ構成において、複数のアドレス変換を組み合わせることにより、チップを中継したチップ間のデータ転送と、隣接したチップ間のデータ転送を効率的に行うことができる。
より具体的には、複数のチップを直列に接続した場合であっても、アドレス変換を行うことにより、スイッチ等を使用したり、ファームを介在させることなく、所望のチップにデータを転送することができる。次のチップである画像処理チップ１３０に転送するデータは、画像処理チップ１２０に対応するＲＡＭ１２５に保存させることなく、画像処理チップ１３０に転送させることができる。
ここで、図６を用いて、本実施形態に係る画像処理装置において、変換先アドレスを動的に変更する場合について説明する。
ここでは、内部通信レジスタ部に設定する変換先のアドレスを、データを転送した後に変更する。
まず、コントローラチップ１１０から画像処理チップ１２０へのデータ転送を行う場合について説明する。コントローラチップ１１０の０ｘ８４００＿００００から０ｘ８７ＦＦ＿ＦＦＦＦのアドレス空間に割り当てられたデータを画像処理チップ１２０の０ｘ００００＿００００に転送するために、変換領域（ｃ）の変換先アドレスを変換領域（ｃ’）にする。この設定は、図４の画像処理チップ１２０（ｃ）と同様であるため、説明を省略する。この設定でコントローラチップ１１０の０ｘ８４００＿００００から０ｘ８７ＦＦ＿ＦＦＦＦのアドレス空間に割り当てられた第１のデータを、画像処理チップ１２０のアドレス０ｘ００００＿００００から０ｘ０３ＦＦ＿ＦＦＦＦの空間に転送することができる。
このように第１のデータを転送した後に、変換領域（ｃ）の変換先アドレスを変換領域（ｃ’’）の設定値に変更する。変換先アドレスを０ｘ００００＿００００から０ｘ０４００＿００００に変更する。そして、変換先アドレスを変更した後に、コントローラチップ１１０の０ｘ８４００＿００００から０ｘ８７ＦＦ＿ＦＦＦＦのアドレス空間に割り当てられた第２のデータを転送する。これにより、この設定でコントローラチップ１１０の０ｘ８４００＿００００から０ｘ８７ＦＦ＿ＦＦＦＦのアドレス空間に割り当てられた第２のデータを、画像処理チップ１２０の０ｘ０４００＿００００から６４ＭＢの空間に転送することができる。
次に、コントローラチップ１１０から画像処理チップ１３０へのデータ転送を行う場合について説明する。
まず、コントローラチップ１１０の０ｘ８８００＿００００から０ｘ８ＢＦＦ＿ＦＦＦＦのアドレス空間に割り当てられたデータを、画像処理チップ１２０を介して、画像処理チップ１３０に転送するための設定を行う。画像処理チップ１２０の変換領域（ｄ）の設定をそのままとし、画像処理チップ１３０の変換領域（ｂ）の変換先アドレスを変換領域（ｂ’）にする。この設定は、図４の画像処理チップ１２０（ｄ）及び画像処理チップ（ｂ‘）と同様であるため、説明を省略する。この設定でコントローラチップ１１０の０ｘ８８００＿００００から０ｘ８ＢＦＦ＿ＦＦＦＦのアドレス空間に割り当てられた第１のデータを、画像処理チップ１３０のアドレス０ｘ００００＿００００から６４ＭＢの空間に転送することができる。
このように第１のデータを転送した後に、ＣＰＵ１１１もしくはＣＰＵ１２１がデータに基づいて、変換領域（ｂ’）の設定を変換領域（ｂ’’）の設定値に変更する。具体的には、変換先アドレスを０ｘ００００＿００００から０ｘ０４００＿００００に変更する。そして、変換先アドレスを変更した後に、コントローラチップ１１０の０ｘ８８００＿００００から０ｘ８ＢＦＦ＿ＦＦＦＦのアドレス空間に割り当てられた第２のデータを転送する。これにより、画像処理チップ１２０を介して画像処理チップ１３０の０ｘ０４００＿００００から６４ＭＢの空間に第２のデータを転送することができる。
上述したように、内部通信レジスタ部のレジスタの変換先アドレスをデータを転送後に変更することにより、コントローラチップ１１０から画像処理チップ１３０への転送をアドレス空間６４ＭＢよりも大きい領域（合計１２８ＭＢ）への転送を行うことができる。同様に、コントローラチップ１１０から画像処理チップ１２０への転送も変換領域（ｃ’）の設定と変換領域（ｃ’’）の設定値を使用することで、アドレス空間６４ＭＢより大きい領域への転送を行うことができる。
すなわち、変換先アドレスを動的に変更することで、アドレス変換領域を超えたデータ量を、チップ間で転送を行うことができる。
図７を用いて、画像処理装置１００のシーケンスを説明する。
図７は、画像処理装置１００の起動シーケンスを示している。
コントローラチップ１１０、画像処理チップ１２０、画像処理チップ１３０の電源が投入されると、処理がスタートする。なお、コントローラチップ１１０、画像処理チップ１２０、画像処理チップ１３０の電源が投入されると、チップ間は通信状態となる。
Ｓ７０１では、コントローラチップ１１０の電源を投入後、コントローラチップ１１０の電源が安定した時点で、コントローラチップ１１０のリセット端子に接続されたリセット信号をＬｏｗレベルからＨｉｇｈレベルに変化させる。これにより、コントローラチップ１１０のリセットを解除する。
Ｓ７０２では、コントローラチップ１１０のリセットが解除されると、コントローラチップ１１０内のＣＰＵ１１１のリセットを解除する。
Ｓ７０３では、リセット解除されたＣＰＵ１１１は、起動プログラムをＲＯＭ１１７から読み出し、チップ内部の初期化を実行する。
Ｓ７０４では、内部通信部１１３の通信レジスタ２１８の設定を行う。また、Ｓ７０５では、内部通信部１１３のアドレス変換のためのレジスタ２１５〜２１７の設定を行う。この設定は、画像処理チップ１２０や画像処理チップ１３０からコントローラチップ１１０へデータを転送する場合に使用される。なお、画像処理チップ１２０や画像処理チップ１３０からコントローラチップ１１０へデータを転送する方法は、コントローラチップ１１０から画像処理チップ１２０および画像処理チップ１３０への転送と同様の方法により行うことができる。
Ｓ７０６では、ＣＰＵ１１１がコントローラチップ１１０の端子制御部１１９に対して、画像処理チップ１２０と画像処理チップ１３０のリセット端子に接続されたコントローラチップのポートを、ＬｏｗからＨｉｇｈに制御する。
Ｓ７２１、Ｓ７３１では、各チップ（画像処理チップ１２０、画像処理チップ１３０）のリセットを解除する。画像処理チップ１２０と画像処理チップ１３０のリセットが解除されると、それぞれの第１の内部通信部１２２、１３２は、インターフェース１８１、１８２にリンクするためのトレーニングを繰り返す状態になる。
Ｓ７０７では、コントローラチップ１１０のＣＰＵ１１１は、内部通信部１１３にインターフェース１８１のリンクを開始するように設定する。これにより、コントローラチップ１１０の内部通信部１１３と画像処理チップ１２０の第１の内部通信部１２２は、インターフェース１８１のＰＣＩＥｘｐｒｅｓｓのリンクアップ処理を開始する。
Ｓ７０８では、リンクアップ処理が完了するまで待機する。リンクアップが完了し、インターフェース１８１の通信ができる状態になったらＳ７１０へと移行する。
Ｓ７１０、Ｓ７２３では、コントローラチップ１１０のＣＰＵ１１１が、インターフェース１８１を経由して、画像処理チップ１２０の第１の内部通信部１２２のアドレス変換のためのレジスタ２２５〜２２７の設定を行う。ここでは、例えば、図４（ａ）の設定を使用する。
Ｓ７５０では、画像処理チップ１２０のＲＡＭの初期化を行う。初期化は、ＣＰＵ１１１から０ｘ８０００＿０１００のアドレスへ転送を発行することにより行う。その転送は、インターフェース１８１を経由して画像処理チップ１２０のアドレス変換部２２３でアドレス０ｘ９０００＿０１００へ変換され、画像処理チップ１２０のＲＡＭコントローラ部１２４のレジスタに書き込むことによって実施する。
Ｓ７５１では、Ｓ７５１で書き込まれた設定値に応じて、ＲＡＭコントローラ部１２４の初期化とＲＡＭ１２５の初期化を行う。これにより、ＲＡＭ１２５が使用可能な状態となる。
Ｓ７１１では画像処理チップ１２０用のプログラムデータを画像処理チップ１２０のアドレス０ｘ００００＿００００へ転送する。ＲＯＭ１１７に格納されたデータをコントローラチップ１１０から画像処理チップ１２０へアドレス０ｘ８４００＿００００を開始アドレスとして転送する。
Ｓ７２４では、図６に示した通り、アドレス変換によって画像処理チップ１２０のアドレス０ｘ００００＿００００以降に書き込まれる。アドレス０ｘ００００＿００００以降の空間は基幹バス１２８のＲＡＭコントローラ部１２４にマッピングされており、最終的にはＲＡＭ１２５へ書き込まれる。また、アドレス０ｘ００００＿００００は、画像処理チップ１２０のＣＰＵ１２１のブートベクタに相当する。
Ｓ７１２では、コントローラチップ１１０のＣＰＵ１１１が画像処理チップ１２０のＣＰＵのリセットを解除する。具体的には、ＣＰＵ１１１から０ｘ８０００＿００００のアドレスへ転送を発行する。その転送は、インターフェース１８１を経由して画像処理チップ１２０のアドレス変換部２２３で０ｘ９０００＿００００へ変換され、画像処理チップ１２０のリセット制御部１２９のレジスタに書き込まれる。リセット制御部１２９は書きこまれたデータに基づいてＣＰＵ１２１のリセットを解除する。
Ｓ７２６では、リセットが解除されたＣＰＵ１２１は、ＲＡＭ１２５に格納されたプログラムを読みだし、画像処理チップ１２０の初期化を行う。
ここまでの操作で、コントローラチップ１１０のＣＰＵ１１１と、画像処理チップ１２０のＣＰＵ１２１がプログラム動作できる状態になっている。
次に、画像処理チップ１３０を起動する。
コントローラチップ１１０の画像処理チップ１３０に対するＳ７１４からＳ７２０までの処理は、コントローラチップ１１０の画像処理チップ１２０に対する上述したＳ７０５からＳ７１２までの処理と同様であるため、説明を省略する。Ｓ７７０では、ＣＰＵ１１１が、画像処理チップ１２０のアドレス変換設定を変更する。具体的には、図６の（ｃ’）の設定から（ｃ’’）の設定に変更する。データ処理の内容に応じて予め定められた値に設定を変更することで、プログラム領域ではない領域にデータを転送することが可能となる。
Ｓ７７１では、画像処理チップ１３０のアドレス変換設定を変更する。具体的には、図６の（ｂ’）の設定から（ｂ’’）の設定に変更する。設定を変更することで、プログラム領域ではない領域にデータを転送することが可能となる。
本実施形態では、１つのＲＯＭで３つのチップの起動が行うことができる。また、プログラム転送用のアドレス変換設定から、データ転送用のアドレス変換設定に変更することで、チップ間の画像データ転送用領域も確保することができる。
（他の実施形態）
本発明は上述した実施形態に限定されるものではない。例えば、上述した実施形態では、３つのチップを接続した構成を示しているが、本構成に限られるものではない。すなわち、４個以上の構成であっても本発明の範囲に含まれる。
また、上述した実施形態では、アドレス変換部を受信側に設けるものとしたが、これ限定されず、例えば、送信用にアドレス変換部を設けてもよい。
上述した実施形態ではでは、コントローラチップから転送する場合について説明したが、これに限定されず、例えば、画像処理チップ１からメインチップに転送する場合にも適用することが可能である。また、画像処理チップ２から画像処理チップ１へ転送する場合や、画像処理チップ２からコントローラチップへの転送する場合にも適用可能である。
上述した実施形態では、２つの画像処理チップが同一チップで構成する例を示したが、これに限定されるものではない。すなわち、直列に接続する画像処理チップは、異なる構成からなるものであってもよい。
また、上述した実施形態では、コントローラチップと画像処理チップが異なる構成としたが、これに限定されず、同一の構成であってもよい。
上述した実施形態では、内部インターフェース１８１及び１８２は、ＰＣＩ Ｅｘｐｒｅｓｓインターフェースとしたが、これに限定されず、チップ間がピア・ツー・ピア接続されているものであればよい。
１００ 画像処理装置
１１０ コントローラチップ
１１１ ＣＰＵ
１１２ ホスト通信部
１１３ 内部通信部
１１４ ＲＡＭコントローラ部
１１５ ＲＡＭ
１１６ ＲＯＭコントローラ部
１１７ ＲＯＭ
１１８ 基幹バス
１１９ 端子制御部
１２０、１３０ 画像処理チップ
１２１、１３１ ＣＰＵ
１２２、１３２ 第１の内部通信部
１２３、１３３ 第２の内部通信部
１２４、１３４ ＲＡＭコントローラ部
１２５、１３５ ＲＡＭ
１２６、１３６ 印刷制御部
１２７、１３７ 印刷部
１２８、１３８ 基幹バス
１２９、１３９ リセット制御部
１８１、１８２ 内部インターフェース
１９０ ホストＰＣ
１９１ ホストインターフェース
２１１、２２１ 基幹バス通信部
２１２、２２２、２３２、２４２ 伝送部
２１３、２２３、２３３、２４３ アドレス変換部
２１４、２２４、２３４、２４４ 内部通信レジスタ部
２１５、２２５、２３５、２４５ 変換元開始アドレス・レジスタ
２１６、２２６、２３６、２４６ 変換元終了アドレス・レジスタ
２１７、２２７、２３７、２４７ 変換先開始アドレス・レジスタ

Claims (12)

  1. 少なくとも直列に接続された第１チップ、第２チップ、及び第３チップを有し、
    前記第２チップは、
    データと該データに付随する第１アドレス情報を前記第１チップから受信する受信手段と、
    設定されたアドレス変換情報に基づいて、前記受信手段により前記第１チップから受信したデータに付随する第１アドレス情報を第２アドレス情報に変換して、前記受信したデータと共に内部バスに出力するアドレス変換手段と、
    前記内部バスを介して受信した前記データと前記第２アドレス情報とを前記第３チップに送信する送信手段と、
    を備え、
    前記アドレス変換手段は、前記第１アドレス情報が前記アドレス変換情報により自チップ用として設定されているアドレス領域に対応するものである場合、前記第１アドレス情報を自チップ内のアドレス先に変換して第２アドレス情報とすることを特徴とする情報処理装置。
  2. 前記アドレス変換手段は、前記第３チップへ転送する場合、前記第１アドレス情報をそのまま前記第２アドレス情報として出力することを特徴とする請求項１に記載の情報処理装置。
  3. 前記第２チップは、アドレス先が自チップ内である第２アドレス情報を付随するデータを、前記内部バスを介して前記第２チップに対応するメモリに保存させる制御手段をさらに備えることを特徴とする請求項１又は２に記載の情報処理装置。
  4. 前記第２チップは、アドレス先が自チップ内である第２アドレス情報を付随するデータを、前記内部バスを介して前記第２チップのレジスタに記憶させることを特徴とする請求項１〜３のいずれか１項に記載の情報処理装置。
  5. 前記第２チップは、前記アドレス変換情報を設定する設定手段をさらに備えることを特徴とする請求項１〜３のいずれか１項に記載の情報処理装置。
  6. 前記設定手段は、一のデータの転送が完了した後に、前記アドレス変換情報を変更することが可能であることを特徴とする請求項５に記載の情報処理装置。
  7. 前記第１チップから受信するデータのアドレス領域と、前記第２チップにおける前記第３チップへの転送用のアドレス領域を同じ領域に設定されていることを特徴とする請求項１〜５のいずれか１項に記載の情報処理装置。
  8. 前記第２チップは、前記第１チップ及び前記第３チップとそれぞれピア・ツー・ピア接続されていることを特徴とする請求項１〜６のいずれか１項に記載の情報処理装置。
  9. 前記第１チップと前記第２チップの通信手段及び前記第２チップと前記第３チップの通信手段として、それぞれＰＣＩ Ｅｘｐｒｅｓｓを用いることを特徴とする請求項１〜８のいずれか１項に記載の情報処理装置。
  10. 前記第２チップにより処理されたデータを印刷する印刷部をさらに備えることを特徴とする請求項１〜９のいずれか１項に記載の情報処理装置。
  11. データと該データに付随する第１アドレス情報を隣接する第１チップから受信する受信手段と、
    設定されたアドレス変換情報に基づいて、前記受信手段により前記第１チップから受信したデータに付随する第１アドレス情報を第２アドレス情報に変換して、前記受信したデータと共に内部バスに出力するアドレス変換手段と、
    前記内部バスを介して受信した前記データと前記第２アドレス情報とを隣接する第２チップに送信する送信手段と、
    を備え、
    前記アドレス変換手段は、前記第１アドレス情報が前記アドレス変換情報により自チップ用として設定されているアドレス領域に対応するものである場合、前記第１アドレス情報を自チップ内のアドレス先に変換して第２アドレス情報とすることを特徴とする処理チップ。
  12. 少なくとも直列に接続された第１チップ、第２チップ、及び第３チップを有する情報処理装置の制御方法であって、
    前記第２チップにおいて、
    データと該データに付随する第１アドレス情報を前記第１チップから受信する受信工程と、
    設定されたアドレス変換情報に基づいて、前記受信工程において前記第１チップから受信したデータに付随する第１アドレス情報を第２アドレス情報に変換して、前記受信したデータと共に内部バスに出力するアドレス変換工程と、
    前記内部バスを介して受信した前記データと前記第２アドレス情報とを前記第３チップに送信する送信工程と、
    を備え、
    前記アドレス変換工程では、前記第１アドレス情報が前記アドレス変換情報により自チップ用として設定されているアドレス領域に対応するものである場合、前記第１アドレス情報を自チップ内のアドレス先に変換して第２アドレス情報とすることを特徴とするデータ転送方法。
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