JP6516489B2 - 情報処理装置 - Google Patents
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Description
[画像処理装置の構成]
図1は、第一の実施形態に係る画像処理装置100の構成例を示す図である。画像処理装置100は、ユーザが各種の操作を行うための操作部103、操作部103からの指示に従い画像情報を読み取るスキャナ部109、および、画像データを紙等の印刷媒体に印刷するプリンタ部107を有する。スキャナ部109は、スキャナ部109の全体動作を制御するCPU(不図示)や、原稿読取を行うための照明ランプや走査ミラー(不図示)を有する。プリンタ部107は、プリンタ部107の全体動作を制御するCPU(不図示)や、画像形成や定着を行うための感光体ドラムや定着器(不図示)を有する。
次に、図2を用いて、本実施形態における部分再構成に関する構成について説明する。CPU101、コンフィグコントローラ130、コンフィグレーション用ROM150、FPGA140、メモリコントローラ110、およびROM I/F112については、図1を用いて前述した通りである。
コピージョブでは、スキャナ部109で原稿が読みとられることによって生成された画像データに対し、PR0〜PR3のいずれかに構成された読取用画像処理機能302を備える回路により画像処理が行われ、RAM111の所定の領域にバッファする。RAM111にバッファされた画像データは、次に、PR0〜PR3のいずれかに構成されたプリント用画像処理機能303を備える回路によって画像処理が行われる。その後、画像処理が行われた画像データは、プリンタ部107へプリンタI/F106を介して転送される。
プリントジョブでは、ホストコンピュータ等からネットワークを介して送信されたPDLデータをネットワークI/F102を介して受信し、一時的にRAM111の所定の領域にバッファする。CPU101は、バッファされたPDL(Page Description Language)データを解析して描画コマンド群を生成し、RAM111の所定の領域にバッファする。バッファされた描画コマンド群は、PR0〜PR3のいずれかに構成されたRIP(Raster Image Processor)処理機能318を備える回路によってRIP処理が行われ、RAM111の所定の領域に画像データが描画される。描画された画像データは、PR0〜PR3のいずれかに構成されたプリント用画像処理機能303を有する回路により画像処理が行われ、その後、プリンタ部107へプリンタI/F106を介して転送される。
FAXジョブでは、FAX I/F115を介して外部公衆回線網から送信されたFAXデータを受信し、RAM111の所定領域にバッファする。受信されたFAXデータからは、そのヘッダ情報を元にJBIG(Joint Bi−level Image Experts Group)の圧縮データが抽出される。そして、圧縮データに対し、PR0〜PR3のいずれかに構成されたJBIG伸長処理機能322を備える回路によりJBIG伸長処理が行われる。その後、復元されたFAX画像データは、RAM111の所定領域にバッファされる。バッファされたFAX画像データは、PR0〜PR3のいずれかに構成されたFAX用画像処理機能306を備える回路によりFAX用画像処理が行われ、HDD117の所定領域に格納される。FAX用画像処理機能306は、スムージング処理、ファクシミリ規格の解像度から画像処理装置100の印刷解像度へ解像度変換を行う画像処理等を含む。
SENDジョブでは、スキャナ部109で原稿が読みとられることによって生成された画像データに対し、PR0〜PR3のいずれかに構成された読取用画像処理機能302を備える回路によって画像処理が行われ、RAM111の所定の領域にバッファする。次に、ネットワークI/F102を介して外部の汎用コンピュータ(不図示)へ効率よく画像データを送信するために、画像データに対し、部分再構成部200〜203のいずれかに構成されたJPEG圧縮機能を備える回路によりJPEG圧縮処理が行われる。その後、圧縮されたデータは、ネットワークI/F102を介して外部の汎用コンピュータ(不図示)へ送信される。
図4は、コンフィグレーション用ROM150に格納されるFPGA140の各PR0〜PR3に構成されるコンフィグレーションデータの例である。コンフィグレーション用ROM150には部分再構成に必要な複数個のコンフィグレーションデータが格納される。PR0用のコンフィグレーションデータ400は、PR0に構成することが可能なコンフィグレーションデータを表す。コンフィグレーションデータ401は、PR0に機能Aの回路を構成するためのデータである。同様に、コンフィグレーションデータ402〜406それぞれは、PR0に機能B〜Fの回路構成を構成するためのデータを表す。
図6(a)は、本実施形態に係るFPGA140の詳細を説明するための図である。ここでは一例として、PR0に機能E、PR1に機能F、PR2に機能A、PR3に機能Bがコンフィグレーションデータにより構成されているものとする。これらの関係は再構成が行われるたびに動的に変わるものであり、この構成に限定されるものではない。図6(a)では、前述のように構成されたFPGA140においてCPU101が各PRへシステムバス120を介してアクセスする際のアドレスのデコード方法について説明している。従って、画像バス121とのインターフェース、コンフィグコントローラ130、コンフィグレーション用ROM150とのインターフェース、およびそれらに関する回路部は図6から省略している。
図9は、CPU101が、PR0に対してライトコマンドとリードコマンドを発行した場合の動作を表すタイミングチャートである。以下、タイミングチャートに沿って時系列にFPGA140内の動作を説明する。
図10は、本実施形態に係る画像処理装置100のジョブ実行処理制御を表すフローチャートである。なお、図10のフローチャートはCPU101により実行される。
第一の実施形態では、各PR(部分再構成部200〜203)は、自身のレジスタ空間を示す情報として20ビットのベースアドレスを出力した。しかし、各PRからは機能を識別するために必要なビット数のみを出力し、デコーダ601内で20ビットのベースアドレスに変換した方がFPGA140の配線リソース(Base出力部の構成)を節約できる。本実施形態では、この構成について説明する。
第三の実施形態は、各PRのレジスタ空間をCPU101から設定可能な形態である。そのため、本実施形態では、一致検出回路610〜613へ入力する各PRのベースアドレスはCPU101が設定可能なレジスタとしてFPGA140内に備える。
図15は、本実施形態に係る画像処理装置100のジョブ実行処理制御を表すフローチャートである。図15のフローチャートは、CPU101により実行される。第一の実施形態との差分として、第三の実施形態は、CPU101がベースアドレス保持部1310への設定を行う点である。図15のフローチャートにおいてはS1501に相当する。なお、第一の実施形態にて述べた図10の処理と同じ処理については、同じ参照番号を付す。
第四の実施形態は、第三の実施形態と同様、CPU101により各PRのレジスタ空間をセットする形態である。本実施形態では、レジスタ空間の割り当てのために、ルックアップテーブル(LUT)を用いる。なお、本実施形態において、第三の実施形態と同様、コンフィグレーションデータは、機能に対応するレジスタ空間の情報(もしくは機能の識別情報)を出力するための回路情報を含む必要は無い。
SRAM設定処理の手順を、図17(c)のフローチャートを用いて説明する。図17(c)のフローチャートは、CPU101により実行される。
図18は、本実施形態に係る画像処理装置100のジョブ実行処理制御を表すフローチャートである。図18のフローチャートは、CPU101により実行される。
第五の実施形態は、コンフィグレーションデータの誤りまたはレジスタ空間の誤設定を検出する手段を備える実施形態である。例えば、第一の実施形態の図6においてPR0に構成された機能Eのコンフィグレーションデータに誤りが有り、PR0_Baseとして「0x80004」ではなく「0x80005」が出力されたとする。その場合、部分再構成部201に構成された機能FのPR1_Baseと重複する。その結果、CPU101が機能Fのレジスタ空間にアクセスした場合にSelect0とSelect1が共にアサートされシステムがハングアップする恐れがある。そのようなエラーが発生した場合、原因の特定が難しいのでコンフィグレーションデータの誤り、または、レジスタ空間の誤設定を検出できることが望ましい。本実施形態ではこの課題を解決する。
第六の実施形態は、CPU101が、各PRのいずれにも構成されていない機能に対応するレジスタ空間へアクセスしたとしても、Ack信号が返送される手段を備える実施形態である。例えば、第一の実施形態の図6において、機能Cのレジスタ空間に含まれるアドレス0x80002000にCPU101がアクセスした場合、何れのPRにもアクセスが発生しないため、Ack信号がCPU101へ返らずシステムがハングアップする。そのようなエラーの場合、原因の特定が難しいため、CPU101がPR0〜PR3のいずれにも構成されていない機能に対応するレジスタ空間へアクセスしてもAck信号を返送されることが望ましい。本実施形態では、この課題を解決する。
第一〜第六の実施形態においては、ある機能の論理回路がどのPRに再構成されても、その論理回路を制御するためのレジスタ空間は変わらないようにする手段が施されていた。つまり、第一〜第六の実施形態では、機能ごとに利用可能なレジスタ空間が固定されていた。
図24は、本実施形態に係る画像処理装置100のジョブ実行処理制御を表すフローチャートである。図24のフローチャートは、CPU101により実行される。
Claims (14)
- 論理回路が作られるプログラマブル回路と、
機能に対応するコンフィグレーションデータを用いて、前記プログラマブル回路に論理回路を作る再構成手段と、
前記再構成手段により前記プログラマブル回路に作られた論理回路が前記機能を実行するために利用される記憶手段と、
コマンドに含まれるアドレスの少なくとも一部を用いて、前記コマンドが前記プログラマブル回路に作られた前記論理回路が前記機能を実行するために利用する前記記憶手段に対するコマンドであるか否かを判定する判定手段と、
前記判定手段による判定結果に基づいて、前記アドレスにアクセスする制御手段と、
を有する情報処理装置であって、
前記コンフィグレーションデータは、該コンフィグレーションデータを用いて前記プログラマブル回路に作られた前記論理回路により利用される前記記憶手段のアドレス空間に対応する信号を前記判定手段に出力する論理回路を作るデータを含み、
前記判定手段は、前記アドレスの少なくとも一部と前記信号に対応する値との比較に基づいて、前記記憶手段に対応するコマンドであることを判定することを特徴とする情報処理装置。 - 前記情報処理装置は、前記プログラマブル回路を複数有することを特徴とする請求項1に記載の情報処理装置。
- 複数の前記プログラマブル回路のそれぞれから出力される前記信号に重複があるか否かを検出する検出手段を更に有することを特徴とする請求項2に記載の情報処理装置。
- 前記アドレスの少なくとも一部が、複数の前記プログラマブル回路から出力されるいずれの信号とも一致しない場合、その旨をユーザに通知する通知手段を更に有することを特徴とする請求項2または3に記載の情報処理装置。
- 前記コンフィグレーションデータを記憶するデータ記憶手段を更に有し、
前記データ記憶手段は、前記プログラマブル回路ごとに、当該プログラマブル回路に作られる前記機能を実行する論理回路を構成するための前記コンフィグレーションデータを記憶することを特徴とする請求項2乃至4のいずれか一項に記載の情報処理装置。 - 前記再構成手段は、複数の機能のそれぞれに対応するコンフィグレーションデータから選択された一つのコンフィグレーションデータを用いて、前記複数の機能のうち一つの機能に対応する論理回路を前記プログラマブル回路に作ることができ、
前記再構成手段が前記プログラマブル回路に作ることのできる前記論理回路により実行される前記機能ごとに当該機能を実行するために利用される前記記憶手段を有し、
前記記憶手段は、前記機能ごとに異なるアドレス空間の割り当てられていることを特徴とする請求項1乃至5のいずれか一項に記載の情報処理装置。 - 前記コマンドは、前記記憶手段に対するリードコマンド、または、ライトコマンドであることを特徴とする請求項1乃至6のいずれか一項に記載の情報処理装置。
- 前記判定手段は、前記アドレスの少なくとも一部と、前記コンフィグレーションデータにより前記プログラマブル回路に作られた前記論理回路が出力する前記信号が一致しているか否かを判定し、
前記制御手段は、前記判定手段が前記アドレスの少なくとも一部と、前記コンフィグレーションデータにより前記プログラマブル回路に作られた論理回路が出力する前記信号が一致していると判定した場合、前記アドレスにアクセスすることを特徴とする請求項1乃至7のいずれか一項に記載の情報処理装置。 - 前記制御手段は、前記判定手段が前記コマンドに含まれる前記アドレスの少なくとも一部と、前記コンフィグレーションデータにより作られた論理回路が出力する前記信号が一致すると判定した場合に、前記プログラマブル回路を選択する選択信号を出力し、
前記記憶手段は、出力された前記信号と前記記憶手段を制御するコマンドとに基づいてアクセスされることを特徴とする請求項1乃至8のいずれか一項に記載の情報処理装置。 - 前記記憶手段のアドレス空間に対応する信号は、前記プログラマブル回路に作られた論理回路が機能を実行するために利用する前記記憶手段のアドレスの最上位のビットから所定のビットまでの値であることを特徴とする請求項1乃至9のいずれか一項に記載の情報処理装置。
- 前記アドレスの一部は、前記アドレスの最上位のビットから所定のビットまでの値であることを特徴とする請求項1乃至10のいずれか一項に記載の情報処理装置。
- 前記記憶手段には、前記プログラマブル回路に入力される画像データの格納されているアドレス、前記プログラマブル回路が出力する画像データを格納する格納先のアドレス、前記プログラマブル回路の生成する画像の大きさを示す値、前記プログラマブル回路による処理の開始を示す値の少なくとも一つが記憶されることを特徴とする請求項1乃至11のいずれか一項に記載の情報処理装置。
- 前記記憶手段は、前記プログラマブル回路が前記機能を実行するために利用するレジスタであることを特徴とする請求項1乃至12のいずれか一項に記載の情報処理装置。
- 前記プログラマブル回路は、前記再構成手段により前記プログラマブル回路に作られている前記論理回路と異なる他の論理回路が作られるまで、作られている前記論理回路が利用する前記記憶手段のアドレス空間に対応する信号を出力し続けることを特徴とする請求項1乃至13のいずれか一項に記載の情報処理装置。
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