KR20160140440A - 정보처리장치, 그 제어방법, 및 스토리지 - Google Patents

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Abstract

정보처리장치는 직렬로 접속된 제1 칩과, 제2 칩과, 제3 칩을 구비한다. 제2 칩은 수신 유닛, 레지스터, 판정 유닛, 어드레스 변환 유닛, 제어 유닛, 및 송신 유닛을 구비한다. 수신 유닛은, 데이터와 어드레스 정보를 제1 칩으로부터 수신한다. 판정 유닛은, 레지스터에 설정된 어드레스 변환 정보에 근거해서 수신한 어드레스 정보가 어드레스 변환 영역에 대응하는지 여부를 판정한다. 어드레스 변환 유닛은, 변환된 어드레스 정보를 내부 버스에 출력한다. 제어유닛은 상기 제2 칩에 대해서 설정된 어드레스 영역에 대응하는 어드레스 정보가 첨부되는 데이터를 기억하는 것을 제어한다. 송신 유닛은, 어드레스 정보가 첨부되는 데이터를 제3 칩에 송신한다. 어드레스 변환 유닛은, 제2 칩에 대해서 설정된 어드레스 영역에 대응하는 어드레스 정보를 제2 칩 내의 어드레스 목적지로 변환한다.

Description

정보처리장치, 그 제어방법, 및 스토리지{INFORMATION PROCESSING APPARATUS, METHOD OF CONTROLLING THE SAME, AND STORAGE}
본 발명은, 복수 칩을 갖는 정보처리장치 및 데이터 전송방법에 관한 것이다.
최근, 데이터 처리의 고속화·복잡화에 대응하기 위해, CPU(Central Processing Units)의 고성능화와 전기회로의 대규모화가 진행되고 있다. 전기회로를 대규모화하는 방법으로서는, 반도체 프로세스의 미세화에 의한 고집적화에 의해 1개의 칩에 탑재 가능한 회로의 수를 증가시키는 방법과, 복수 칩으로 회로를 분할하는 방법이 알려져 있다.
복수 칩으로 회로를 분할하고, 병렬로 처리를 행함으로써 처리 속도를 향상시키는 경우에는, 칩 사이에서 데이터 전송을 고속으로 전송하는 것이 요구된다. 이것을 달성하기 위해서, 고속 직렬 인터페이스 규격인 PCI(Peripheral Component Interconnect) Express 인터페이스를 사용하여, 복수의 화상처리 유닛을 접속하여, 화상처리의 병렬화를 실현하는 방법이 제안되어 있다(일본국 특개 2005-323159 공보).
그렇지만, 일본국 특개 2005-323159 공보에 개시된 방법에서는, 포인트·투·포인트 접속의 PCI Express 인터페이스와, 복수의 화상 처리 유닛을 접속하기 위해서, PCI Express 스위치를 추가할 필요가 있어, 비용이 증가한다고 하는 문제가 있다.
본 발명의 일 국면에 의하면, 정보처리장치는, 제1 칩과, 제2 칩과, 제3 칩을 구비하고, 상기 제1 칩, 상기 제2 칩, 및 제3 칩은 직렬로 서로 접속되어 있으며, 상기 제2 칩은, 데이터와 데이터에 첨부된 어드레스 정보를 상기 제1 칩으로부터 수신하도록 구성된 수신 유닛과, 어드레스 변환 정보를 저장하도록 구성된 레지스터와, 상기 레지스터에 설정된 어드레스 변환 정보에 근거해서 상기 수신 유닛에 의해 상기 제1 칩으로부터 수신한 상기 데이터에 첨부된 어드레스 정보가 어드레스 변환 영역에 대응하는지 여부를 판정하도록 구성된 판정 유닛과, 데이터에 첨부된 어드레스 정보를 변환하고, 변환된 어드레스 정보를 수신한 데이터와 함께 내부 버스에 출력하도록 구성된 어드레스 변환 유닛과, 상기 제2 칩에 대한 메모리 내의 내부 버스를 통해서 수신한 데이터 중에서 상기 제2 칩에 대해서 설정된 어드레스 영역에 대응하는 어드레스 정보가 첨부되는 데이터를 저장하는 것을 제어하도록 구성된 제어 유닛과, 상기 내부 버스를 통해서 수신한 데이터 중에서 상기 제3 칩에 전송하기 위해 설정된 어드레스 영역에 대응하는 어드레스 정보가 첨부되는 데이터를 상기 제3 칩에 송신하도록 구성된 송신 유닛을 구비하고, 상기 어드레스 변환 유닛은, 상기 제2 칩에 대해서 설정된 어드레스 영역에 대응하는 어드레스 정보를 상기 제2 칩 내의 어드레스 목적지로 변환한다.
본 발명의 추가 특징들은 첨부도면을 참조하면서 이하의 예시적인 실시예의 설명으로부터 밝혀질 것이다.
도 1은 제1 실시예에 따른 화상 처리장치의 구성 예를 나타낸 블록도다.
도 2a 및 2b는 제1 실시예에 따른 내부 통신부의 구성 예를 나타낸 블록도다.
도 3은 제1 실시예에 따른 메모리 공간의 매핑 방법의 예를 나타낸 도면이다.
도 4a 및 4b는 제1 실시예에 따른 어드레스 변환 방법의 예를 나타낸 도면이다.
도 5는 제1 실시예에 따른 어드레스 변환 처리의 예를 나타낸 플로차트이다.
도 6a 및 6b는 제1 실시예에 따른 메모리 공간의 매핑 방법의 예를 나타낸 도면이다.
도 7a 내지 7c는 제1 실시예에 따른 화상 처리장치의 기동시의 시퀀스를 나타낸 플로차트이다.
여기에서는 본 발명의 실시예를 첨부도면을 참조하면서 설명한다.
<제1 실시예>
제1 실시예에서는, 정보처리장치의 일례로서 화상 처리장치를 예로 들어 설명한다. 정보처리장치는, 화상 처리장치에 한정되는 것은 아니고, 복수의 칩을 갖고, 칩 사이에서 데이터 전송을 행하는 것이면 어떤 장치든 괜찮다. 화상 처리장치로서는, 프린터 혹은 스캐너를 들 수 있다. 또한, 화상 처리장치로서는 프린트 기능 및 스캔 기능을 갖는 복합 프린터, 복사기, 플롯터(plotter) 등을 들 수 있다. 본 실시예에서는, 화상 처리장치에 있어서, 콘트롤러 칩으로부터 복수의 화상처리 칩에, 어드레스 변환을 행하면서 데이터 전송을 행하는 방법을 예로 들어 설명한다.
도 1은, 본 실시예에 따른 화상 처리장치의 구성 예를 나타낸 블록도다. 마이크로칩(집적회로)은 반도체 재료의 한 개의 플레이트(plate)("칩) 위에 보통 위치된 전자회로이다. 회로 소자의 모두 또는 일부가 불가분하게 연관되어서 전기적으로 서로 접속되어 있음으로써 건설 및 상업의 목적용으로 불가분하다고 간주되는 회로서, 사람의 손톱의 크기의 면적의 수십억 개의 트랜지스터와 다른 전자 구성소자까지 갖는 칩을 매우 작게 만들 수 있다.
도 1을 참조하면, 화상 처리장치(100)는, 콘트롤러 칩(110)과, 화상처리 칩 120과, 화상처리 칩 130을 갖는다. 또한, 화상 처리장치(100)는, 호스트 인터페이스(191)를 통해서 호스트 퍼스널 컴퓨터(PC)(190)와 접속 가능하다. 이때, 화상 처리장치(100)와 호스트 PC(190)는, 네트워크를 통해서 접속되어 있어도 된다.
호스트 PC(190)는, 화상 처리장치의 외부 장치이며, 인쇄 데이터 등의 각종 데이터를, 호스트 인터페이스(191)를 통해서 송신 가능하다.
화상 처리장치(100)는, 호스트 PC(190)으로부터 인쇄 데이터를 수신하고, 수신한 인쇄 데이터에 근거하여 기록 매체(용지) 위에 인쇄를 할 수 있다.
콘트롤러 칩(110)과 화상처리 칩 120은, 내부 인터페이스 181에 의해 접속되어 있다. 화상처리 칩 120과 화상처리 칩 130은, 내부 인터페이스 182에 의해 접속되어 있다. 본 실시예에서는, 내부 인터페이스 181 및 내부 인터페이스 182의 각각은, 포인트·투·포인트(point-to-point) 접속을 제공하는 PCI Express이다. 도 1에 나타낸 것과 같이, 화상 처리장치(100)에서는, 콘트롤러 칩(110)과, 화상처리 칩 120과, 화상처리 칩 130이 서로 직렬로 접속되어 있다.
콘트롤러 칩(110)은, CPU(111)과, 호스트 통신부(112)와, 내부 통신부(113)와, RAM(random access memory) 콘트롤러부(114)와, ROM(read only memory) 콘트롤러부(116)와, 단자 제어부(119)를 포함한다. CPU(111)와, 호스트 통신부(112)와, 내부 통신부(113)와, RAM(random access memory) 콘트롤러부(114)와, ROM(read only memory) 콘트롤러부(116)와, 단자 제어부(119)는 콘트롤러 칩(110) 내부의 메인 버스(118)를 통해서 서로 접속되어 있다.
CPU(111)는, ROM(117)에 기억된 프로그램에 따라 콘트롤러 칩(110)을 제어한다.
호스트 통신부(112)는, 호스트 인터페이스(191)를 통해서 호스트 PC과 통신을 행한다. 예를 들면, 호스트 통신부(112)는 호스트 PC(190)로부터 인쇄 데이터를 송수신하고, 호스트 PC(190)로부터 화상 처리장치(100)의 제어의 지시를 수신한다. 내부 통신부(113)는, 내부 인터페이스 181을 통해서, 화상처리 칩 120과의 데이터 송수신과 제어를 위한 통신을 행한다.
RAM 콘트롤러부(114)는, 콘트롤러 칩(110) 외부에 설치된 RAM(115)과 시스템 버스를 통해서 접속되어 있고, RAM(115)으로부터/에의 판독 및 기록을 제어한다. RAM(115)은, 처리 중인 화상 데이터 등의 일시적인 데이터를 기억하는 기억 수단이다. 본 실시예에서는, RAM(115)은, DRAM(dynamic random access memory)이다.
ROM 콘트롤러부(116)는, 콘트롤러 칩(110) 외부에 설치된 ROM(117)과 시스템 버스를 통해서 접속되어, ROM(117)로부터의 판독을 제어한다. ROM(117)은, CPU(111)가 실행하는 프로그램, 및 후술하는 화상처리 칩 120의 CPU(121)와 화상처리 칩 130의 CPU(131)가 실행하는 프로그램을 기억하고 있다.
매인 버스(118)는, 콘트롤러 칩(110)의 내부 버스이다. 콘트롤러 칩(110) 내부의 각 구성요소에 대하여 데이터를 전송하는 것을 가능하게 한다.
단자 제어부(119)는, 후술하는 화상처리 칩 120 내의 CPU 121과, 화상처리 칩 130 내의 CPU 131의 리셋을 제어한다.
호스트 통신부(112)와, 내부 통신부(113)와, RAM 콘트롤러부(114)와, ROM 콘트롤러부(116)와, 단자 제어부(119)의 각각에는 미리 어드레스가 할당되어 있다. 호스트 통신부(112)와, 내부 통신부(113)와, RAM 콘트롤러부(114)와, ROM 콘트롤러부(116)와, 단자 제어부(119)의 각각은, 할당된 어드레스에 근거하여, 전송된 데이터가 자신의 어드레스에 대한 것인지 아닌지를 식별하는 식별부를 갖고 있다. 예를 들면, CPU(111)가 소정의 어드레스에의 데이터의 기록 및 전송 요구를 메인 버스(118)에 발행한 경우, 호스트 통신부(112), 내부 통신부(113), RAM 콘트롤러부(114), ROM 콘트롤러부(116), 및 단자 제어부(119) 중의 어느 것인가가 기록 및 전송 요구가 자신의 어드레스에 대한 것인지를 판별하여, 기록 및 전송 요구의 어드레스와, 어드레스와 대응하는 데이터를 취득한다.
화상처리 칩 120은, CPU(121)와, 제1 내부 통신부(122)와, 제2 내부 통신부(123)와, RAM 콘트롤러부(124)와, 인쇄 제어부(126)와, 리셋 제어부(129)를 포함한다. CPU(121)와, 제1 내부 통신부(122)와, 제2 내부 통신부(123)와, RAM 콘트롤러부(124)와, 인쇄 제어부(126)와, 리셋 제어부(129)는 메인 버스(128)를 통해서 서로 접속되어 있다.
CPU(121)는, 프로그램에 따라 화상처리 칩 120을 제어한다.
제1 내부 통신부(122)는, 내부 인터페이스 181을 통해서, 콘트롤러 칩(110)과의 통신을 한다. 제2 내부 통신부(123)는, 내부 인터페이스 182를 통해서, 화상처리 칩 130과의 통신을 한다.
RAM 콘트롤러부(124)는, 화상처리 칩 120 외부에 설치된 RAM(125)과 시스템 버스를 통해서 접속되어 있고, RAM(125)으로부터의 판독 및 RAM(125)에의 기록을 제어한다. RAM(125)은, 처리 중인 화상 데이터 등의 일시적인 데이터를 기억하는 기억 유닛이다.
인쇄 제어부(126)는, 인쇄부(127)를 제어한다. 인쇄부(127)는, 인쇄 데이터에 근거하여, 종이 등의 매체에 잉크나 토너 등을 부착시킴으로써 인쇄물을 생성한다.
메인 버스(128)는, 화상처리 칩 120의 내부 버스이다. 메인 버스(128)를 통해서 화상처리 칩 120 내부의 각 구성요소에 대하여 데이터를 전송하는 것을 가능하게 한다.
화상처리 칩 130은, CPU(131)와, 제1 내부 통신부(132)와, 제2 내부 통신부(133)와, RAM 콘트롤러부(134)와, 인쇄 제어부(136)와, 리셋 제어부(139)를 포함한다. CPU(131)와, 제1 내부 통신부(132)와, 제2 내부 통신부(133)와, RAM 콘트롤러부(134)와, 인쇄 제어부(136)와, 리셋 제어부(139)는 메인 버스(138)를 통해서 서로 접속되어 있다.
CPU(131)은, 프로그램에 따라 화상처리 칩(130)을 제어한다.
제1 내부 통신부(132)는, 내부 인터페이스 182를 통해서, 화상처리 칩 120과의 통신을 한다.
RAM 콘트롤러부(134)는, 화상처리 칩(130) 외부에 설치된 RAM(135)과 시스템 버스를 통해서 접속되어 있고, RAM(135)으로부터의 판독 및 RAM(135)에의 쓰기를 제어한다. RAM(135)은, 처리 중인 화상 데이터 등의 일시적인 데이터를 기억하는 기억 유닛이다.
인쇄 제어부(136)는, 인쇄부(137)를 제어한다. 인쇄부(137)는, 인쇄 데이터에 근거하여, 종이 등의 매체에 잉크나 토너 등을 부착시킴으로써 인쇄물을 생성한다.
제2 내부 통신부(133)가 접속되어 있는 칩이 화상처리 칩 130 내의 제2 내부 통신부(133)에 존재하지 않는다는 점에서 화상처리 칩 130은 화상처리 칩 120과 다르다.
메인 버스(138)는, 화상처리 칩(130)의 내부 버스이다. 메인 버스(138)를 통해서 화상처리 칩(130) 내부의 각 구성요소에 대하여 데이터를 전송하는 것을 가능하게 한다.
제1 실시예에서는, 콘트롤러 칩(110)이 구성에 있어서 화상처리 칩 120, 130과 다르지만, 직렬로 서로 접속되는 칩들은, 모두 동일한 구성을 가지고 있어도 된다. 이 경우에는, 예를 들면, 콘트롤러 칩(110)과 화상처리 칩 120, 130의 기능을 갖는 칩들을 사용하면 된다.
여기에서, 제1 실시예에 따른 화상 처리장치는, 프린터이며, 인쇄부 127과 인쇄부 137의 각각은 프린트 헤드의 일부를 구성한다. 인쇄부 127과 인쇄부 137은, 데이터에 근거하여 서로 다른 처리를 하고 있다. 예를 들면, 인쇄부 127과 인쇄부 137은 다른 색에 대한 처리를 하고 있는 것으로 해도 되고, 동일한 색의 화상에 있어서 다른 영역에 대한 처리를 하고 있는 것으로 해도 된다. 그렇지만, 인쇄부 127과 인쇄부 137은 이들에 한정되는 것은 아니다. 이렇게, 제1 실시예에서는, 화상처리 칩 120가 행하는 화상 처리는, 화상처리 칩 130가 행하는 화상처리와 다르다. 도 2a 및 2b는, 제1 실시예에 따른 각 칩의 내부 통신부의 구성 예를 나타낸 블록도다.
도 2a을 참조하여, 콘트롤러 칩(110)의 내부 통신부(113)의 구성 및 화상처리 칩 120의 제1 내부 통신부(122)의 구성을 설명한다.
콘트롤러 칩(110)의 내부 통신부(113)는, 메인 버스 통신부(211)와, 전송부 212과, 수신용 어드레스 변환부(213)와, 내부 통신 레지스터부(214)를 갖는다. 내부 통신 레지스터부(214)는, 소스(source) 개시 어드레스 레지스터(215)와, 소스 종료 어드레스 레지스터(216)와, 목적지(destination) 개시 어드레스 레지스터(217)를 포함한다. 일반적으로, 레지스터는 디지털 프로세서의 CPU에 이용할 수 있는 신속하게 액세스 가능한 위치로서의 역할을 하는 작은 용량의 빠른 스토리지이다.
화상처리 칩 120의 제1 내부 통신부(122)의 구성은, 콘트롤러 칩(110)의 내부 통신부(113)의 구성과 동등하다. 구체적으로는, 제1 내부 통신부(122)는, 메인 버스 통신부(221)와, 전송부 222와, 수신용 어드레스 변환부(223)와, 내부 통신 레지스터부(224)를 갖는다. 내부 통신 레지스터부(224)는, 소스 개시 어드레스 레지스터(225)와, 소스 종료 어드레스 레지스터(226)와, 목적지 개시 개시 어드레스 레지스터(227)를 갖는다.
내부 통신부(113)의 전송부 212와 제1 내부 통신부(122)의 전송부 222가, 내부 인터페이스 181을 통해서 접속되어 있다.
콘트롤러 칩(110)으로부터 화상처리 칩 120으로의 데이터 전송에 대해 설명한다. 메인 버스 통신부(211)는, 콘트롤러 칩(110)의 메인 버스(118)로부터 취득한 데이터를 전송부 212에 대하여 전송한다. 메인 버스(118)로부터 취득한 데이터에는, 어드레스 정보가 포함되어 있고(어드레스 정보가 부착되어 있고), 어드레스 정보와 데이터는 그대로 전송부 232로 전달된다. 데이터와 어드레스 정보는, 내부 인터페이스 181를 통해서 전송부 212로부터 화상처리 칩 120의 전송부 222로 전달되고, 전송부 222로부터 수신용 어드레스 변환부(223)에 어드레스 정보가 전달된다.
수신용 어드레스 변환부(223)는, 전달된 어드레스 정보의 특정한 영역을 다른 어드레스 영역으로 변환하는 동작을 행한다. 수신용 어드레스 변환부(223)는, 내부 통신 레지스터부(224)에 있는 소스 개시 어드레스 레지스터(225)의 어드레스 설정과, 소스 종료 어드레스 레지스터(226)의 어드레스 설정을 사용하여, 입력된 어드레스가, 변환해야 할 영역인지를 판정한다. 입력 어드레스가 변환해야 할 영역인 경우에는, 수신용 어드레스 변환부(223)는 목적지 개시 어드레스 레지스터(227)의 설정값에 따라, 변환해야 할 영역의 어드레스 정보를 다른 어드레스 정보로 변환한다. 상세한 것은 후술하지만, 이렇게 각 칩은, 레지스터를 복수 가짐으로써, 복수의 어드레스 공간을 변환하는 것이 가능해진다. 이때, 내부 통신 레지스터부(224)에 있는 각 레지스터는, 인터페이스 181 및 메인 버스(128) 양쪽으로부터도 액세스가능하다.
수신용 어드레스 변환부(223)는, 어드레스 정보를 변환한 후에, 변환된 어드레스 정보와 데이터를 출력하여, 메인 버스 통신부(221)에 어드레스 정보와 데이터를 전송한다. 메인 버스 통신부(221)는, 변환된 어드레스 정보와 데이터를 메인 버스(128)를 통해서 다음의 칩으로 전송한다.
전술한 구성에 의해, 콘트롤러 칩(110)으로부터 전송된 데이터는, 화상처리 칩 120 내의 원하는 어드레스 영역으로 전송될 수 있다. 콘트롤러 칩(110) 내의 내부 통신부(113)의 수신용 어드레스 변환부(213) 및 내부 통신 레지스터부(214)는 각각, 화상처리 칩 120 내의 제1 내부 통신부(122)의 수신용 어드레스 변환부(223) 및 내부 통신 레지스터부(224)와 동일하다.
도 2b을 참조하여, 화상처리 칩 120 내의 제2 내부 통신부(123)의 구성 및 화상처리 칩 130 내의 제1 내부 통신부(132)의 구성을 설명한다.
화상처리 칩 120 내의 제2 내부 통신부(123)는, 메인 버스 통신부(231)와, 전송부(232)와, 수신용 어드레스 변환부(233)과, 내부 통신 레지스터부(234)를 갖는다. 내부 통신 레지스터부(234)는, 소스 개시 어드레스 레지스터(235)와, 소스 종료 어드레스 레지스터(236)와, 목적지 개시 어드레스 레지스터(237)를 갖는다.
화상처리 칩 130 내의 제1 내부 통신부(132)의 구성은, 화상처리 칩 120 내의 제1 내부 통신부(122)의 구성과 동일하다. 구체적으로는, 제1 내부 통신부(132)는, 메인 버스 통신부(241)와, 전송부(242)와, 수신용 어드레스 변환부(243)와, 내부 통신 레지스터부(244)를 갖는다. 내부 통신 레지스터부(244)는, 소스 개시 어드레스 레지스터(245)와, 소스 종료 어드레스 레지스터(246)와, 목적지 개시 어드레스 레지스터(247)를 갖는다.
제2 내부 통신부(123) 내의 전송부(232)는 제1 내부 통신부(132) 내의 전송부(242)와, 인터페이스 182을 통해서 접속되어 있다.
또한, 화상처리 칩 120 내의 제2 내부 통신부(123)는, 위에서 설명한 콘트롤러 칩(110) 내의 내부 통신부(113)와 동일한 구성을 갖는다. 화상처리 칩 130 내의 제1 내부 통신부(132)는, 상기한 화상처리 칩 120의 제1 내부 통신부(122)와 같은 구성을 갖는다.
도 3, 도 4a 및 4b, 및 도 5를 참조하여, 제1 실시예에 있어서의 메모리 공간의 매핑 방법 및 어드레스 변환 방법에 대해 설명한다.
도 3은, 제1 실시예에 있어서의 메모리 공간의 매핑 방법을 나타낸 도면이다. 도 3에 나타낸 콘트롤러 칩(110), 화상처리 칩 120, 및 화상처리 칩 130의 메모리 공간은, 각각 콘트롤러 칩(110), 화상처리 칩 120, 및 화상처리 칩 130의 메인 버스 118, 메인 버스 128, 및 메인 버스(138)의 어드레스 맵을 나타낸다.
콘트롤러 칩(110) 내의 메인 버스(118)의 메모리 공간 중에서, 0x8000_0000 내지 0x8C00_0000의 영역이, 내부 통신부(113)에 미리 할당되어 있다. 또한, 콘트롤러 칩(110) 내의 메인 버스(118)의 메모리 공간 중에서, 0x9000_0000 내지 0x90FF_FFFF의 영역이 콘트롤러 칩(110)의 내부회로용 레지스터에 미리 할당되어 있다. 내부회로는, 호스트 통신부(112), 내부 통신부(113), RAM 콘트롤러부(114), ROM 콘트롤러부(116), 및 단자 제어부(119)를 포함한다. 0xF000_0000 내지 0xFFFF_FFFF의 영역이 ROM 콘트롤러부(116)에 미리 할당되어 있다. 콘트롤러 칩(110)의 PCI Express의 메모리 공간은, 상세한 것은 후술하지만, 화상처리 칩 120 및 화상처리 칩 130용으로 할당되어 있다.
화상처리 칩 120 내의 메인 버스(128)의 메모리 공간 중에서, 0x8000_0000 내지 0x8C00_0000의 영역이, 제2 내부 통신부(123)에 미리 할당되어 있다. 또한, 화상처리 칩 120 내의 메인 버스(128)의 메모리 공간 중에서, 0x9000_0000 내지 0x90FF_FFFF의 영역이 화상처리 칩 120 내의 내부회로용 레지스터에 미리 할당되어 있다. 0x0000_0000 내지 0x3FFF_FFFF의 영역이 RAM 콘트롤러부(124)에 미리 할당되어 있다.
화상처리 칩 130 내의 메인 버스(138)의 메모리 공간 중에서, 0x8000_0000 내지 0x8C00_0000의 영역이, 제2 내부 통신부(133)에 미리 할당되어 있다. 또한, 화상처리 칩 130 내의 메인 버스(138)의 메모리 공간 중에서, 0x9000_0000 내지 0x90FF_FFFF의 영역이 화상처리 칩 130 내의 내부회로용 레지스터에 미리 할당되어 있다. 0x0000_0000 내지 0x3FFF_FFFF의 영역이 RAM 콘트롤러부(134)에 미리 할당되어 있다.
전술한 구성을 갖는 각 칩은, 전송지(transfer destination)에 따라, 소정의 메모리 공간에 액세스하여, 소정의 데이터를 전송한다. 각 칩은, 데이터를 수신하면, 제1 내부 통신부 122 혹은 132에 있어서, 어드레스 정보에 근거해서 자신의 칩의 공간에 대한 전송인지, 자신의 칩 이후의 칩의 공간에 대한 전송인지를 판정한다. 구체적으로는, 각 칩은 어드레스 정보와, 칩의 내부 통신 레지스터부에 미리 설정된 변환 정보에 근거하여, 어드레스 정보를 변환(고쳐쓰기)을 행한다.
콘트롤러 칩(110) 내의 메인 버스(118)의 메모리 공간 중에서, 0xF000_0000 내지 0xFFFF_FFFF의 영역이, ROM(117)에의 액세스로서 식별된다. 예를 들면, CPU(111)가 0xF000_0000에 데이터의 판독 및 전송 요구를 메인 버스(118)에 발행한 경우, ROM 콘트롤러부(116)는 그 요구가 자신의 칩에 대한 것이라고 판정하여, 판독 및 전송 요구의 어드레스를 취득하고, ROM(117)으로부터 데이터의 판독을 행한다.
콘트롤러 칩(110) 내의 메인 버스(118)의 메모리 공간 중에서, 0x8000_0000 내지 0x8C00_0000의 영역이, 내부 통신부(113)에의 액세스로서 식별된다. 예를 들면, CPU(111)가 0x8400_0000에 데이터의 기록 및 전송 요구를 메인 버스(118)에 발행할 경우, 내부 통신부(113)는 그 요구가 자신의 칩에 대한 것이라고 판정하여, 기록 및 전송 요구의 어드레스와, 어드레스와 대응하는 데이터를 취득한다.
취득한 어드레스와 데이터는, 내부 통신부(113) 내부의 메인 버스 통신부(211)로부터 전송부 212로 전송되고, 인터페이스 181을 통해서 화상처리 칩 120으로 전달된다. 여기에서의 어드레스는, 0x8400_0000이며, 메인 버스(118)와 동일하다. 이 어드레스와 데이터는, 화상처리 칩 120 내의 제1 내부 통신부(122)의 전송부 222로부터 수신용 어드레스 변환부(223)로 전송된다.
수신용 어드레스 변환부(223)는, 내부 통신 레지스터부(224)에 기억된 레지스터 설정에 근거하여, 전송되어 온 어드레스를 변환한다. 수신용 어드레스 변환부(223)는, 전송되어 온 데이터를, 변환한 어드레스와 함께 메인 버스 통신부(221)에 전송한다. 메인 버스 통신부(221)로부터 메인 버스(128)에 기록 및 전송 요구가 발행된 후에, 콘트롤러 칩(110)으로부터 화상처리 칩 120으로의 전송이 완료한다. 도 4a 및 4b는, 제1 실시예에 따른 수신용 어드레스 변환부에 있어서의 어드레스 변환 방법을 나타낸다. 여기에서는, 화상처리 칩 120 내의 제1 내부 통신부(122)에 있어서의 내부 통신 레지스터부(224)의 레지스터 구성과, 수신용 어드레스 변환부(223)에 있어서의 어드레스 변환 방법에 대해 설명한다.
도 4a를 참조하면, (a)는 0x8000_0000로부터 0x80FF_FFFF까지의 16MB의 공간의 어드레스 변환의 설정 예를 나타낸다. 소스 개시 어드레스 레지스터(225)에는, 소스 개시 어드레스 0x8000_0000이 설정되어 있고, 소스 종료 어드레스 레지스터(226)에는, 소스 종료 어드레스 0x80FF_FFFF가 설정되어 있다. 목적지 개시 어드레스 레지스터(227)에는, 목적지 개시 어드레스 0x9000_0000이 설정되어 있다. 상기의 설정에 의해, 0x8000_0000로부터 0x80FF_FFFF까지의 16MB의 공간은, 0x9000_0000로부터 0x90FF_FFFF로 변환된다. 화상처리 칩 120의 레지스터에 대한 목적지 어드레스의 설정은, CPU 111 또는 CPU 121가 전송 데이터에 대한 처리 내용에 따라 행한다. 도 5는, 수신용 어드레스 변환부(223)가 실행하는 어드레스를 변환하는 프로세스의 예를 나타낸다.
도 5를 참조하면, 스텝 S501에서는, 수신용 어드레스 변환부(223)는 입력된 어드레스를 취득한다.
스텝 S502에서는, 스텝 S501에서 취득된 어드레스가, 내부 통신 레지스터부(224)에서 설정된 어드레스 변환 영역에 해당하는지 여부를 판정한다. 하기 조건을 충족시키는 경우에는, 수신용 어드레스 변환부(223)는 스텝 S501에서 취득한 어드레스가 변환 영역에 해당한다고 판정한다.
(소스 개시 어드레스）≤（취득한 어드레스）≤（소스 종료 어드레스)
수신용 어드레스 변환부(223)가, 스텝 S501에서 취득한 어드레스가 변환 영역에 해당한다고 판정한 경우에(S502에서 YES), 스텝 S503에 있어서, 수신용 어드레스 변환부(223)는 어드레스 변환을 행한다. 하기의 식에 따라 어드레스를 변환한다.
(취득한 어드레스)- (소스 개시 어드레스)+ (목적지 개시 어드레스)
수신용 어드레스 변환부(223)는 스텝 S501에서 취득한 어드레스가 변환 영역에 해당하지 않는다고 판정한 경우에는(스텝 S502에서 NO), 스텝 S504에서, 도 5에 나타낸 처리를, 취득한 어드레스를 변환하지 않고 종료시킨다.
도 4a를 참조하면, (b)는 0x8100_0000로부터 0x81FF_FFFF까지의 16MB의 공간의 어드레스 변환의 설정 예를 나타낸다. 소스 개시 어드레스 레지스터(225)에는, 소스 개시 어드레스 0x8100_0000이 설정되어 있고, 소스 종료 어드레스 레지스터(226)에는, 소스 종료 어드레스 0x81FF_FFFF가 설정되어 있다. 목적지 개시 어드레스 레지스터(227)에는, 목적지 개시 어드레스 0x8100_0000이 설정되어 있다. 상기 설정에 의해, 0x8100_0000로부터 0x81FF_FFFF까지의 16MB의 공간에서는, 사실상 어떤 변환도 행해지지 않는다.
도 4a를 참조하면, (c)는, 0x8400_0000로부터 0x87FF_FFFF까지의 64MB의 공간의 어드레스 변환의 설정 예를 나타낸다. 소스 개시 어드레스 레지스터(225)에는, 소스 개시 어드레스 0x8400_0000이 설정되어 있고, 소스 종료 어드레스 레지스터(226)에는, 소스 종료 어드레스 0x87FF_FFFF가 설정되어 있다. 목적지 개시 어드레스 레지스터(227)에는, 목적지 개시 어드레스 0x0000_0000이 설정되어 있다. 상기의 설정에 의해, 0x8400_0000로부터 0x87FF_FFFF까지의 64MB의 공간은, 0x0000_0000로부터 0x81FF_FFFF로 변환된다.
도 4a를 참조하면, (d)는, 0x8800_0000로부터 0x8BFF_FFFF까지의 64MB의 공간의 어드레스 변환의 설정 예를 나타낸다. 소스 개시 어드레스 레지스터(225)에는, 소스 개시 어드레스 0x8800_0000이 설정되어 있고, 소스 종료 어드레스 레지스터(226)에는, 소스 종료 어드레스 0x8BFF_FFFF가 설정되어 있다. 목적지 개시 어드레스 레지스터(227)에는, 목적지 개시 어드레스 0x8800_0000이 설정되어 있다. 상기의 설정에 의해, 0x8800_0000로부터 0x8BFF_FFFF까지의 64MB의 공간에서는, 사실상 어떤 변환도 행해지지 않는다.
다음에, 화상처리 칩 130 내의 제1 내부 통신부 132에 있어서의 내부 통신 레지스터부(244)의 레지스터 구성과, 수신용 어드레스 변환부(243)에 있어서의 어드레스 변환 방법에 대해 설명한다.
도 4b를 참조하면, (a')는, 0x8100_0000로부터 0x81FF_FFFF까지의 16MB의 공간의 어드레스 변환의 설정 예를 나타낸다. 소스 개시 어드레스 레지스터(245)에는, 소스 개시 어드레스 0x8100_0000이 설정되어 있고, 소스 종료 어드레스 레지스터(246)에는, 소스 종료 어드레스 0x81FF_FFFF가 설정되어 있다. 목적지 어드레스 레지스터(247)에는, 목적지 개시 어드레스 0x9000_0000이 설정되어 있다. 상기의 설정에 의해, 0x8100_0000로부터 0x81FF_FFFF까지의 16MB의 공간은, 0x9000_0000로부터 0x90FF_FFFF로 변환된다.
도 4b를 참조하면, (b')는, 0x8800_0000로부터 0x8BFF_FFFF까지의 64MB의 공간의 어드레스 변환의 설정 예를 나타낸다. 소스 개시 어드레스 레지스터(245)에는, 소스 개시 어드레스 0x8800_0000이 설정되어 있고, 소스 종료 어드레스 레지스터(246)에는, 소스 종료 어드레스 0x8BFF_FFFF가 설정되어 있다. 목적지 어드레스 레지스터(247)에는, 목적지 개시 어드레스 0x0000_0000이 설정되어 있다. 상기의 설정에 의해, 0x8800_0000로부터 0x8BFF_FFFF까지의 64MB의 공간은, 0x0000_0000로부터 0x90FF_FFFF로 변환된다.
상기한 바와 같이, 각 칩 내의 내부 통신 레지스터부에는, 소스 개시 어드레스 레지스터의 어드레스 정보, 소스 종료 어드레스 레지스터의 어드레스 정보, 및 목적지 개시 어드레스 레지스터의 어드레스 정보를 포함하는 어드레스 변환 정보가 보존되어 있다.
도 3 및 도 4a 및 4b를 참조하여, 내부 통신 레지스터부의 설정에 따라 어드레스가 변환되는 방법을 설명한다. 도 4a에 나타낸 것과 같이, 화상처리 칩 120 내의 내부 통신 레지스터부(224)에는, 메인 버스(128)의 메모리 공간 중 4개의 영역에 대한 어드레스 변환에 관한 정보가 설정되어 있다. 도 4a의 (a)에 있어서의 설정은 도 3의 변환 영역(a)에 대응하고, 도 4a의 (b)에 있어서의 설정은 도 3의 변환 영역(b)에 대응하고, 도 4a의 (c)에 있어서의 설정은 도 3의 변환 영역(c)에 대응하고, 도 4a의 (d)에 있어서의 설정은 도 3의 변환 영역(d)에 대응하고 있다.
우선, 콘트롤러 칩(110)으로부터 화상처리 칩 120으로 데이터가 전송되는 경로에 대해 설명한다. 전술한 바와 같이, 도 4a의 (a)에 있어서의 어드레스 변환의 설정은, 도 3의 변환 영역(a)에 대응하고 있다. 콘트롤러 칩(110) 내의 어드레스 0x8000_0010로의 데이터 전송이 발생하면, 전송부 212는, 어드레스 정보와 함께 데이터를 인터페이스 181을 통해서 0x8000_0010에의 전송으로서 화상처리 칩 120에 전송한다. 화상처리 칩 120에서, 수신용 어드레스 변환부(223)는, 어드레스 0x8000_0010가 변환 영역에 대응한다고 판정하고, 어드레스 0x8000_0010을 0x9000_0010로 변환한다. 데이터는 상기와 같은 방식으로 화상처리 칩(120)에서 콘트롤러 칩(110)으로부터 어드레스 0x9000_0010으로 전송된다.
상술한 바와 같이, 도 4a의 (c)에 있어서의 어드레스 변환의 설정은, 도 3의 변환 영역(c)에 대응하고 있다. 콘트롤러 칩(110) 내의 어드레스 0x8400_0010로의 데이터 전송이 발생하면, 전송부 212는, 어드레스 정보와 함께 데이터를 내부 인터페이스 181을 통해서 0x8000_0010에의 전송으로서 화상처리 칩 120에 전송한다. 화상처리 칩 120에서는, 수신용 어드레스 변환부(223)는, 어드레스 0x8400_0010이 변환 영역이라고 판정하고, 어드레스 0x8400_0010을 0x0000_0010으로 변환한다. 즉, 어드레스 0x8400_0010은, 내부 통신 레지스터부(224)에 있어서 자시의 칩용(화상처리 칩 120용)으로서 설정되어 있는 어드레스 영역에 대응하고, 자신의 칩 내의 어드레스 0x0000_0010로 변환된다. 데이터는 메인 버스 통신부(221) 및 메인 버스(128)를 통해서, RAM 콘트롤러부(124)에 전송된다. RAM 콘트롤러부(124)는, 그 데이터를 RAM(125)에 보존한다. RAM(125)에 보존된 데이터는, RAM 콘트롤러부(124)를 통해서 판독되고, 예를 들면, 화상처리 칩 120 내의 인쇄 제어부(126)에 의해 소정의 처리가 실행되어, 인쇄부(127)에 송신된다. 즉, RAM 콘트롤러부(124)는, 0x0000_0010로 변환되어서 메인 버스 통신부(221)를 통해서 메인 버스(128)에 전송된 어드레스 정보가 자신의 칩에 대응한다고 판정한다.
다음에, 콘트롤러 칩(110)으로부터 화상처리 칩 120을 통해서 화상처리 칩 130로 데이터가 전송되는 경로에 대해 설명한다.
도 4b에 나타낸 것과 같이, 화상처리 칩 130 내의 내부 통신 레지스터부(244)에는, 메인 버스(138)의 메모리 공간 중 2개의 영역에 대한 어드레스 변환에 관한 정보가 설정되어 있다. 이들 설정은, 화상처리 칩 120으로부터 수신한 데이터 전송용의 어드레스를 화상처리 칩 130 내의 수신용 어드레스 변환부(243)로 어드레스를 변환할 때에 사용된다. 도 4b의 (a')에 있어서의 설정은 도 3의 변환 영역(a')에 대응하고, 도 4b의 (b')에 있어서의 설정은 도 3의 변환 영역(b')에 대응하고 있다. 여기에서는 변환 영역(b) 및 변환 영역(a')을 사용한 데이터 전송경로에 대해 설명한다. 콘트롤러 칩(110) 내의 어드레스 0x8100_0020로의 데이터 전송이 발생하면, 전송부 212는, 어드레스 정보와 함께 데이터를 내부 인터페이스 181을 통해서 0x8100_0020로의 전송으로서 화상처리 칩 120에 전송한다.
화상처리 칩 120에서는, 수신용 어드레스 변환부(223)는 어드레스 0x8100_0020가 변환 영역에 대응한다고 판정하고, 어드레스 0x8100_0020을 0x8100_0020으로 변환한다. 0x8100_0020으로 전송된 데이터는, 메인 버스(128), 제2 내부 통신부(123), 및 내부 인터페이스 182를 통해서 화상처리 칩 130에 전송된다.
화상처리 칩 130에서는, 수신용 어드레스 변환부(243)는, 어드레스 0x8100_0020이 변환 영역에 대응한다고 판정하고, 어드레스 0x8100_0020을 0x9100_0020로 변환한다. 0x9100_0020로 전송된 데이터는, 메인 버스(138)를 통해서 화상처리 칩 130의 어드레스 0x9100_0020에 전송된다. 전술한 경로를 통해서 콘트롤러 칩(110)으로부터 화상처리 칩 130의 어드레스 0x9000_0020으로 데이터를 전송할 수 있다.
마찬가지로, 도 3에 나타낸 콘트롤러 칩(110)으로부터 화상처리 칩 130의 어드레스 0x0000_0000으로의 전송도 화상처리 칩 120의 변환 영역(d)과 화상처리 칩 130의 변환 영역(b')을 통해서 실행하는 것이 가능해진다. 0x0000_0000에 전송된 데이터는, 메인 버스(138)를 통해서 RAM 콘트롤러부(134)에 전송된다. RAM 콘트롤러부(134)는, 그 데이터를 RAM(135)에 보존한다. RAM(135)에 보존된 데이터는, RAM 콘트롤러부(134)를 통해서 판독되어, 예를 들면 화상처리 칩 130의 인쇄 제어부(136)에서 소정의 처리가 실행되어서, 인쇄부(137)에 송신된다.
본 실시예에서는, 복수 칩을 직렬로 서로 접속한 멀티 칩 구성에 있어서, 복수의 어드레스 변환 동작을 조합함으로써, 중계 칩을 통해서 칩 간의 데이터 전송과, 인접한 칩 간의 데이터 전송을 효율적으로 행할 수 있다.
좀더 구체적으로는, 복수의 칩을 직렬로 서로 접속한 경우에도, 어드레스 변환을 행함으로써, 스위치 등을 사용하거나 팜웨어(firmware)를 개재시키지 않고, 원하는 칩에 데이터를 전송할 수 있다. 다음의 화상처리 칩 130에 전송되는 데이터는, 화상처리 칩 120에 대응하는 RAM(125)에 보존시키지 않고, 화상처리 칩 130에 전송될 수 있다.
여기에서, 도 6a 및 6b를 참조하여, 제1 실시예에 따른 화상 처리장치에 있어서, 목적지 어드레스를 동적으로 변경하는 경우에 대해 설명한다.
이 경우에는, 내부 통신 레지스터부에 설정된 목적지 어드레스를, 데이터의 전송 후에 변경한다.
우선, 콘트롤러 칩(110)으로부터 화상처리 칩 120으로의 데이터 전송을 행하는 경우에 대해 설명한다. 콘트롤러 칩(110)의 0x8400_0000로부터 0x87FF_FFFF까지의 어드레스 공간에 할당된 데이터를, 화상처리 칩 120의 0x0000_0000에 전송하기 위해서, 변환 영역(c)의 목적지 어드레스를 변환 영역(c')으로 설정한다. 이 설정은, 도 4a에 나타낸 화상처리 칩 120의 변환 영역(c)과 같기 때문에, 여기에서는 이 설정의 설명을 생략한다. 이 설정으로, 콘트롤러 칩(110)의 0x8400_0000으로부터 0x87FF_FFFF까지의 어드레스 공간에 할당된 제1 데이터를, 화상처리 칩 120의 어드레스 0x0000_0000로부터 0x03FF_FFFF까지의 공간에 전송할 수 있다.
이렇게 제1 데이터를 전송한 후에, 변환 영역(c)의 목적지 어드레스를 변환 영역(c'')의 설정값으로 변경한다. 목적지 어드레스를 0x0000_0000로부터 0x0400_0000로 변경한다. 그리고, 목적지 어드레스를 변경한 후에, 콘트롤러 칩(110)의 0x8400_0000로부터 0x87FF_FFFF까지의 어드레스 공간에 할당된 제2 데이터를 전송한다. 콘트롤러 칩(110)의 0x8400_0000로부터 0x87FF_FFFF까지의 어드레스 공간에 할당된 제2 데이터를, 화상처리 칩 120의 0x0400_0000로부터 64MB의 공간에 전송할 수 있다.
다음에, 콘트롤러 칩(110)으로부터 화상처리 칩 130으로의 데이터 전송을 행하는 경우에 대해 설명한다.
우선, 콘트롤러 칩(110)의 0x8800_0000로부터 0x8BFF_FFFF까지의 어드레스 공간에 할당된 데이터를, 화상처리 칩 120을 통해서, 화상처리 칩 130에 전송하기 위한 설정을 행한다. 화상처리 칩 120의 변환 영역(d)의 설정을 그대로 사용해서 화상처리 칩 130의 변환 영역(b)의 목적지 어드레스를 변환 영역(b')으로 설정한다. 이 설정은, 도 4a에 나타낸 화상처리 칩 120의 변환영역(d) 및 도 4b에 나타낸 화상처리 칩 130의 변환영역(b')과 같기 때문에, 여기에서는 이 설정의 설명을 생략한다. 이 설정으로, 콘트롤러 칩(110)의 0x8800_0000로부터 0x8BFF_FFFF까지의 어드레스 공간에 할당된 제1 데이터를, 화상처리 칩 130의 어드레스 0x0000_0000로부터 64MB의 공간에 전송할 수 있다.
이렇게 제1 데이터를 전송한 후에, CPU 111 또는 CPU 121이 데이터에 근거하여 변환 영역(b')의 설정을 변환 영역(b'')의 설정값으로 변경한다. 좀더 구체적으로는, 목적지 어드레스를 0x0000_0000로부터 0x0400_0000로 변경한다. 그리고, 목적지 어드레스를 변경한 후에, 콘트롤러 칩(110)의 0x8800_0000로부터 0x8BFF_FFFF까지의 어드레스 공간에 할당된 제2 데이터를 전송한다. 화상처리 칩 120을 통해서 화상처리 칩 130의 0x0400_0000로부터 64MB의 공간에 제2 데이터를 전송할 수 있다.
상기한 바와 같이, 내부 통신 레지스터부의 레지스터의 목적지 어드레스를, 데이터의 전송 후에 변경함에 의해, 콘트롤러 칩(110)으로부터 화상처리 칩 130으로의 전송에 있어서 어드레스 공간 64MB보다도 큰 영역(합계 128MB)에 데이터 전송을 행할 수 있다. 마찬가지로, 콘트롤러 칩(110)으로부터 화상처리 칩 120으로의 전송에서도, 변환 영역(c'）의 설정과 변환 영역(c''）의 설정값을 사용함으로써 어드레스 공간 64MB보다 큰 영역에 데이터 전송을 행할 수 있다.
즉, 목적지 어드레스를 동적으로 변경함으로써 어드레스 변환 영역을 초과한 데이터량을, 칩들 사이에 전송할 수 있다.
이하에서는 도 7a 내지 7c를 참조하여, 화상 처리장치(100)의 시퀸스를 설명한다.
도 7a 내지 7c는, 화상 처리장치(100)의 기동 시퀸스를 나타내는 플로차트이다.
콘트롤러 칩(110), 화상처리 칩 120, 및 화상처리 칩 130의 전원이 투입되면, 기동 시퀀스가 시작된다. 콘트롤러 칩(110), 화상처리 칩 120, 및 화상처리 칩 130의 전원이 투입되면, 칩들은 통신 상태가 된다.
도 7a를 참조하면, 스텝 S701에서, 콘트롤러 칩(110)의 전원을 투입한 후, 콘트롤러 칩(110)의 전원 상태가 안정한 시점에서, 콘트롤러 칩(110)의 리셋 단자에 접속된 리셋 신호를 Low 레벨로부터 High 레벨로 변화시킨다. 이에 따라, 콘트롤러 칩(110)의 리셋을 해제한다.
스텝 S702에서는, 콘트롤러 칩(110) 내의 CPU(111)의 리셋은, 콘트롤러 칩(110)의 리셋 해제에 응답해서 해제된다.
스텝 S703에서는, 리셋이 해제된 CPU 111은, 기동 프로그램을 ROM(117)으로부터 판독하여, 콘트롤러 칩(110)을 초기화한다.
스텝 S704에서는, 내부 통신부(113)의 내부 통신 레지스터부(214)의 설정을 행한다. 스텝 S705에서는, 내부 통신부(113)의 어드레스 변환을 위한 소스 개시 어드레스 레지스터(215)∼목적지 개시 어드레스 레지스터(217)의 설정을 행한다. 이들 설정은, 화상처리 칩 120이나 화상처리 칩 130으로부터 콘트롤러 칩(110)으로 데이터를 전송하는 경우에 사용된다. 콘트롤러 칩(110)으로부터 화상처리 칩 120 및 화상처리 칩 130으로의 데이터 전송과 같은 방법으로 화상처리 칩 120이나 화상처리 칩 130으로부터 콘트롤러 칩(110)으로 데이터를 전송할 수 있다.
스텝 S706에서는, CPU 111은 콘트롤러 칩(110) 내의 단자 제어부(119)에 대하여, 화상처리 칩 120과 화상처리 칩 130의 리셋 단자에 접속된 콘트롤러 칩의 포트를, Low 레벨로부터 High 레벨로 설정한다.
스텝 S721에서는, 화상처리 칩 120의 리셋을 해제한다. 스텝 S731에서는, 화상처리 칩 130의 리셋을 해제한다. 화상처리 칩 120과 화상처리 칩 130의 리셋이 해제되면, 화상처리 칩 120 내의 제1 내부 통신부 122는, 내부 인터페이스 181과 연동하기 위한 훈련을 반복하는 상태가 되고, 화상처리 칩 130 내의 제1 내부 통신부 132는, 내부 인터페이스 182와 연동하기 위한 훈련을 반복하는 상태가 된다.
스텝 S707에서는, 콘트롤러 칩(110)의 CPU 111은, 내부 통신부(113)를, 내부 인터페이스 181과의 링크 처리를 개시하도록 설정한다. 콘트롤러 칩(110)의 내부 통신부(113)와 화상처리 칩 120의 제1 내부 통신부(122)는, 내부 인터페이스 181을 통해서 PCI Express의 링크 업 처리를 개시한다.
스텝 S708에서는, 링크 업 처리가 완료했는지를 판정한다. 링크 업 처리가 완료하고(스텝 S708에서 YES), 내부 인터페이스 181과의 통신이 준비되면, 시퀀스가 도 7b의 스텝 S710로 이행한다.
도 7b를 참조하면, 스텝 S710 및 스텝 S723에서는, 콘트롤러 칩(110)의 CPU 111은, 내부 인터페이스 181을 통해서 화상처리 칩 120의 제1 내부 통신부 122의 어드레스 변환을 위한 소스 개시 어드레스 레지스터(225)∼목적지 개시 어드레스 레지스터(227)를 설정한다. 여기에서는, 예를 들면, 도 4a의 (a)에 있어서의 설정을 사용한다.
스텝 S750에서는, 화상처리 칩 120의 RAM(125)을 초기화한다. 초기화는, CPU 111로부터 0x8000_0100으로의 전송 요구을 발행함으로써 행해진다. 그 전송은, 내부 인터페이스 181을 통해서 화상처리 칩 120의 수신용 어드레스 변환부(223)에 의해 어드레스 0x8000_0100을 어드레스 0x9000_0100으로 변환하고, 어드레스 0x9000_0100을, 화상처리 칩 120의 RAM 콘트롤러부(124)의 레지스터에 기록함으로써 행해진다.
스텝 S751에서는, 스텝 S750에서 기록된 설정값에 따라, RAM 콘트롤러부(124)와 RAM(125)의 초기화를 행한다. 이에 따라 RAM(125)이 이용 가능한 상태가 된다.
스텝 S711에서는, 화상처리 칩 120용의 프로그램 데이터를 화상처리 칩 120의 어드레스 0x0000_0000에 전송한다. 좀 더 구체적으로는, ROM(117)에 기억된 데이터를, 콘트롤러 칩(110)으로부터 화상처리 칩 120으로 어드레스 0x8400_0000을 개시 어드레스로서 이용해서 전송한다.
스텝 S724에서는, 도 6a 및 6b에 나타낸 바와 같이, 어드레스 변환에 의해 화상처리 칩 120의 어드레스 0x0000_0000 이후에 어드레스 공간에 프로그램 데이터가 기록된다. 어드레스 0x0000_0000 이후의 어드레스 공간은 메인 버스(128)에 접속된 RAM 콘트롤러부(124)에 매핑되고, 최종적으로 RAM(125)에 기록된다. 어드레스 0x0000_0000은, 화상처리 칩 120의 CPU 121의 부트 벡터(boot vector)에 해당한다.
스텝 S712에서는, 콘트롤러 칩(110)의 CPU 111이 화상처리 칩 120의 CPU 121의 리셋을 해제한다. 구체적으로는, CPU 111로부터 어드레스 0x8000_0000으로 전송 요구를 발행한다. 그 전송은, 내부 인터페이스 181을 경유해서 화상처리 칩 120의 수신용 어드레스 변환부(223)에 의해 어드레스 0x8000_0000을 어드레스 0x9000_0000으로 변환하고, 어드레스 0x9000_0000을 화상처리 칩 120의 리셋 제어부(129)의 레지스터에 기록함으로써 행해진다. 스텝 S725에서, 리셋 제어부(129)는 기록된 데이터에 근거하여 CPU 121의 리셋을 해제한다.
스텝 S726에서는, 리셋이 해제된 CPU 121은, RAM(125)에 기억된 기동 프로그램을 판독하여, 화상처리 칩 120을 초기화한다.
이전의 스텝을 통해서, 콘트롤러 칩(110)의 CPU 111과 화상처리 칩 120의 CPU 121은, CPU 111과 CPU 121이 프로그램에 따라 동작할 수 있는 상태가 된다.
다음에, 화상처리 칩 130을 기동한다.
도 7b 및 도 7c에 나타내는, 콘트롤러 칩(110)에 의해 행해지는 화상처리 칩 130에 대한 스텝 S714로부터 스텝 S720까지의 스텝은, 콘트롤러 칩(110)에 의해 행해지는 상술한 화상처리 칩 120에 대한 스텝 S705로부터 스텝 S712까지의 스텝과 같기 때문에, 여기에서는 스텝 S714 내지 스텝 S720의 설명을 생략한다. 스텝 S770에서는, CPU 111이, 화상처리 칩 120의 어드레스 변환 설정을 변경한다. 구체적으로는, CPU 111은 어드레스 변환 설정을 도 6b의 변환영역(c')의 설정으로부터 변환영역(c'')의 설정으로 변경한다. 데이터 처리의 내용에 따라 미리 정해진 값으로 어드레스 변환 설정을 변경함으로써 프로그램 영역이 아닌 영역에 데이터를 전송하는 것이 가능해진다.
스텝 S771에서는, 화상처리 칩 130의 어드레스 변환 설정을 변경한다. 구체적으로는, 도 6b에서 (b')의 설정을 (b'')의 설정으로 변경한다. 어드레스 변환 설정을 변경함으로써 프로그램 영역이 아닌 영역에 데이터를 전송하는 것이 가능해진다.
제1 실시예에서는, 1개의 ROM으로 3개의 칩의 기동을 행할 수 있다. 또한, 프로그램 전송용의 어드레스 변환 설정을, 데이터 전송용의 어드레스 변환 설정으로 변경함으로써 칩들 간의 화상 데이터 전송 영역도 확보할 수 있다.
제1 실시예에 의하면, 복수의 칩을 사용하여, 낮은 비용을 유지하면서, 처리 속도를 증가시킬 수 있다.
<다른 실시예>
본 발명은 전술한 실시예에 한정되는 것은 아니다. 예를 들면, 전술한 실시예에서는 3개의 칩을 서로 접속한 구성을 기술하고 있지만, 본 발명은 본 구성에 한정되는 것이 아니다. 본 발명은, 4개 이상의 칩을 이용하는 구성에도 적용 가능하다.
또한, 전술한 실시예에서는 어드레스 변환부를 수신 측에 설치하지만, 어드레스 변환부의 구성은 이것에 한정되지 않는다. 송신용으로 어드레스 변환부를 설치해도 된다.
전술한 실시예에서는, 콘트롤러 칩으로부터의 전송에 대해 설명했지만, 이 전송은 이것에 한정되지 않는다. 예를 들면, 본 발명은 화상처리 칩 1로부터 메인 칩으로 전송하는 경우에도 적용 가능하다. 또한, 본 발명은 화상처리 칩 2로부터 화상처리 칩 1로 전송하는 경우와, 화상처리 칩 2로부터 콘트롤러 칩으로 전송하는 경우에도 적용 가능하다.
전술한 실시예에서는 2개의 화상처리 칩이 동일한 구성을 가지고 있는 예에 대해서 설명했지만, 본 발명은 이것에 한정되는 것은 아니다. 직렬로 서로 접속하는 화상처리 칩들은, 다른 구성을 가지고 있어도 된다.
전술한 실시예에서는 콘트롤러 칩이 화상처리 칩과 다른 구성을 가지고 있지만, 본 발명은 이것에 한정되지 않는다. 이 컨트롤러 칩과 화상처리 칩은 동일한 구성을 가지고 있어도 된다.
전술한 실시예에서는 내부 인터페이스 181 및 182의 각각은, PCI Express 인터페이스이지만, 본 발명은 이것에 한정되지 않는다. 피어·투·피어(peer-to-peer) 접속이 성립되는 것이면 어떤 인터페이스든 사용해도 된다.
본 발명은 예시적인 실시 예를 참조하면서 설명되었지만, 본 발명은 이 개시된 예시적인 실시 예에 한정되는 것이 아니라는 것이 이해될 것이다. 이하의 특허청구범위의 범주는 모든 변형 및 균등구조 및 기능을 포함하도록 가장 넓게 해석되어야 할 것이다.

Claims (15)

  1. 제1 칩과,
    제2 칩과,
    제3 칩을 구비하고,
    상기 제1 칩, 상기 제2 칩, 및 제3 칩은 직렬로 서로 접속되어 있고,
    상기 제2 칩은,
    데이터와 데이터에 첨부된 어드레스 정보를 상기 제1 칩으로부터 수신하도록 구성된 수신 유닛과,
    어드레스 변환 정보를 저장하도록 구성된 레지스터와,
    상기 레지스터에 설정된 상기 어드레스 변환 정보에 근거해서 상기 수신 유닛에 의해 상기 제1 칩으로부터 수신한 상기 데이터에 첨부된 어드레스 정보가 어드레스 변환 영역에 대응하는지 여부를 판정하도록 구성된 판정 유닛과,
    상기 데이터에 첨부된 어드레스 정보를 변환하고, 변환된 어드레스 정보를 수신한 데이터와 함께 내부 버스에 출력하도록 구성된 어드레스 변환 유닛과,
    상기 제2 칩에 대한 메모리 내의 상기 내부 버스를 통해서 수신한 데이터 중에서 상기 제2 칩에 대해서 설정된 어드레스 영역에 대응하는 어드레스 정보가 첨부되는 데이터를 저장하는 것을 제어하도록 구성된 제어 유닛과,
    상기 내부 버스를 통해서 수신한 데이터 중에서 상기 제3 칩에 전송하기 위해 설정된 어드레스 영역에 대응하는 어드레스 정보가 첨부되는 데이터를 상기 제3 칩에 송신하도록 구성된 송신 유닛을 구비하고,
    상기 어드레스 변환 유닛은, 상기 제2 칩에 대해서 설정된 어드레스 영역에 대응하는 어드레스 정보를 상기 제2 칩 내의 어드레스 목적지로 변환하는, 정보처리장치.
  2. 제 1 항에 있어서,
    상기 어드레스 변환 유닛은, 상기 제3 칩에 전송하기 위해 설정된 어드레스 영역에 대응하는 어드레스 정보를 변경없이 출력하는, 정보처리장치.
  3. 제 1 항에 있어서,
    상기 제2 칩의 내부 버스의 어드레스 맵은, 상기 제3 칩의 내부 버스의 어드레스 맵과 동일한, 정보처리장치.
  4. 제 1 항에 있어서,
    상기 레지스터는 한 개의 데이터의 전송이 완료한 후에 상기 어드레스 변환 정보를 변경하는, 정보처리장치.
  5. 제 1 항에 있어서,
    상기 레지스터의 설정은 상기 제1 칩으로부터의 명령에 의거해서 행해지는, 정보처리장치.
  6. 제 1 항에 있어서,
    상기 제2 칩용 메모리는 상기 제1 칩으로부터 미리 정해진 어드레스로 전송 요구를 발행함으로써 초기화되는, 정보처리장치.
  7. 제 1 항에 있어서,
    상기 제1 칩으로부터 수신한 데이터의 어드레스 영역과, 상기 제2 칩에 있어서의 상기 제3 칩에 전송하기 위해서 설정된 어드레스 영역은, 같은 어드레스 영역에 설정되어 있는, 정보처리장치.
  8. 제 1 항에 있어서,
    상기 제2 칩은, 상기 제1 칩 및 상기 제3 칩과 각각 피어·투·피어 접속을 통해서 접속되는, 정보처리장치.
  9. 제 1 항에 있어서,
    상기 제1 칩과 상기 제2 칩 간의 통신 유닛 및 상기 제2 칩과 상기 제3 칩 간의 통신 유닛으로서, PCI(Peripheral Component Interconnect) Express를 사용하는, 정보처리장치.
  10. 제 1 항에 있어서,
    상기 제2 칩에 의해 처리된 데이터를 인쇄하도록 구성된 인쇄 유닛을 더 구비하는, 정보처리장치.
  11. 제 1 항에 있어서,
    상기 제2 칩은 제1 인쇄 유닛을 제어하도록 구성된 제1 인쇄 제어유닛을 더 포함하고,
    상기 제3 칩은 제2 인쇄 유닛을 제어하도록 구성된 제2 인쇄 제어유닛을 포함하는, 정보처리장치.
  12. 제 11 항에 있어서,
    상기 제1 인쇄 유닛은 인쇄 헤드의 일부이고, 상기 제2 인쇄 유닛은 상기 인쇄 헤드의 일부인, 정보처리장치.
  13. 제 11 항에 있어서,
    상기 제1 인쇄 유닛 및 상기 제2 인쇄 유닛은 다른 색으로 처리를 수행하는, 정보처리장치.
  14. 직렬로 서로 접속된 제1 칩, 제2 칩, 및 제3 칩을 갖는 정보처리장치의 제어 방법으로서, 상기 방법은 상기 제2 칩에 있어서,
    데이터와 데이터에 첨부된 어드레스 정보를 상기 제1 칩으로부터 수신하는 단계와
    레지스터에, 어드레스 변환 정보를 저장하는 단계와,
    상기 레지스터에 설정된 상기 어드레스 변환 정보에 근거하여 상기 제1 칩으로부터 수신한 상기 데이터에 첨부된 어드레스 정보가 어드레스 변환 영역에 대응하는지 여부를 판정하는 단계와,
    상기 데이터에 첨부된 어드레스 정보를 변환하고, 변환된 어드레스 정보를 수신한 데이터와 함께 내부 버스에 출력하는 단계와,
    상기 제2 칩에 대해 설정된 어드레스 영역에 대응하는 어드레스 정보가 상기 내부 버스를 통해서 수신한 데이터 중에 첨부된 데이터를 상기 제2 칩용 메모리에 기억하도록 제어하는 단계와,
    상기 제3 칩에 전송하기 위해 설정된 어드레스 영역에 대응하는 어드레스 정보가 상기 내부 버스를 통해서 수신한 데이터 중에 첨부된 데이터를 상기 제3 칩에 송신하는 단계를 포함하고,
    상기 변환 단계는, 상기 제2 칩에 대해서 설정된 어드레스 영역에 대응하는 어드레스 정보를 상기 제2 칩 내의 어드레스 목적지로 변환하는 것을 포함하는, 정보처리장치의 제어방법.
  15. 직별로 서로 접속되어 있는 제1 칩과, 제2 칩과, 제3 칩을 갖는 정보처리장치의 제어방법을 컴퓨터에 실행시키는 프로그램을 기억하는 비일시 스토리지(non-transitory storage)로서, 상기 방법은, 상기 제2 칩에 있어서,
    데이터와 데이터에 첨부된 어드레스 정보를 상기 제1 칩으로부터 수신하는 단계와,
    레지스터에, 어드레스 변환 정보를 저장하는 단계와,
    상기 레지스터에 설정된 상기 어드레스 변환 정보에 근거하여 상기 제1 칩으로부터 수신한 상기 데이터에 첨부된 어드레스 정보가 어드레스 변환 영역에 대응하는지 여부를 판정하는 단계와,
    상기 데이터에 첨부된 어드레스 정보를 변환하고, 변환된 어드레스 정보를 수신한 데이터와 함께 내부 버스에 출력하는 단계와,
    상기 제2 칩에 대해 설정된 어드레스 영역에 대응하는 어드레스 정보가 상기 내부 버스를 통해서 수신한 데이터 중에 첨부된 데이터를 상기 제2 칩용 메모리에 기억하도록 제어하는 단계와,
    상기 제3 칩에 전송하기 위해 설정된 어드레스 영역에 대응하는 어드레스 정보가 상기 내부 버스를 통해서 수신한 데이터 중에 첨부된 데이터를 상기 제3 칩에 송신하는 단계를 포함하고,
    상기 변환 단계는, 상기 제2 칩에 대해 설정된 어드레스 영역에 대응하는 어드레스 정보를 상기 제2 칩 내의 어드레스 목적지로 변환하는 것을 포함하는, 비일시 스토리지.
KR1020160063873A 2015-05-29 2016-05-25 정보처리장치, 그 제어방법, 및 스토리지 KR102031209B1 (ko)

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